JPH0394512A - Semiconductor delay circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
遅延時間’ｏｌ調整を行うことのできる半導体遅延回路
に関し、
少ない素子数で遅延時間の微細な設定を高精度に行うこ
とを目的とし、
複数の遅延ゲートを縦列接続して構成した半導体遅延回
路であって、前記複数の遅延ゲートの最終段は、並列に
設けられた複数対の遅延制御用トランジスタを備え、制
御信号により該複数対の遅延制御用トランジスタを選択
制御して遅延時間の微調整を行う遅延時間微調整手段と
して構威する。[Detailed Description of the Invention] [Summary] Regarding a semiconductor delay circuit that can perform delay time 'ol adjustment, the purpose of this invention is to finely set the delay time with a small number of elements. A semiconductor delay circuit configured by connecting in series, the final stage of the plurality of delay gates includes a plurality of pairs of delay control transistors provided in parallel, and the delay control transistors of the plurality of pairs are controlled by a control signal. The delay time fine adjustment means selectively controls the delay time to finely adjust the delay time.
本発明は半導体遅延回路に関し、特に、遅延時間の微調
整を行うことのできる半導体遅延回路に関する。The present invention relates to a semiconductor delay circuit, and more particularly to a semiconductor delay circuit that allows fine adjustment of delay time.
一般に、順序回路や順序回路を基に構威された論理シス
テムでは時間の因子が介在するためタイミングを正確に
とることが極めて重要となっている。すなわち、実際の
回路には、論理素子のスイッチング動作の遅れ（ｄｅｌ
ａｙ）と、論理素子等を結ぶ配線の信号伝播の遅れ（例
えば、１ｍの配線では約３ｎｓｅｃ．程度遅延する）と
が存在し、このような遅延を考慮してシステムを設計し
ないと論理ゲートにおける動作の遅延時間のばらつきに
より、人力が変化しときに誤った論理値を過渡的に出力
するいわゆるハザード（ｈａｚａｒｄ）やレーシング（
ｒａｃｉｎｇ）が発生することにもなる。In general, in sequential circuits and logic systems built based on sequential circuits, the factor of time intervenes, so accurate timing is extremely important. In other words, actual circuits include delays in switching operations of logic elements (del
ay) and signal propagation delays in wiring connecting logic elements, etc. (for example, a 1 m long wiring has a delay of approximately 3 nsec.), and if the system is not designed with these delays in mind, problems with logic gates Due to variations in operation delay time, there are so-called hazards and racing (hazards) that transiently output incorrect logic values when human power changes.
racing) will also occur.
そこで、上記順序回路（特に、素子の遅れに依存して逐
次動作を行う非同期順序回路）では、その順序回路構戒
素子により或る遅延時間を有するフィードバンク・ルー
プを加えることにより、上述の論理素子のスイッチング
動作遅れや配線の信号伝播遅れによって生じるハザード
やレーシングを回避するように構成している。さらに、
遅延素子は正確な遅延時間を活かしてパルスの立ち上が
り、立ち下がりを検出する回路等にも使用されており、
システムを構威する上で不可欠なものとなっている。こ
のように、近年、システム上の信号処理による微細精度
のタイミングの要求に伴って、遅延時間の微調整を行う
ことのできる半導体遅延回路が要望されている。Therefore, in the above-mentioned sequential circuit (particularly an asynchronous sequential circuit that operates sequentially depending on the delay of the elements), by adding a feedbank loop having a certain delay time using the sequential circuit structure elements, the above-mentioned logic can be improved. It is configured to avoid hazards and racing caused by delays in switching operations of elements and delays in signal propagation in wiring. moreover,
Delay elements are also used in circuits that utilize accurate delay times to detect the rise and fall of pulses.
It is essential for building the system. As described above, in recent years, with the demand for finely accurate timing through signal processing in systems, there has been a demand for semiconductor delay circuits that can finely adjust the delay time.
第６図は従来の半導体遅延回路の一例を示す回路図であ
り、制御信号により遅延時間の微調整を行うことができ
るものを示している。FIG. 6 is a circuit diagram showing an example of a conventional semiconductor delay circuit, and shows one in which delay time can be finely adjusted by a control signal.
第６図に示されるように、従来の半導体遅延回路１１は
、縦列接続された複数のスルーゲート （バンファアン
プ）Ｇ＋，Ｇｚ，Ｇｚ，Ｇ４で構威された遅延ゲート群
１２と、該スルーゲートＧ＋．Ｇｔ．Ｇ３．Ｇａの出力
ＤＩ＋Ｄｚ，Ｄｚ，Ｄ４が供給され、制御信号Ａおよび
Ｂのレベルに応じて該出力ＤＩ，Ｄｉ，Ｄ３，Ｄ４から
任意の１つを選択して回路の出力ＯＵＴに送出する選択
回路１３とを備えている。As shown in FIG. 6, the conventional semiconductor delay circuit 11 includes a delay gate group 12 composed of a plurality of cascade-connected through gates (banfer amplifiers) G+, Gz, Gz, G4, and the through gate G+. ．． Gt. G3. A selection circuit 13 is supplied with the outputs DI+Dz, Dz, D4 of Ga, and selects any one of the outputs DI, Di, D3, D4 according to the levels of the control signals A and B, and sends it to the output OUT of the circuit. It is equipped with
半導体遅延回路ｌ１において、入力ＩＮに供給された信
号は、縦列接続されたスルーゲー｝Ｇ．Ｇｚ，Ｇ＋，Ｇ
４で順次遅延され、遅延時間の異なる信号ＤＩ ＋ ０
２＋０３． Ｄａが選択回路ｌ３の３人カアンドゲート
ＡＧ，，ＡＧ．．ＡＧ３，ＡＧ４の１つの入力に供給さ
れる。また、アンドゲートＡＧ＋ ， ＡＧＩ， ＡＧ
Ｉ， ＡＧ４の他の２つの入力には、制御信号Ａ，Ｂが
インバータＣＩＡ， ＣｌＭおよびスルーゲー｝ ＣＴ
Ａ， ＣＴＢを介してそれぞれ供給され、該制御信号Ａ
およびＢの信号レベルに応じて３人力アンドゲートＡＧ
＋，ＡＧｚ，ＡＧｉ，ＡＧ＊の１つを選択し、４人力オ
アゲー｝ＯＲを介して回路の出力ＯＵＴに送出するよう
になされている。具体的に、例えば、信号ＡおよびＢが
共に高レベルのときには、アンドゲートＡＧ４が選択さ
れてスルーゲー｝Ｇ４の出力Ｄ４．（スルーゲートＧｔ
，Ｇｔ，Ｇ３，Ｇ４で遅延された信号）が回路の出力０
１１Ｔに送出される。また、例えば、信号Ａが高レベル
で信号Ｂが低レベルのときには、アンドゲート八Ｇ３が
選択されてスノレーゲートＧ３の出力Ｄ３（スルーゲー
｝Ｇ＋，Ｇｚ，Ｇ３で遅延された信号）が回路の出力０
１ＪＴに送出されことになる。ここで、上記回路の出力
ＯＵＴに現出する遅延は、各スルーゲートＧ＋，Ｇｚ，
Ｇｉ，Ｇ＜による遅延だけでなく、３人カアンドゲート
ＡＧ＋ ， ＡＧ．ＡＧ３，ＡＧ４および４人力オアゲ
ー｝ＯＲによる遅延も加算されることになる。In the semiconductor delay circuit l1, the signal supplied to the input IN is transmitted through the cascade-connected through gates G. Gz, G+, G
4 and sequentially delayed signals DI + 0 with different delay times
2+03. Da is the three-person gate AG, , AG of the selection circuit l3. ．． It is supplied to one input of AG3 and AG4. Also, AND gate AG+, AGI, AG
Control signals A and B are input to the other two inputs of I and AG4, respectively.
A and CTB, respectively, and the control signal A
3-man power AND gate AG according to the signal level of and B
One of +, AGz, AGi, and AG* is selected and sent to the output OUT of the circuit via a four-person OR game. Specifically, for example, when signals A and B are both at high level, AND gate AG4 is selected and the output D4. (Through gate Gt
, Gt, G3, G4) is the output of the circuit 0
11T. Further, for example, when signal A is at a high level and signal B is at a low level, AND gate 8G3 is selected and the output D3 of the Snowley gate G3 (signal delayed by through gate G+, Gz, G3) becomes the output 0 of the circuit.
It will be sent to 1JT. Here, the delay appearing at the output OUT of the above circuit is due to each through gate G+, Gz,
Not only the delay due to Gi, G<, but also the delay due to the three-person gate AG+, AG. The delay caused by AG3, AG4 and the 4-person OR game will also be added.
このように、第６図に示す従来の半導体遅延回路は、制
御信号ＡおよびＢのレベルに応じて、異なる遅延時間を
有するスルーゲートＧ．Ｇ２，Ｇ３．Ｇ４の出力Ｄ＋，
Ｄｔ，Ｄ＊．Ｄ４の何れかを選択できるようになされて
いる。As described above, the conventional semiconductor delay circuit shown in FIG. 6 has a through gate G. G2, G3. G4 output D+,
Dt, D*. D4 can be selected.
な設定を高精度に行うことを目的とする。The purpose is to perform accurate settings with high precision.
上述したように、従来の半導体遅延回路は、制御信号の
レベルに応じて、異なる遅延時間を有する信号を選択し
て出力できるようになされている。As described above, conventional semiconductor delay circuits are capable of selecting and outputting signals having different delay times depending on the level of a control signal.
しかし、この従来の半導体遅延回路において、遅延時間
のステソブはスルーゲートＧｒ，Ｇｔ，Ｇｘ，Ｇｓの各
一段分の遅延時間が最小限度の値であり、より一層微細
な遅延時間の調整を必要とする場合には十分なものとは
いえなかった。また、従来の半導体遅延回路は、３人カ
アンドゲートＡＧＩ，ＡＧ２．ＡＧ３，ＡＧ．および４
人力オアゲー｝ＯＲ等の素子を多数必要とし、さらに、
遅延時間には選択回路１３における遅延（アンドゲー｝
ＡＧ，，八Ｇｚ，ＡＧｚ，ＡＧａおよびオアゲー｝ＯＲ
による遅延）が直接関与するため高精度な遅延時間の調
整を行うのが難しいという課題があった。However, in this conventional semiconductor delay circuit, the delay time stability is the minimum value for the delay time of one stage of each of the through gates Gr, Gt, Gx, and Gs, and even more fine adjustment of the delay time is required. In some cases, it was not sufficient. Further, the conventional semiconductor delay circuit has three gates AGI, AG2 . AG3, AG. and 4
Human-powered OR game} Requires many elements such as OR, and furthermore,
The delay time includes a delay (AND game) in the selection circuit 13.
AG,, 8Gz, AGz, AGa and Or Game}OR
The problem was that it was difficult to adjust the delay time with high precision because the delay caused by
本発明は、上述した従来の半導体遅延回路が有する課題
に鑑み、少ない素子数で遅延時間の微細〔課題を解決す
るための手段〕
第１図は本発明に係る半導体遅延回路の原理を示すブロ
ソク回路図である。In view of the above-mentioned problems of the conventional semiconductor delay circuit, the present invention aims to achieve a fine delay time with a small number of elements. It is a circuit diagram.
本発明によれば、複数の遅延ゲート１を縦列接続して構
威した半導体遅延回路であって、前記複数の遅延ゲート
１の最終段は、並列に設けられた複数対の遅延制御用ト
ランジスタを備え、制御信号Ｓにより該複数対の遅延制
御用トランジスタを選択制御して遅延時間の微調整を行
う遅延時間微調整手段２として構威したことを特徴とす
る半導体遅延回路が提供される。According to the present invention, there is provided a semiconductor delay circuit configured by connecting a plurality of delay gates 1 in series, in which the final stage of the plurality of delay gates 1 includes a plurality of pairs of delay control transistors provided in parallel. There is provided a semiconductor delay circuit characterized in that it functions as a delay time fine adjustment means 2 that selectively controls the plurality of pairs of delay control transistors using a control signal S to finely adjust the delay time.
上述した構成を有する本発明の半導体遅延回路によれば
、縦列接続された複数の遅延ゲートｌの最終段は、遅延
時間の微調整を行う遅延時間微調整手段２で構成される
。この遅延時間微調整千段２は、並列に設けられた複数
対の遅延制御用トランジスタを具備し、制御信号Ｓによ
って複数対の遅延制御用トランジスタを選択制御して遅
延時間の微調整を行うようになされている。これによっ
て、少ない素子数で遅延時間の遅延時間の微調整をして
遅延時間の微細な設定を高精度に行うことが可能となる
。According to the semiconductor delay circuit of the present invention having the above-described configuration, the final stage of the plurality of delay gates 1 connected in series is constituted by the delay time fine adjustment means 2 for finely adjusting the delay time. The delay time fine adjustment stage 2 includes a plurality of pairs of delay control transistors arranged in parallel, and selectively controls the plurality of pairs of delay control transistors using a control signal S to finely adjust the delay time. is being done. This makes it possible to finely adjust the delay time with a small number of elements and to perform fine setting of the delay time with high precision.
？実施例〕
以下、本発明に係る半導体遅延回路の実施例を図面を参
照して説明する。? Embodiments] Hereinafter, embodiments of the semiconductor delay circuit according to the present invention will be described with reference to the drawings.
第２図は本発明の半導体遅延回路の構成を示す回路図で
あり、同図（ａ）は半導体遅延回路の全体的な構成を示
し、同図（ｂ）は同図（ａ）における遅延時間微調整部
の具体的な回路例を示す図である。FIG. 2 is a circuit diagram showing the configuration of the semiconductor delay circuit of the present invention, FIG. 2(a) shows the overall configuration of the semiconductor delay circuit, and FIG. 2(b) shows the delay time in FIG. FIG. 3 is a diagram showing a specific circuit example of a fine adjustment section.
第２図（ａ）に示されるように、本実施例の半導体遅延
回路は、入力信号が供給されるスルーゲート（バンファ
アンプ）Ｂ＋ 該スルーゲートＢの出力信号を受け取っ
て順次遅延する複数のインバータ■１〜Ｉｚ−， Ｉ２
■，および最終段のインバータに相当する遅延時間微調
整部２を備えている。そして、？力ＩＮに供給された信
号は、スルーゲー｝Ｂおよび複数のインバータ■１〜Ｉ
ｆ Ｗａ ＋ １ ２１１ ＋ １により大雑把に遅延
（各インバータの段数に相当した時間だけ遅延）されて
、遅延時間微調整部２に遅延時間微調整部の人力ＩＮ２
を介して供給され、該遅延時間微調整部２において微細
な遅延時間の調整が行われるようになされている。ここ
で、点線で囲ったインバータＩ１〜工、は偶数個とされ
ており、この偶数個のインバータ■１〜■ｈの出力信号
がインバータｌ１．１で反転されて遅延時間微調整部２
に供給され、遅延時間微調整部２でさらに反転されて入
力ＩＮのレベルと同じレベルとして出力ＯＵＴから送出
されるようになされている。As shown in FIG. 2(a), the semiconductor delay circuit of this embodiment includes a through gate (Banpha amplifier) B+ to which an input signal is supplied, a plurality of inverters which receive the output signal of the through gate B and sequentially delay it. 1~Iz-, I2
(2) and a delay time fine adjustment section 2 corresponding to the final stage inverter. and,? The signal supplied to the power IN is connected to the through gate B and a plurality of inverters 1 to I.
f Wa + 1 211 + 1 is roughly delayed (delayed by a time corresponding to the number of stages of each inverter), and the delay time fine adjustment unit 2 receives the manual input of the delay time fine adjustment unit IN2.
The delay time is supplied through the delay time fine adjustment section 2, and the delay time is finely adjusted. Here, the inverters I1 to Ih surrounded by dotted lines are an even number, and the output signals of these even numbered inverters 1 to 1h are inverted by the inverter l1.1 and the delay time fine adjustment section 2
The signal is further inverted by the delay time fine adjustment unit 2 and sent from the output OUT as the same level as the input IN.
第２図（ｂ）に示されるように、遅延時間微調整部２は
、複数のＰチャネルＭＯＳ ｌ−ランジスタＴＰＡ，Ｔ
Ｐ．，ＴＰ．，〜，ＴＰ，，および複数のＮチャネルＭ
ＯＳトランジスタＴＮａ．ＴＮ＋，ＴＮｚ，〜， ＴＮ
．で構威されている。インバータ用Ｐチャネルトランジ
スタＴＰＡのソースは、高電位の電源ＶＯＯに接続され
、そのゲートには前段のインバータ■２■１の出力が供
給さ？ている．また、インバータ用Ｎチャネルトランジ
スタＮＰ．のソースは、低電位の電源ＶＳＳに接続され
、そのゲートには前段のインバータＦｓ＊１の出力が供
給されている。そして、トランジスタＴＰＡのドレイン
と出力線（ＯＵＴ） との間には、複数の遅延時間調
整用Ｐチャネルトランジスタｒｐ＋，ｒｐｚ，〜ＴＰ．
が並列に接続されている。同様に、トランジスタＴＮＡ
のドレインと出力線との間には、複数の遅延時間調整用
ＮチャネルトランジスタＴＮ．．ＴＮ！，〜，ＴＮ．が
並列に接続されている。ここで、遅延時間調整用Ｐチャ
ネルトランジスタＴＰ ， ， ＴＰ■〜，ＴＰ７と遅
延時間調整用ＮチャネルトランジスタＴＮ．，ＴＮＴ，
〜，ＴＮｎとはそれぞれ対になっており、各対のＰチャ
ネルおよびＮチャネルトランジスタＴＰ．，ＴＮ＋；Ｔ
Ｐｔ，ＴＮｔ；〜．ＴＰ．， ＴＮ．のゲートには、そ
れぞれ相補の制御信号ＳＩ＋ＳＩ＋Ｓ！＋π：〜Ｓ．，
Ｓ．が供給され、該制御信号により任意のトランジスタ
対が選択されて遅延時間の？ｌ１ｆＩ整が行われるよう
になされている。また、各トランジスタのオン抵抗（出
力電流）はそれぞれ微妙に異なるようになされていて、
このオン抵抗の異なるトランジスタを最終段で選択する
ことにより遅延時間の微細な調整を行えるようになされ
ている。さらに、ＰチャネルおよびＮチャネルトランジ
スタＴＰ＋＋ＴＬ：ＴＰｚ＋ＴＮｚ；〜．ＴＰｎ． Ｔ
Ｎ．は、例えば、２′″対だけ設けられていて、ｋビッ
トの制御信号により２ｋ対の内の一対が選択されるよう
になされている。As shown in FIG. 2(b), the delay time fine adjustment unit 2 includes a plurality of P-channel MOS l-transistors TPA, T
P. , T.P. , ~,TP, and multiple N channels M
OS transistor TNa. TN+, TNz, ~, TN
．． It is structured as follows. The source of the inverter P-channel transistor TPA is connected to the high-potential power supply VOO, and the output of the previous stage inverter ■2■1 is supplied to its gate. ing. In addition, an N-channel transistor NP for an inverter. The source of the inverter is connected to the low potential power supply VSS, and the output of the previous stage inverter Fs*1 is supplied to the gate. A plurality of delay time adjusting P-channel transistors rp+, rpz, ~TP.
are connected in parallel. Similarly, transistor TNA
A plurality of delay time adjusting N-channel transistors TN. ．． TN! ,~,TN. are connected in parallel. Here, delay time adjustment P-channel transistors TP, , TP■-, TP7 and delay time adjustment N-channel transistors TN. ,TNT,
, TNn are in pairs, and each pair of P-channel and N-channel transistors TP. ,TN+;T
Pt, TNt;~. T.P. , TN. are supplied with complementary control signals SI+SI+S!, respectively. +π: ~S. ，
S. is supplied, and an arbitrary transistor pair is selected by the control signal to determine the delay time? l1fI adjustment is performed. In addition, the on-resistance (output current) of each transistor is slightly different.
By selecting transistors with different on-resistances in the final stage, it is possible to finely adjust the delay time. Furthermore, P-channel and N-channel transistors TP++TL: TPz+TNz; ~. TPn. T
N. For example, only 2'' pairs are provided, and one of the 2k pairs is selected by a k-bit control signal.
第３図は本発明の半導体遅延回路の一実施例を示す回路
図である．同図の半導体遅延回路は、第２図の半導体遅
延回路において、偶数個のインバータｈ〜Ｉｔｍが設け
られていないものに相当し、入力ＩＮに供給された信号
がスルーゲー｝Ｂおよびインバータｌを介して遅延時間
微調整部２に供給されている。また、遅延時間ＷＸ調整
部２の構成は、遅延時間調整用のＰチャネルおよびＮチ
ャネルトランジスタがそれぞれ４つの場合に相当するも
のである。各ＰチャネルトランジスタＴＰ Ｉ，ＴＰ２
， ＴＰ３，ＴＰ．およびＮチャネルトランジスタＴＮ
＋，ＴＮｚ．ＴＮｚ，ＴＮ．のゲートには、それぞれ制
御信号Ｓｌ＋Ｓ！＋５３＋５４および反転された制御信
号Ｓｌ，Ｓ２、Ｓ：ｌ，５４が供給さ？るようになされ
ている。FIG. 3 is a circuit diagram showing an embodiment of the semiconductor delay circuit of the present invention. The semiconductor delay circuit shown in the same figure corresponds to the semiconductor delay circuit shown in FIG. and is supplied to the delay time fine adjustment section 2. Further, the configuration of the delay time WX adjustment section 2 corresponds to the case where there are each four P-channel and four N-channel transistors for delay time adjustment. Each P-channel transistor TP I, TP2
, TP3, TP. and N-channel transistor TN
+, TNz. TNz, TN. A control signal Sl+S! is applied to each gate of the gate. +53+54 and inverted control signals Sl, S2, S:l, 54 are supplied? It is designed so that
第４図は第３図の半導体遅延回路に制御信号を供給する
回路の一例を示す図であり、２ビットの制御入力ＡＩ＋
Ａ２から４対のＰチャネルおよびＮチャネルトランジス
タＴＰ＋＋ＴＮ＋；ＴＰ■ＴＮｇ；ＴＰｓ．ＴＮａ；Ｔ
Ｐ４，ＴＮ．のゲートに供給する制御信号ＳＩ＋π；Ｓ
２＋ＳＺ：Ｓ３＋Ｓ３；Ｓ４，Ｓ．を生或するものであ
り、インバータＳＬｔ．ＳＩ＋ｚ，ＳＩ２■Ｓｈ■，Ｓ
Ｉ＋，ＳＩｇ，Ｓｌ３，ＳＬおよびナンドゲー｝ＳＮ，
，ＳＮ■ＳＮ．，ＳＮ．で構戒されている。ここで、制
御信号Ｓｌ＋Ｓｌ；Ｓ！ｔ百；Ｓ．不；Ｓ４，石を作或
する回路は、この第４図の回路に限定されるものではな
く、知られている技術を利用して様々な回路を構成する
ことができる。FIG. 4 is a diagram showing an example of a circuit that supplies a control signal to the semiconductor delay circuit of FIG. 3, with a 2-bit control input AI+
A2 to four pairs of P-channel and N-channel transistors TP++TN+; TP■TNg; TPs. TNa;T
P4, TN. Control signal SI+π;S supplied to the gate of
2+SZ:S3+S3;S4,S. The inverter SLt. SI+z, SI2■Sh■,S
I+, SIg, Sl3, SL and Nando Game}SN,
,SN■SN. , S.N. It is strictly prohibited. Here, the control signal Sl+Sl;S! t100;S. S4. The circuit for forming the stone is not limited to the circuit shown in FIG. 4, and various circuits can be constructed using known techniques.
第５図は第３図の半導体遅延回路の動作を説明するため
の図である。例えば、第４図の回路において、例えば、
制御人力Ａ，およびＡ２が高レベルとすると、ナンドゲ
ー｝ＳＮ，が選択され、制御信号Ｓｌが低レベルでＳＩ
が高レベルとなり、一対のＰチャネルおよびＮチャネル
トランジスタＴＰ．，ＴＮ，が共にオン状態となる。こ
れにより、インバータ用ＰチャネルトランジスタＴＰＡ
のドレインと出力線（ＯＵＴ）との間には、遅延時間調
整用ＰチャネルトランジスタＴＰ＋のオン抵抗ＲＰＩが
挿入されることになり、また、インバータ用Ｎチャネル
トランジスタＴＮＡのドレインと出力線（ＯＵＴ）との
間には、遅延時間調整用ＮチャネルトランジスタＴＮ，
のオン抵抗ＲＮＩが挿入されることになる。このように
、制御人力Ａ１およびＡ２のレベルに応じて、対応スル
一対のＰチャネルおよびＮチャネルトランジスタが選択
されることになり、しかも、各対のトランジスタは、オ
ン抵抗が異なるように形威されているために遅延時間の
微妙な調整を行うことができる。また、回路の遅延時間
には制御信号生戒回路（デコーダ）における論理素子の
遅延は直接関与しないので高精度な遅延時間の調整を行
うのことができる。FIG. 5 is a diagram for explaining the operation of the semiconductor delay circuit of FIG. 3. For example, in the circuit of FIG.
When the control signals A and A2 are at high levels, Nando game SN is selected, and when the control signal Sl is at a low level, SI is selected.
becomes high level, and a pair of P-channel and N-channel transistors TP. , TN, are both turned on. As a result, the P-channel transistor TPA for the inverter
The on-resistance RPI of the P-channel transistor TP+ for delay time adjustment is inserted between the drain of the inverter N-channel transistor TNA and the output line (OUT). A delay time adjustment N-channel transistor TN,
On-resistance RNI is inserted. In this way, corresponding pairs of P-channel and N-channel transistors are selected depending on the levels of the control forces A1 and A2, and each pair of transistors is designed to have a different on-resistance. Because of this, you can make subtle adjustments to the delay time. Further, since the delay time of the circuit is not directly affected by the delay of the logic element in the control signal control circuit (decoder), it is possible to adjust the delay time with high precision.
以上、詳述したように、本発明に係る半導体遅延回路は
、縦列接続された複数の遅延ゲートの最終段を遅延時間
微調整手段とすることによって、少ない素子数で遅延時
間の微細な設定を高精度に行うことができる。As described above in detail, the semiconductor delay circuit according to the present invention allows fine setting of delay time with a small number of elements by using the final stage of a plurality of delay gates connected in series as delay time fine adjustment means. This can be done with high precision.
第１図は本発明に係る半導体遅延回路の原理を示すブロ
ック回路図、
第２図は本発明の半導体遅延回路の構成を示す回路図、
第３図は本発明の半導体遅延回路の一実施例を示す回路
図、
第４図は第３図の半導体遅延回路に制御信号を供給する
回路の一例を示す図、
第５図は第３図の半導体遅延回路の動作を説明するため
の図、
第６図は従来の半導体遅延回路の一例を示す回路図であ
る。
（符号の説明）
１・・・遅延ゲート、
２・・・遅延時間調整手段、
Ｂ・・・スルーゲート（バッファゲート）、？， Ｉ，
〜Ｉ，ｌＩ，Ｉ！■１・・インバータ、ＴＮＡ，ＴＮ，
〜ＴＮｆｉ・・・ＮチャネルＭＯＳ ｝ランジスタ、Ｔ
ＰＡ， ＴＰＩ−ＴＰｎ・ＰチャネルＭＯＳ ｝ランジ
スタ、Ｓ，Ｓ＋，Ｓ＋；Ｓｚ，Ｓｚ；〜．Ｓ＋，，Ｓ．
・・・制御信号。FIG. 1 is a block circuit diagram showing the principle of the semiconductor delay circuit according to the present invention, FIG. 2 is a circuit diagram showing the configuration of the semiconductor delay circuit according to the present invention, and FIG. 3 is an embodiment of the semiconductor delay circuit according to the present invention. 4 is a diagram showing an example of a circuit that supplies a control signal to the semiconductor delay circuit in FIG. 3; FIG. 5 is a diagram for explaining the operation of the semiconductor delay circuit in FIG. 3; FIG. 6 is a circuit diagram showing an example of a conventional semiconductor delay circuit. (Explanation of symbols) 1...Delay gate, 2...Delay time adjustment means, B...Through gate (buffer gate), ? , I,
~I, lI, I! ■1...Inverter, TNA, TN,
~TNfi...N channel MOS } transistor, T
PA, TPI-TPn/P channel MOS } transistor, S, S+, S+; Sz, Sz; ~. S+,,S.
···Control signal.
Claims (1)
導体遅延回路であって、 前記複数の遅延ゲートの最終段は、並列に設けられた複
数対の遅延制御用トランジスタを備え、制御信号（Ｓ）
により該複数対の遅延制御用トランジスタを選択制御し
て遅延時間の微調整を行う遅延時間微調整手段（２）と
して構成したことを特徴とする半導体遅延回路。 ２、前記遅延時間微調整手段は、 ソースが第１の電源（Ｖ＿Ｄ＿Ｄ）に接続され、ゲート
に前段のインバータの出力が供給されたインバータ用Ｐ
チャネルトランジスタ（ＴＰ＿Ａ）と、該インバータ用
Ｐチャネルトランジスタのドレインと出力線との間に並
列に接続され、それぞれオン抵抗が異なる複数の遅延時
間調整用Ｐチャネルトランジスタ（ＴＰ＿１、ＴＰ＿２
、〜、ＴＰ＿ｎ）と、ソースが第２の電源（Ｖ＿Ｓ＿Ｓ
）に接続され、ゲートに該前段のインバータの出力が供
給されたインバータ用Ｎチャネルトランジスタ（ＴＮ＿
Ａ）と、該インバータ用Ｎチャネルトランジスタのドレ
インと出力線との間に並列に接続され、前記複数の遅延
時間調整用Ｐチャネルトランジスタに対応して対をなす
複数の遅延時間調整用Ｎチャネルトランジスタ（ＴＮ＿
１、ＴＮ＿２、〜、ＴＮ＿ｎ）とを具備し、前記複数対
の遅延時間調整用ＰチャネルおよびＮチャネルトランジ
スタ（ＴＰ＿１、ＴＮ＿１；ＴＰ＿２、ＴＮ＿２；〜Ｔ
Ｐ＿ｎ、ＴＮ＿ｎ）は、該各トランジスタのゲートに供
給される制御信号（Ｓ＿１、＠Ｓ＿１＠；Ｓ＿２、＠Ｓ
＿２＠；〜Ｓ＿ｎ、＠Ｓ＿ｎ＠）により任意のトランジ
スタ対が選択されて遅延時間の微調整が行われるように
なっている請求項第１項に記載の半導体遅延回路。[Claims] 1. A semiconductor delay circuit configured by connecting a plurality of delay gates (1) in series, wherein the final stage of the plurality of delay gates is a delay control circuit of a plurality of pairs of delay gates provided in parallel. Equipped with a transistor and a control signal (S)
A semiconductor delay circuit characterized in that it is configured as a delay time fine adjustment means (2) for finely adjusting a delay time by selectively controlling the plurality of pairs of delay control transistors. 2. The delay time fine adjustment means is an inverter P whose source is connected to the first power supply (V_D_D) and whose gate is supplied with the output of the previous stage inverter.
A plurality of P-channel transistors for delay time adjustment (TP_1, TP_2) each having a different on-resistance are connected in parallel between the channel transistor (TP_A) and the drain of the P-channel transistor for the inverter and the output line.
, ~, TP_n), and the source is connected to the second power supply (V_S_S
) and whose gate is supplied with the output of the previous stage inverter (TN_
A) and a plurality of delay time adjusting N-channel transistors connected in parallel between the drain of the inverter N-channel transistor and the output line and forming a pair corresponding to the plurality of delay time adjusting P-channel transistors. (TN_
1, TN_2, ~, TN_n), and the plurality of pairs of delay time adjusting P-channel and N-channel transistors (TP_1, TN_1; TP_2, TN_2; ~T
P_n, TN_n) are control signals (S_1, @S_1@; S_2, @S
2. The semiconductor delay circuit according to claim 1, wherein an arbitrary transistor pair is selected by _2@; ~S_n, @S_n@) to perform fine adjustment of the delay time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230340A JPH0394512A (en) | 1989-09-07 | 1989-09-07 | Semiconductor delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230340A JPH0394512A (en) | 1989-09-07 | 1989-09-07 | Semiconductor delay circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0394512A true JPH0394512A (en) | 1991-04-19 |
Family
ID=16906312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1230340A Pending JPH0394512A (en) | 1989-09-07 | 1989-09-07 | Semiconductor delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0394512A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008072955A (en) * | 2006-09-21 | 2008-04-03 | Mitsubishi Agricult Mach Co Ltd | Operating machine |
| US7750710B2 (en) | 2005-07-12 | 2010-07-06 | Fujitsu Microelectronics Limited | Delay circuit |
-
1989
- 1989-09-07 JP JP1230340A patent/JPH0394512A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7750710B2 (en) | 2005-07-12 | 2010-07-06 | Fujitsu Microelectronics Limited | Delay circuit |
| JP2008072955A (en) * | 2006-09-21 | 2008-04-03 | Mitsubishi Agricult Mach Co Ltd | Operating machine |
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