JPH0392048A - パケット伝送用交換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パケットスイッチに係り、特に、大型のパケ
ットスイッチに関する。

［従来の技術］ パケット・スイッチの内部要素は、しばしば、そのパケ
ット・スイッチがパケットを受信または送信する速度よ
りも数倍速く動作する。この動作速度は、パケット・ス
イッチが、多数の入力で同時に受信された相異なるパケ
ットを同一の出力に送るために必要である。しかし、こ
のような高速の動作は、パケット・スイッチが単一の集
積回路チップまたは単一の回路カード上で実現されるこ
とを要求し、従って、パケット・スイッチが含むことの
できる入出力の数は回路チップまたは回路カード上に配
置可能な入出力の数によって制限される。ある点でこの
問題を克服しているパケット・スイッチが、ラーソン（
Ｌａｒｓｏｎ）などに対して１９８６年３月１８日に発
行された米国特許第４，５７７，３０８号に開示されて
いる。このバケッド１スイッチでは、数個の出力がオン
チップ・マルチブレクサによって多重化され、その多重
化された出力信号が単一の出力リードによってチップか
ら送り出される。同様に、多重化された入力ストリーム
がチップの単一の入力ビンで受信され、オンチップ・デ
マルチブレクサがその信号を分解して、個々の入力信号
をパケット・スイッチの個々の入力に供給する。これは
、従来のデバイスのいくつかの難点を克服してはいるが
、この方法では、オンチップ・マルチプレクシング及び
オンチップ・デマルチプレクシングを必要とし、従って
、許容されるパケット・スイッチの大きさは制限された
ままである。残っている問題は、ネットワークが拡大す
るにつれてモジュール的に大きくすることが可能なパケ
ット・スイッチを実現することである。

［発明の概要］ 従来技術における上記の問題は、パケット・スイッチン
グ装置に関する本発明に従って解決される。このパケッ
ト・スイッチング装置は、複数の、出力パケット・スイ
ッチと呼ばれる、Ｊ入力対Ｋ出力の小型のパケット・ス
イッチを、本発明のＮ入力対Ｌ出力（ただし、Ｎ＜Ｉ，
＞Ｊ）の相互接続構造の個々の出力に相互接続すること
によって形成される。ＮＸＬ相互接続構造は、そのＮ個
の入力で、外部ソースから同時パケットを受け取り、そ
のパケットをＬ個の出力のうちの別々の出力へ選択的に
送ることができる。相互接続構造のＬ個の出力は、それ
ぞれＪ個の出力の所定のサブセットに分類される。従っ
て、Ｊ個の出力の各サブセットは、例えば、複数個のＪ
ＸＫ出力パケット・スイッチのうちの別々の出力パケッ
ト・スイッチのＪ個の入力と結合して、パケット・スイ
ッチング装置を形成することができる。出力パケット・
スイッチのＫ個の出力はぞれぞれ、相互接続構造から受
信したパケットを、例えば、相異なる宛先（ｄｅｓｔ１
ｎａｔｔｏｎ　）装置へ送信するように設定される。あ
る動作例では、パケットは、それぞれ情報フィールドと
宛先アドレスを有し、相互接続構造に到着する。各パケ
ットは、その宛先アドレスに基づいて、相互接続構造の
出力の特定のグループの入力のうちのいずれか１つに送
られ、続いて、特定の出力パケット・スイッチに送られ
る。その出力パケット・スイッチは、そのＫ個の出力の
うちの１つにパケットの宛先装置を接続されている。

相互接続構造の出力のグループに向けられたＪ個よりも
多くのパケットが相互接続構造の入力に同時に到着した
場合、Ｊ個を超えるすべてのパケットは失われる。それ
は、相互接続構造の出力の各グループはＪ個の出力のみ
を有し、従って最大Ｊ個の同時に到着したパケットしか
受け取ることができないためである。しかし、この損失
の確率は、実用的システムで許容できるほど十分に小さ
いものである。超過パケットを捨てるこの設計法は、一
般化ノックアウト原理（Ｔｈｅ　Ｇｅｎｅｒａｌｉｚｅ
ｄ　Ｋｎｏｃｋｏｕｔ　ｐｒｉｎｃｉｐｌｅ）と呼ばれ
ている。さらに一般的な実施例では、出力パケット・ス
イッチは１つ以上の他のタイプのユーザ装置で置き換え
られ、以下で詳しく説明されるように、相互接続構造を
他のアプリケーションに対して有用なものにすることが
できる。また、超過パケットを捨てることが絶対に許容
されない場合、これらの超過パケットを一時的に格納す
るように付加的なバッファリングを設けることができる
ことも明らかである。

［実施例コ 第１図は、本発明を利用したパケット・スイッチング装
置の実施例のブロック図であり、（１）相互接続構造１
０９、および（２）４個の出力パケット・スイッチ１１
０〜１１３からなる。相互接続構造１０９は、（ｉ）８
個の相互接続構造入カ１０１〜１０８、および（ｉ　ｉ
）それぞれ、４つの相互接続構造出力のサブセット（例
えば、相互接続構造出力１２２〜１２５）に分類された
、１６個の相互接続構造出力１２２〜１３７を有する。

４個の出力パケット・スイッチ１１０〜１１３は、それ
ぞれ、（ｉ）４個の出力パケット・スイッチ入力、およ
び（Ｌ　ｔ）２個のスイッチ出力（例えば、出力パケッ
ト・スイッチ１１０のスイッチ出力１１４〜１１５）を
有する。各出力パケット・スイッチは、第１図に示され
た相互接続構造出力の別個のサブセットからデータ・バ
ケ・ノトを受信し、これらのパケットを、場合によって
は別々のエンド・ユーザ装置に接続された２つの出力の
いずれかに送る。

動作中、パケットは、同時に、所定のタイム・スロット
間に、相互接続構造入力１０１〜１０８に到着し、相互
接続構造１０９に読み込まれる。

相互接続構造１０９は、各パケットの宛先アドレスから
、各パケットの宛先が、相互接続構造出力１２２〜１３
７のうちのいずれのサブセット、すなわち、いずれの出
力パケット・スイッチであるかを決定する。そのとき、
数個のパケットの宛先が出力の同一のサブセット、例え
ば、第１図のサブセット１２２〜１２５である場合もあ
る。しかし、各パケットは、別々の相互接続構造出力１
２２〜１３７にそれぞれ送られる。数個のパケットの宛
先が同一のスイッチ出力、例えば、スイッチ出力１１４
である場合、または、数個のパケットの宛先が、同一の
出力パケット・スイッチの相異なるスイッチ出力、例え
ば、出力パケット・スイッチ１１０のスイッチ出力１１
４および１１５である場合、これらのパケットはそれぞ
れ、相互接続構造出力１２２〜１３７の別々のサブセッ
トによって、そのパケット・スイッチの別々の入力に送
られる。この相互接続構造１０９は、従来知られている
相互接続構造が、到着パケットのアドレスを調べてその
アドレスをそのまま独自に特定の単一出力にマッピング
するだけであるのに対して、新規性を有している。しか
し、本発明の相互接続構造１０９は、各パケットのアド
レスを数個の相互接続構造出力のサブセットにマッピン
グして、そのパケットをそのサブセットの使用可能ない
ずれの出力にでも送ることができる。　相互接続構造入
力１０１〜１０８で特定のタイム・スロット間に受信さ
れた同時パケットが、相互接続構造を介して送られ、そ
れぞれの出力パケット・スイッチ１１０〜１１３によっ
て受信されると、相互接続構造１０９はクリアされて、
次のタイム・スロット間のパケットの到着を待機する。

さらに、出力パケット・スイッチはそれぞれ、各パケッ
トの宛先アドレスに基づき、従来の標準的なパケット・
スイッチング技術によって、受信したパケットを宛先の
スイッチ出力、例えば、出力パケット・スイッチ１１０
の１１４〜１１５に送る。宛先が同一の出力パケット◆
スイッチの出力であるような４個より多くのパケットが
、同時に相互接続構造入力１０１〜１０８に到着した場
合、４個を超過したパケットはすべて相互接続構造によ
って捨てられる。その理由は、第１図に示されているよ
うに、各出力パケット・スイッチは、各入力にっき１個
の、最大４個の同時パケットしか受け取ることができな
いためである。どのパケットが捨てられるかを決定する
方法は後で説明される。

パケットが独立に相互接続構造入力１０１〜１０８に到
着した場合、パケット損失の確率は次式によって与えら
れる。

Ｐｒ（パケット損失）一 ただし、ｐはローディング、すなわち、パケットが、所
定のスロット間に所定の相互接続構造入力に到着する確
率である。さらに、Ｎ−■のとき、パケット損失の確率
は次のようになる。

Ｐｒ（パケット損失） 例えば、 （１） ５０個の５０Ｘ２０の出力バケツ トスイッチ（これは現在の技術で入手可能である）で構
威されたＩＯＯＯＸＩＯＯＯのパケットスイッチと（２
）１０００ｘ２５００の相互接続構造を使用すると、パ
ケット損失確率は、ｐ≦０．９と仮定すると、１０−８
よりも小さい。このパケット損失確率は、通常、ほとん
どの実用的システムで許容できるものであるが、個々の
システムのユーザの要求と、上記の式に従って、調節す
ることができる。上記の式は、どのコンピュータでも、
解を出すように容易にプログラムすることができる。

第２図は、本発明による相互接続構造１０９の実施例、
および、本発明の相互接続構造１０９から出力パケット
・スイッチ１１０〜１１３への接続を示すブロック図で
ある。本実施例の相互接続構造１０９は、４個の入力モ
ジュール２０１〜２０４を有しており、各入カモジュー
ルは、それぞれ、（１）２個の相互接続構造入力（例え
ば、入力モジュール２０１の１０１と１０２）、および
（２）４個の入力モジュール出力（例えば、入力モジュ
ール２０１の２０９〜２１２）を有している。相互接続
構造１０９はさらに、４個の中間モジュール２０５〜２
０８を有しており、各中間モジュールは、それぞれ人カ
モジｘ　−　）レ２０１〜２０４の別々の出力からデー
タ・パケットを受信し、出力パケット・スイッチ１１０
〜１１３の別々の入力に対応した、相互接続構造１０９
の別々の出力にデータを送信するように設定されている
。説明のために、第２図の入力モジュール出力２０９〜
２２４および出力パケット・スイッチ入力１２２〜１３
７は、以下では集合的にパスと呼ぶことにする。その理
由は、これらは実際に、入力モジュールから出力パケッ
ト・スイッチへパケットを通信するために使用される通
信パスだからである。

従って、第２図は、３２個のパス、すなわち、１２２〜
１３７とラベル付けされた１６個の第１パスと、２０９
〜２２４とラベルー付けされた１６個の第２パスからな
る。相互接続構造１０９は、以下で説明されるように、
中間モジュール２０５〜２０８とパス２０９〜２２４お
よび１２２〜１３７の使用を介して、入力モジュール２
０１〜２０４から出力パケット・スイッチ１１０〜１１
３ヘパケットを伝送するための、効率的なルーティング
・アルゴリズムを実現している。

このルーティング・アルゴリズムの動作中、パケットは
、所定のタイム・スロット内に同時に、入力モジュール
２０１〜２０４への入力１０１〜１０８に到着する。タ
イム・スロットは、相互接続構造１０９の内部では、Ｍ
個のミニスロットに分類される。ただしＭは、入力モジ
ュールと、以下で説明される伝送スロットを足した数に
等しい。

以後、タイム・スロットεミニスロットとの区別に注意
を払うべきである。すなわち、タイム・スロットは、そ
の間に数個の同時パケットが相互接続構造１０９の入力
１０１〜１０８に到着するものであり、ミニスロットは
、Ｍａでｌつのタイム・スロットをなすものである。第
１ミニスロット間に、別々の特定の出力パケ・．ント・
スイッチは各入カモジュールに割り当てられる。続いて
各入力モジュールは、そのタイム・スロット間に受信さ
レタ各パケットの宛先アドレスを調べ、どのパケットの
宛先が、その特定のミニスロット間にその入カモジュー
ルに割り当てられた特定の出力パケット・スイッチであ
るかを決定する。例えば、第１ミニスロット間に、出力
パケット●スイッチ１１０〜１１３はそれぞれ入カモジ
ュール２０１〜２０４に割り当てられる。これは、第１
ミニスロット間に、入力モジュール２０１は受信したパ
ケットを調べて、出力パケット・スイッチ１１０を宛先
とするパケットがあるとしたら、それはどのパケットで
あるか、すなわち、言い換えれば、スイッチ出力１１４
または１１５を宛先とするパケットがあるとしたら、そ
れは相互接続構造入力１０１および１０２で受信される
２種類のパケットのうちのいずれのパケットであるかを
決定するということを意味する。また、この第１ミニス
ロット間に、入力モジュール２０２は、Ｆ目互接続構造
入力１０３および１０４にそのタイム・スロット間に到
着したパケットのうちのいずれｂパケットの宛先が出力
パケット・スイッチ１１１であるか、すなわち言い換え
れば、どのパケットの宛先がスイッチ出力１１６または
１１７であるかを決定する。入力モジュール２０３およ
び２０４も、それぞれに受信したパケットおよびそれぞ
れに割り当てられた出力パケット・スイッチ１１２およ
び１１３に対して同様に機能する。

特定の割り当てられた出力パケット・スイッチを宛先と
する各パケットに対し、各入カモジュールは付随するパ
スのうちの１つ（例えば、入力モジュール２０１のパス
２０９）、および、そのパケットの宛先である特定の出
力パケット・スイッチに付随するパス（例えば、出力パ
ケット・スイッチ１１０のパス１２２）を確保する。確
保されたパスは両方とも同一の中間モジュールに接続さ
れていなければならない。例えば、パス１２２および２
０９は両方とも同一の中間モジュール２０５に接続され
ている。続いて中間モジュールは、パケット伝送のため
の後続のミニスロット間に、入力モジュールから出力パ
ケット・スイッチへパケットを伝送するために、２個の
パス間を接続する。ｉｌミニスロットの最後に、各入カ
モジュールは、第１ミニスロットで、どの付随するパス
が確保されたかを示す少量のデータを格納する。第１ミ
ニスロットの最後にはまた、おそらく各出力パケット・
スイッチにおいて、相互接続構造を４個の出力パケット
・スイッチに接続しているどの特定のパス１２２〜１３
７が確保されたかということが記録される。

同一のタイム・スロットの次のミニスロット間に、各出
力パケット・スイッチは新たな入力モジュールに割り当
てられる。例えば、タイム・スロットの第２ミニスロッ
トは、出力パケット・スイッチ１１０、１１１、１１２
、および１１３を、入力モジュール２０２、２０３、２
０４、および２０１に、それぞれ割り当てる。各出力パ
ケット◆スイッチは、その付随するパスのいくつかが第
１ミニスロットから確保されている場合があり、出力パ
ケット・スイッチのどのパスが以前に確保されているか
に関する情報は、現在その出力パケット・スイッチに割
り当てられている大カモジュールに渡されなければなら
ない。各入カモジュールはすでに、付随するパスのどれ
が以前に確保されているかを示すそれ自身の情報を持っ
ている。

その理由は、各入カモジュールはこの情報を、付随する
出力の１つを確保するときに格納するからである。従っ
て、第２ミニスロットの最初に、各入カモジュールは、
（１）そのパス、例えば、入力モジュール２０１のパス
２０９〜２１２、のどれが以前に確保されているかを示
す情報、および（２）それが割り当てられている特定の
出力パケット・スイッチのどのパスが以前に確保されて
いるか、例えば、出力パケット・スイッチ１１３のパス
１３４〜１３７のどれが、割り当てられた入力モジュー
ル２０４によって第１ミニスロット間に確保されている
かを示す情報、を持っている。

第２ミニスロット間に、各人カモジュールは、そのタイ
ム・スロット間に受信したパケットを調べ、新たに割り
当てられた出力パケット・スイッチを宛先とするパケッ
トを検索する。特定の割り当てられた出力パケット・ス
イッチを宛先とする各パケットに対し、各入カモジュー
ルは再び一組のパスを、前記と同様の方法で、ただし以
前に確保されたパスは再使用されないという制限つきで
、確保する。第２ミニスロットの最後に、出力パケット
・スイッチはもう一度再割り当てされ、このプロセスは
出力パケット・スイッチ１１０〜１１３の各々が入力モ
ジュール２０１〜２０４の各々に割り当てられるまで続
けられる。各ミニスロットの最初に、各人カモジュール
は常に、そのパス、例えば、入力モジュール２０１のパ
ス２０９〜２１２のどれが、以前のミニスロット間に確
保されているかという累積記録を有する。さらにまた、
各入カモジュールは、その入カモジュールに現在割り当
てられている出力パケット・スイッチのどのパスが、以
前のミニスロット間に他の入力モジュールによって以前
に確保されているかという累積記録を渡される。第４ミ
ニスロットの最後に、上で簡単に述べたように、以前に
確保されたパスを介して相互接続構造１０９を通ってパ
ケットを伝送し、次のタイム・スロット間に新たな一連
の同時パケットを受信するように相互接続構造をリセッ
トするために、伝送スロットが確保される。

いったん入カモジュールの出力パスがあるパケットに対
して確保されると、この確保、およびどのミニスロット
にシステムが入っているかの標識は、出力パケット・ス
イッチ・パス１２２〜１３７のどれが確保されるべきか
、および、中間モジュールを通って形成されるべき適切
な接続を、独自に決定する、ということに注意すべきで
ある。

例えば、第２図を参照して、入力モジュール２０１が第
１ミニスロット間にパス２０９を確保した場合、中間モ
ジュール２０５はパス２０９をパス１２２に接続しなけ
ればならない。その理由は、第１ミニスロット間に、入
力モジュール２０１は出力パケット・スイッチ１１０に
割り当てられているからである。従って、パス２０９が
第１ミニスロット間に確保された場合、このパスは中間
モジュール２０５を通して出力パケット・スイッチ１１
０ヘパケットを伝送しなければならない。しかし、第２
図に示されているように、パス１２２は、中間モジュー
ル２０５から出力パケット・スイッチ１１０ヘデータを
伝送する唯一のパスである。従って、第１ミニスロット
間にパス２０９を確保することは、中間モジュール２０
５で形成される接続を独自に決定する。この概念は、同
一の中間モジュールに接続された多数のパスがあるミニ
スロット間に確保されている場合にも拡張することがで
きる。例えば、入力モジュール２０１が第１ミニスロッ
ト間にパス２０９を確保し、入力モシュール２０２が第
１ミニスロット間にパス２１３を確保した場合、中間モ
ジュール２０５はパス２０９および２１３を、それぞれ
パス１２２および１２６に接続する。その理由は、パス
のペア２０９−１２２および２１３−１２６は、それぞ
れ、入力モジュール２０１から出力パケット・スイッチ
１１０への接続、および、入力モジュール２０２から出
力パケット・スイッチ１１１への接続を形威するからで
ある。中間モジュール２０５は、接続ペア２０９−１２
６および２１３−１２２は誤っていることを知っている
。その理由は、パス２０９−１２６は、入力モジュール
２０１から出力パケット・スイッチ１１１への接続に対
応し、パス２１３−１２２は入力モジュール２０２と出
力パケット・スイッチ１１０との間の接続に対応してお
り、いずれの接続とも第１ミニスロット間の入力モジュ
ール／出力パケット・スイッチの割当と矛盾するからで
ある。しかし、将来のミニスロット間に、入力モジュー
ル２０１および２０２が、それぞれ出力パケット・スイ
ッチ１１１および１１０に割り当てられ、パス２０９お
よび２１３がこの将来のミニスロット間に使用可能であ
って確保された場合、接続２０９−１２６および２１３
−１２２は、上記の場合とは異なり、上記の割当とは異
なる入力モジュール／出力パケット・スイッチの割当に
対応した、正しい接続である。この選択的スイッチング
を実行する回路の実施例は後で詳細に説明する。

上記のルーティング法を実現する一実施例としては、本
発明の範囲を制限するものと解釈されてはならないが、
１つ以上の小プロセッサ、あるいはマイクロプロセッサ
を、相互接続ｔＺ造１０９内にもち、入力モジュール２
０１〜２０４、および出力パケット・スイッチ１１０〜
１１３の各々に対する４ビットのメモリ・ブロックを確
保することが考えられる。この実施例の一部を示すブロ
ック図が第３図に示されている。第３図のメモリ・ブロ
ックはそれぞれｍｘｘｘとラベル付けされている。ただ
し、ＸＸＸは、そのメモリ●ブロックが対応している入
力モジュールまたは出力パケット・スイッチである。例
えば、第３図のｍ２０１は第２図の入力モジュール２０
１に対応するメモリ・ブロックである。各メモリ・ブロ
ックの各ビットは第２図からの通信パスの１つ１つを表
しており、第３図のメモリ・ブロックｍ１１０〜ｍ１１
３およびｍ２０１〜ｍ２０４の各ビットは、それが表し
ている通１言パスに対応するようにラベル付けされてい
る。各人カモジュールは２個の入力バッファ、例えば、
入力モジュール２０１の入力バッファ１１０１および１
１０２、を有しており、これらの入カバッフアは、タイ
ム・スロットの最初に到着するパケットをバッファリン
グするために使用される。さらに、各入カモジュールは
４個の出力バッファ、例えば、入力モジュール２０１の
０２０９〜０２１２、を有する。各出力バッファ０２０
９〜０２２４は通信パス２０９〜２２４の１つ１つに対
応する。中間モジュール２０５〜２０８は、それぞれ、
その中間モジュールに終端しているパスに対応する、メ
モリ・ブロックｍ２０１〜ｍ２０４のビットｂ２０９〜
ｂ２２４のいずれかの状態を監視するように設定される
。例えば、中間モジュール２０５は、ビットｂ２０９、
ｂ２１３、ｂ２１７、およびｂ２２１の状態を監視する
ように設定される。その理由は、第２図に示されている
ように、これらのビットに対応するパスはすべて中間モ
ジュール２０５に接続されているからである。これらの
モニタリング接続は、図面の明確化のために、第３図に
は示されていない。

タイム・スロットの最初に、同時パケットは相互接続入
力１０１〜１０８に到着し、それぞれ第３図の入カバッ
ファ工１０１〜１１０８に読み込まれる。各入カモジュ
ールは第１ミニスロット間には別々の出力パケット・ス
イッチ１１０〜１１３に割り当てられており、従って、
その入カモジュールに割り当てられている特定の出力パ
ケット・スイッチに対応するメモリ・ブロックｍｌｌ○
〜ｍ１１３のうちの適当な１つから読み取り、そしてこ
のメモリ●ブロックに書き込むように設定されている。

実施例の入力モジュールの人カバッファのいずれかのパ
ケットの宛先がその入カモジュールに割り当てられた特
定の出力パケット・スイッチである場合、その入カモジ
ュールは、第３図の適当なメモリ・ブロックｍ２０１〜
ｍ２０４およびｍ１１０〜ｍ１１３の対応するビットの
補数をとることによって、一組のパスを確保する。

続いて中間モジュール２０５〜２０８はそのビットを解
釈して適切なパスを接続する。例えば、入力モジュール
２０１がパス２０９および１２２を典型的なミニスロッ
ト間に確保した場合、入力モジュール２０１は第３図の
ビットｂ２０９およびｂ１２２の補数をとる。中間モジ
ュール２０５は、ビットｂ２０９を監視し、そのミニス
ロット間にそのビットｂ２０９が補数をとられたことを
検出し、従って、パス２０９と１２２を互いに接続する
。ビットの補数をとることによってパスを確保した後、
入力モジュール２０１〜２０４は、確保されたパス上に
伝送するパケットを、第３図の出カバッフｙ０２０９〜
０２２４のうちの対応する１つに配置する。タイム・ス
ロットの後続するミニスロット間に、パケットが出力バ
ツファ０２０９〜０２２４に配置されると、入カバツフ
ァに残っているパケ、ットは少なくなっており、また、
後続の各ミニスロット間に調べるべきパケットも少なく
なっている。

第１ミニスロットの最後に、各入カモジュールは新たな
出力パケット・スイッチに割り当てられる。これは、物
理的には、第３図のメモリ・ブロックｍ１１０〜ｍ１１
３を１６ビット・シフト・レジスタとして実現して、そ
のシフト・レジスタをいずれかの向きに４ビットだけ周
期的にシフトすることによって達戊される。シフト後、
各入力モジュール２０１〜２０４は、以前に別の入力モ
ジュールによって監視されていた４個のビットを監視す
るように設定される。さらに、４ビットの各セットｂ１
２２〜ｂ１２５、ｂ１２６〜ｂｌ２９、ｂ１３０〜ｂ１
３３、およびｂ１３４〜ｂ１３７は、以前割り当てられ
ていた入力モジュールから、確保、すなわち、補数をと
られたビットを得る。従って、このシフト・レジスタの
周期的回転によって、現在割り当てられている出力パケ
ット・スイッチのどのパスが、現在割り当てられている
出力パケット・スイッチが以前割り当てられていた入力
モジュールによって以前確保されているかという：Ａ積
記録を、各入カモジュールに供給する方法が与えられる
。このシフト・レジスタ法は、例えば、コンピュータ・
パスによって置き換えることもできる。第３図を参照す
ると、１６個のビットｂ１２２〜ｂ１３７はすべて入カ
モジュール２０１〜２０４のそれぞれにパスされ、各入
カモジュールはどのミニスロット間でも別々の４ビット
を監視することができる。新たなミニスロットが開始す
ると、各入カモジュール２０１〜２０４は切り替わり、
異なる出力パケット・スイッチの割当に対応して、ｂ１
２２〜ｂ１３７から選択された４ビットの異なるセット
を監視する。こうして、各入カモジュールは、ビットの
補数をとることによって、各ミニスロット間にパスの確
保を継続することができる。宛先が特定の出力パケット
・スイッチであるような、あまりに多くのパケットが到
着した場合、相互接続構造は、タイム・スロット間にそ
の出力パケット・スイッチへの使用可能なパスを使い果
たす。パスの供給がなくなると、そのタイム・スロット
間にその出力パケット・スイッチを宛先とする他のすべ
てのパケットは捨てられる。第４ミニスロットの最後に
、パケットは、伝送スロット間に、以前確保されたパス
を介して出力パケット・スイッチへ伝送され、すべての
メモリ・ブロックは非動作状態にリセットされて、相互
接続構造は次のタイム・スロットのパケットを受け取れ
る状態になる。

このルーティング・アルゴリズムには注意すべきわずか
な非効率が存在する。上記のように、入力モジュール出
力および出力パケット・スイッチ入力がパケットに対し
て確保されると、両方とも同一の中間モジュールに接続
されなければならない。このことは、第３図のメモリ・
ブロックの実施例に対する非常に特殊な要求に変換する
。特にこのことは、入力モジュールに対応するメモリ・
ブロックｍ２０１〜ｍ２０４に確保されたビット位置は
、現在割り当てられている出力パケット・スイッチに対
応するメモリ◆ブロックｍ１１０〜ｍ１１３に確保され
たビット位置と同一でなければならない、ということを
意味する。例えば、入力モジュール２０１から出力パケ
ット・スイッチ１１０へある典型的なパケットを伝送す
るためには、対応するパスがいずれも以前確保されてい
ないと仮定すれば、第３図のビットのベアｂ２０９−ｂ
ｌ２２，ｂ２１０−ｂｌ２３，ｂ２１１−ｂ１２４．ま
たはｂ２１２−ｂｌ２５のいずれを使用することも可能
である。ｂ２０９およびｂｌ２２はいずれもそれぞれの
メモリ・ブロックｍ２０１およびｍ１１０の第１位置に
あることに注意すべきである。同様に、ｂ２１０および
ｂ１２３はいずれもそれぞれのメモリ・ブロックｍ２０
１およびｍ１１０の第２位置にある。上記の他のビット
のベアも同じ性質を持つ。この要求のために、特定のミ
ニスロット間の所定の入力モジュール／出力パケット・
スイッチの割当に対し、入力モジュールからの数個のパ
スが使用可能であり、出力パケット・スイッチへの数個
のパスが使用可能であるが、それでもなお２つの間のパ
ケットは損失するということが起こり得る。この状況は
、入力モジュールから使用可能なパスがいずれも、使用
可能な出力パケット・スイッチ・パスが接続されている
ものと同一の中間モジュールに接続されていない場合に
起こる。例えば、第２図を参照して、第３ミニスロット
間に入力モジュール２０１が出力パケット・スイッチ１
１２に割り当てられていると仮定する。さらに、以前の
ミニスロット間に、とりわけパス２０９および１３１〜
１３３が．相互接続構造を通してのパケット伝送のため
に確保されていると仮定する。第２図によれば、出力パ
ケット・スイッチ１１２がまだ使用可能な、すなわち、
以前に確保されていない、付随するパス１３０をもって
おり、さらに、入力モジュール２０１がまだ使用可能な
パス２１０乃至２１２をもっているにもかかわらず、第
２図の相互接続構造を通して入力モジュール２０１から
出力パケット・スイッチ１１２への接続を形成すること
ができない。その理由は、出力パケット・スイッチ１１
２の使用可能なパス１３０は、入力モジュール２０１の
使用可能なパス２１０〜２１２のいずれとも、同一の中
間モジュールに接続されていないからである。このパケ
ット損失確率は、前記の式（１）および（２）によって
与えられるパケット損失確率に追加される。前記の式（
１）および（２）は、同一の出力パケット・スイッチを
宛先とする４個よりも多くのパケットが、相互接続構造
入力１０１〜１０８に到着することによるものである。

しかし、この余分のパケット損失確率を考慮に入れても
、パケットが損失しない確率は、上記の式で与えられる
値のおよそ９８％から９９％であり、従ってやはりほと
んどの実用的なシステムでは許容される。

実施例の中間モジュール２０５の機能を実現するための
典型的な論理回路の一部のブロック図が第４図に示され
ている。第４図は、各中間モジュール内で第１ミニスロ
ットを実現するために要求される論理回路の一部だけを
示している。さらに、第４図は、説明のためだけに示さ
れたものであり、本発明の範囲を制限するものと解釈さ
れてはならない。デマルチプレクサ４００はシステム・
クロック、すなわちシステム・クロックによって供給さ
れるミニスロット・インジケータ・タイミング信号を解
釈し、適当なミニスロットを指示することができる出力
ライン４０５〜４０８のうちの１つを選択的に動作状態
にセットする。例えば、第１ミニスロット間に、ライン
４０５は動作状態になり、論理ゲート４０１〜４０４を
使用可能にする。入力モジュールによってビットｂ２０
９，ｂ２１３、ｂ２１７、またはｂ２２１のうちのいず
れか１つ以上が動作状態にセットされた場合、パルス・
ジエネレータ４１３からの対応する出力４１４〜４１７
は、１ミニスロット幅のパルスを発生し、対応する論理
ゲート４０１〜４０４からの出力は起動される。続いて
、この起動された出力は、ラッチ・スイッチ４０９〜４
１２の入力Ｅを動作状態にセットすることによって、適
当な１つ以上のラッチ・スイッチ４０９〜４１２を使用
可能にする。論理ゲート４０１〜４０４からの出力はそ
れぞれラッチ・スイッチ４１２〜４０９に接続される。

１つ以上のラッチ・スイッチ４０９〜４１２のＥビット
のこの起動は、ラッチ・スイッチの入力を、対応する出
力１２２、１２６、１３０、または１３４に接続させ、
入力モジュールによって最初に確保された２個のパス間
の接続を形成する。この接続は、パケットがタイム・ス
ロットの最後に相互接続構造を通ってすべて伝送される
ように、全タイム・スロットの間、論理ゲートによって
セットされたまま保持される。ラッチ・スイッチ４０９
〜４１２へのリセット入力は図示されていない。このリ
セット入力は、タイム・スロットの最後に相互接続構造
を通してパケ．ソトが伝送された後にラッチ・スイッチ
をリセットするために使用される。

残りの３個のミニスロットのそれぞれの間の動作のため
に、ゲート４０１〜４０４と類似した一組のゲートが利
用される。第５図は、中間モジュール２０５の回路の実
施例の第２の部分を示しており、この第２の部分は第２
ミニスロット間で使用可能なものである。第５図のデマ
ルチプレクサ出力４０６が第２ミニスロット間は動作状
態とされており、第１ミニスロット間に使用可能なゲー
トのセット４０１〜４０４の代わりに異なるゲートのセ
ット５０１〜５０４を使用可能にしていることに注意す
べきである。さらに、第４図のラッチ・スイッチ４０９
〜４１２への入出力は、異なる入力モジュール／出力パ
ケット・スイッチの割当に対応して、第５図のラッチ・
スイッチ５０９〜５１２への入出力とは異なる対を組ん
でいることにも注意すべきである。第５図によれば、第
２ミニスロット間にビットｂ２０９、ｂ２１３、ｂ２１
７、またはｂ２２１が動作状態になった場合、ゲート５
０１〜５０４は、スイッチ５０９〜５１２のうちの適当
な１つを通して、パス２０９−１３４、２１３−１２２
、２１７−１２６または２２１−１３０からの対応する
接続を完威させる。

いったんビットｂ２０９、ｂ２１３、ｂ２１７、または
ｂ２２１が動作状態にセットされ、ミニスロット信号が
供給されると、第４図および第５図の回路は中間モジュ
ールを通して適切な接続を形戊するということに注意す
べきである。前に強調したように、いったん入カモジュ
ール・パスが選択され、ミニスロットが認識されれば、
このことは、同様に確保されなければならない出力パケ
ット・スイッチ・パスを決定する。

中間モジュール２０５〜２０８を通しての接続を実現す
るための別の方法は、第４図および第５図で説明された
ような中間モジュール２０５〜２０８を通して接続を設
定するのではなく、各タイム・スロット間にパケットを
自己ルーティングすることに基づいている。第３図を参
照すると、自己ルーティング法においては、要求された
パスを確保するために適当なビットを起動した後、各入
カモジュールは上記のように出力バッファ０２０９〜０
２２４にパケットを配置する。しかし、自己ルーティン
グ法では、中間モジュール内にはスイッチは存在しない
。代わりに、各パケットが１個以上のビットのフィール
ドを有し（以下では「ルート（ｒｏｕｔｅ）　Ｊフィー
ルドと呼ぶ）、このフィールドは、入力モジュール２０
１〜２０４によってセットされ、パス１２２〜１３７の
うちの、中間モジュールがパケットを送るべき特定の１
つのパスを指定する。ミニスロットの最後に、パケット
は中間モジュールへ伝送され、中間モジュールはルート
・フィールドを解釈して、各パケットのルート・フィー
ルドに指定されているように、パス１２２〜１３７のう
ちの適当な１つによってパケットを伝送する。

第４図および第５図に示されている回路の実施例は、本
発明の技術思想および範囲を制限するものと解釈すべき
でないことは理解すべきである。

中間モジュール全体は、ハードウェアとソフトウエアの
任意の組合せとして、または当業者によって容易に構成
することができる第４図または第５図の装置以外のハー
ドウエア装置とともに、実現することができる。中間モ
ジュール２０５〜２０８の全セットは、より少数のさら
に大きな中間モジュール、例えば、示された４個の４×
４中間モジュールではなく、２個の８×８モジュールに
よって、置き換えることができる。メモリ・ブロックｍ
２０１〜ｍ２０４は削除することができ、入力モジュー
ル２０１〜２０４は、それ自身の出力バッファ０２０９
〜０２２４を調べて、パス２０９から２２４のいずれが
以前に確保されているかを決定することができる。特に
、例えば、パス２１９が入力モジュール２０３によって
確保された場合、そのパスによって伝送されるパケット
は上記のように出力バッファ０２１９にロードされる。

従って、将来のミニスロットでは、前に説明したヨウに
ｂ２１９がセットされているかどうかをチェックするの
ではなく、入力モジュール２０３は、第３図の出力バッ
ファ０２１９を単にチェックすることが可能であり、バ
ツファがロードされている場合、それはパス２１９が以
前に確保されていることを示していることになる。

本発明のさらに進んだ具体化が可能であり、当業者には
容易に実現可能である。相互接続構造１０９は、パケッ
トのルーテイングを、全タイム・スロットの最後まで待
つのではなく、各ミニスロットの最後に開始することが
できる。入力モジュールは、前のタイム・スロットから
のパケットのセットを伝送している間に、新たなパケッ
トのセットの受け取りを開始することができる。各出力
パケット・スイッチ１１０〜１１３への入力数Ｊ５また
は、各入カモジュール２０１〜２０４からの出力数は同
一である必要はない。さらに、１個以上の出力パケット
◆スイッチがただ１つの入力をもつこともできる。多く
のトラフイツクの宛先が、たとえばある特定の出力パケ
ット・スイッチであることが前もって認識されている場
合、この出力パケット・スイッチは他の出力パケット・
スイッチよりも多くの入力をもつことができる。また、
入力モジュールの数が出力パケット・スイッチの数と同
一である必要はなく、中間モジュールは互いに相異なる
数の入力および出力をもつことができる。さらに、１個
以上の中間モジュールが、すべての入力モジュールでは
なく指定された入力モジュールだけによって使用される
ように設定されることによって、それらの指定された入
力モジュールに到着したパケットに対して高い優先度を
与えることができる。

相互接続構造は、さらに一般化されて、パケットおよび
回路トラフィックの混合を扱うことができる。任意の相
互接続構造入力、例えば１０１から、相互接続構造出力
の任意のグループ、例えば第１図の１２２〜１２５のい
ずれかの相互接続構造出力へ、デジタル・ビット●スト
リームの伝送のための回路接続を形成することが所望さ
れるものと仮定する。相互接続構造は、各タイム・スロ
ットの最初に、ここで説明された確保アルゴリズムがパ
スの確保を開始する前に、例えば、相互接続構造入力１
０１から相互接続構造出力１２２へのパスを確保するこ
とができる。従って、各タイム・スロットの間、相互接
続構造入力１０１を相互接続構造出力１２２に接続する
パスのセット、例えば、第２図のパス２１０および１２
３は、確保アルゴリズムの制限外となり、回路トラフィ
ックのために確保される。そのタイム・スロット間に相
互接続構造入力１０１に到着したデータのどのブロック
も、そのデータのブロックのアドレスを調べることなく
、相互接続構造出力１２２に送られる。回路接続に要求
される速度が、相互接続構造がパケットを受け取る速度
よりも遅い場合、例えば、３分の１の速度である場合、
３番目ごとのタイム・スロット間に到着したデータのブ
ロックは回路トラフィックとして処理され、残りの２個
のタイム・スロットは通常のデータ・パケットのために
使用可能である。さらに、回路接続によって伝送される
ビット・ストリームの一部であるデータのブロックは、
アドレスを含まなくてもよい。

これらのデータのブロックは、ここでは例外データ・パ
ケットと呼ぶことにし、データ・パケットという言葉に
含まれるものと理解する。これらの例外データ・パケッ
トと、前に説明されたデータ・パケットの処理の相違点
は、次の２つだけである。それは、（１）ここで説明さ
れたマッピングが、パケット内のアドレスではなく、例
外パケットが到着するタイム・スロットと、例外パケッ
トが到着した相互接続構造入力に基づいていること、お
よび（２）例外パケットは、出力のグループではなく、
単一の出力に送られること、である。

最後に、複数の入力１０１〜１０８は、さまざまなタイ
ム・スロット間に、これらのデータのブロックを伝送す
るために確保されることができる。

このことは単に、所定のタイム・スロット間に、ｂ２０
９〜ｂ２２４およびｂ１２２〜ｂ１３７のうちの所定の
ビットが、そのタイム◆スロットの最初に補数をとられ
、従ってすべての通常のデ−タ・パケットの制限外とな
ることを意味する。

パケット損失確率は、相互接続構造内で余分なバッファ
リングを使用することによってさらに小さくすることが
できる。特に、タイム・スロット間に使用可能なパスが
ないすべてのパケットを捨てるのではなく、そのパケッ
トが受信された入力モジュールから、バッファリングさ
れたパケットの宛先の出力パケット・スイッチへのパス
が使用可能になる後続のタイムｅスロットまで、超過パ
ケットをバッファリングすることがで曇る。しかし、パ
ケット損失の確率は余分なバッファリングがなくても非
常に小さくできるので、この方法は経済的ではない。１
個以上の出力パケット・スイッチは、コンピュータ、マ
ルチプレクサ、または他のデジタル・デバイスで置き換
えることができ、それによって、本発明の相互接続構造
は、パケット・スイッチだけでなくその他のタイプのシ
ステムで利用されることができる。

【図面の簡単な説明】

′！Ｊ１図は、本発明による相互接続構造を使用した、
パケット・スイッチング装置の実施例のブロック図、 第２図は、第１図のパケット・スイッチング装置内で使
用することができる本発明の相互接続構造の実施例のブ
ロック図、 第３図は、第２図の相互接続構造の可能な実施例のブロ
ック図、 第４図は、第２図の相互接続構造の例で使用される典型
的なハードウェアの一部を示す図、第５図もまた、第２
図の相互接続構造の例で使用される典型的なハードウエ
アの一部を示す図である。 出　願　人：アメリカン　テレフォン　アンドＦＩＧ．
１ ＦＩＧ．２ ＦＩＧ．４

Claims (5)

【特許請求の範囲】
1. （１）（ｉ）以下を含む相互接続構造と、 データ・パケットを受信する複数の入力ポートと、複数
   の出力ポートのグループであって、少なくとも１つのグ
   ループの出力ポートは複数の出力ポートを有する複数の
   出力ポートのグループと、各受信されたデータ・パケッ
   トを１つのグループの出力ポートにマッピングする手段
   と （ｉｉ）個別のグループの相互接続構造からデータハケ
   ットを受信し、宛先にデータパケットを割当るよう構成
   された複数の出力パケットスイッチとからなることを特
   徴とするパケットスイッチ装置。
2. （２）前記マッピング手段が、 各データ・パケットが受信される別々の入力ポートから
   、前記データ・パケットがマッピングされる宛先の出力
   ポートのグループの別々の出力ポートへの別々の通信パ
   スを設定し、各データ・パケットを設定された別々の通
   信パスを通して伝送する手段を含むことを特徴とする請
   求項１記載の装置。
3. （３）前記マッピング手段がさらに、 所定の期間に受信され、パケットの宛先である出力ポー
   トのグループに含まれる出力ポートの数を超過したパケ
   ットを、後続の期間までに、捨てるかまたは格納する手
   段を含むことを特徴とする請求項２記載の装置。
4. （４）前記マッピング手段がさらに、 （ａ）複数の入力モジュールであって、各入力モジュー
   ルは、（１）各入力が別々の相互接続構造入力ポートに
   連結された、少なくとも１つの入力、（２）複数の出力
   、および（３）任意の入力を任意の出力と選択的に接続
   して、各データ・パケットのために前記の設定された通
   信パスの第１の部分を形成する手段を有する複数の入力
   モジュールと、 （ｂ）複数の中間モジュールであって、各中間モジュー
   ルは、（１）各入力が別々の入力モジュール出力に連結
   された複数の入力、（２）各出力が、相互接続構造出力
   ポートの所定数のグループの別々の相互接続構造出力ポ
   ートに連結された複数の出力、および（３）任意の中間
   モジュール入力を任意の中間モジュール出力と選択的に
   接続して、各データ・パケットのために前記の設定され
   た通信パスの第２の部分を形成する手段を有する複数の
   中間モジュールとを含むことを特徴とする請求項２また
   は３記載の装置。
5. （５）前記設定および伝送手段がさらに、 （ａ）複数の入力モジュールであって、各入力モジュー
   ルは、（１）各入力が別々の相互接続構造入力ポートに
   連結された、少なくとも１つの入力、（２）複数の出力
   、および（３）任意の入力を任意の出力と選択的に接続
   して、各データ・パケットのために前記の設定された通
   信パスの第１の部分を形成する手段を有する複数の入力
   モジュールと、 （ｂ）複数の中間モジュールであって、各中間モジュー
   ルは、（１）各入力が別々の入力モジュール出力に連結
   された、複数の入力、（２）各出力が、相互接続構造出
   力ポートの所定の数のグループの別々の相互接続構造出
   力ポートに連結された、複数の出力、および（３）任意
   の中間モジュール入力を任意の中間モジュール出力と選
   択的に接続して、各データ・パケットのために前記の設
   定された通信パスの第２の部分を形成する手段を有する
   複数の中間モジュールとを含むことを特徴とする請求項
   ２または３記載の装置。