JPH0392048A - パケット伝送用交換器 - Google Patents
パケット伝送用交換器Info
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- 238000013507 mapping Methods 0.000 claims abstract description 6
- 238000004891 communication Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 7
- 239000000872 buffer Substances 0.000 description 17
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000003139 buffering effect Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
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Abstract
め要約のデータは記録されません。
Description
ットスイッチに関する。
ット・スイッチがパケットを受信または送信する速度よ
りも数倍速く動作する。この動作速度は、パケット・ス
イッチが、多数の入力で同時に受信された相異なるパケ
ットを同一の出力に送るために必要である。しかし、こ
のような高速の動作は、パケット・スイッチが単一の集
積回路チップまたは単一の回路カード上で実現されるこ
とを要求し、従って、パケット・スイッチが含むことの
できる入出力の数は回路チップまたは回路カード上に配
置可能な入出力の数によって制限される。ある点でこの
問題を克服しているパケット・スイッチが、ラーソン(
Larson)などに対して1986年3月18日に発
行された米国特許第4,577,308号に開示されて
いる。このバケッド1スイッチでは、数個の出力がオン
チップ・マルチブレクサによって多重化され、その多重
化された出力信号が単一の出力リードによってチップか
ら送り出される。同様に、多重化された入力ストリーム
がチップの単一の入力ビンで受信され、オンチップ・デ
マルチブレクサがその信号を分解して、個々の入力信号
をパケット・スイッチの個々の入力に供給する。これは
、従来のデバイスのいくつかの難点を克服してはいるが
、この方法では、オンチップ・マルチプレクシング及び
オンチップ・デマルチプレクシングを必要とし、従って
、許容されるパケット・スイッチの大きさは制限された
ままである。残っている問題は、ネットワークが拡大す
るにつれてモジュール的に大きくすることが可能なパケ
ット・スイッチを実現することである。
グ装置に関する本発明に従って解決される。このパケッ
ト・スイッチング装置は、複数の、出力パケット・スイ
ッチと呼ばれる、J入力対K出力の小型のパケット・ス
イッチを、本発明のN入力対L出力(ただし、N<I,
>J)の相互接続構造の個々の出力に相互接続すること
によって形成される。NXL相互接続構造は、そのN個
の入力で、外部ソースから同時パケットを受け取り、そ
のパケットをL個の出力のうちの別々の出力へ選択的に
送ることができる。相互接続構造のL個の出力は、それ
ぞれJ個の出力の所定のサブセットに分類される。従っ
て、J個の出力の各サブセットは、例えば、複数個のJ
XK出力パケット・スイッチのうちの別々の出力パケッ
ト・スイッチのJ個の入力と結合して、パケット・スイ
ッチング装置を形成することができる。出力パケット・
スイッチのK個の出力はぞれぞれ、相互接続構造から受
信したパケットを、例えば、相異なる宛先(dest1
natton )装置へ送信するように設定される。あ
る動作例では、パケットは、それぞれ情報フィールドと
宛先アドレスを有し、相互接続構造に到着する。各パケ
ットは、その宛先アドレスに基づいて、相互接続構造の
出力の特定のグループの入力のうちのいずれか1つに送
られ、続いて、特定の出力パケット・スイッチに送られ
る。その出力パケット・スイッチは、そのK個の出力の
うちの1つにパケットの宛先装置を接続されている。
多くのパケットが相互接続構造の入力に同時に到着した
場合、J個を超えるすべてのパケットは失われる。それ
は、相互接続構造の出力の各グループはJ個の出力のみ
を有し、従って最大J個の同時に到着したパケットしか
受け取ることができないためである。しかし、この損失
の確率は、実用的システムで許容できるほど十分に小さ
いものである。超過パケットを捨てるこの設計法は、一
般化ノックアウト原理(The Generalize
d Knockout principle)と呼ばれ
ている。さらに一般的な実施例では、出力パケット・ス
イッチは1つ以上の他のタイプのユーザ装置で置き換え
られ、以下で詳しく説明されるように、相互接続構造を
他のアプリケーションに対して有用なものにすることが
できる。また、超過パケットを捨てることが絶対に許容
されない場合、これらの超過パケットを一時的に格納す
るように付加的なバッファリングを設けることができる
ことも明らかである。
置の実施例のブロック図であり、(1)相互接続構造1
09、および(2)4個の出力パケット・スイッチ11
0〜113からなる。相互接続構造109は、(i)8
個の相互接続構造入カ101〜108、および(i i
)それぞれ、4つの相互接続構造出力のサブセット(例
えば、相互接続構造出力122〜125)に分類された
、16個の相互接続構造出力122〜137を有する。
ぞれ、(i)4個の出力パケット・スイッチ入力、およ
び(L t)2個のスイッチ出力(例えば、出力パケッ
ト・スイッチ110のスイッチ出力114〜115)を
有する。各出力パケット・スイッチは、第1図に示され
た相互接続構造出力の別個のサブセットからデータ・バ
ケ・ノトを受信し、これらのパケットを、場合によって
は別々のエンド・ユーザ装置に接続された2つの出力の
いずれかに送る。
間に、相互接続構造入力101〜108に到着し、相互
接続構造109に読み込まれる。
、各パケットの宛先が、相互接続構造出力122〜13
7のうちのいずれのサブセット、すなわち、いずれの出
力パケット・スイッチであるかを決定する。そのとき、
数個のパケットの宛先が出力の同一のサブセット、例え
ば、第1図のサブセット122〜125である場合もあ
る。しかし、各パケットは、別々の相互接続構造出力1
22〜137にそれぞれ送られる。数個のパケットの宛
先が同一のスイッチ出力、例えば、スイッチ出力114
である場合、または、数個のパケットの宛先が、同一の
出力パケット・スイッチの相異なるスイッチ出力、例え
ば、出力パケット・スイッチ110のスイッチ出力11
4および115である場合、これらのパケットはそれぞ
れ、相互接続構造出力122〜137の別々のサブセッ
トによって、そのパケット・スイッチの別々の入力に送
られる。この相互接続構造109は、従来知られている
相互接続構造が、到着パケットのアドレスを調べてその
アドレスをそのまま独自に特定の単一出力にマッピング
するだけであるのに対して、新規性を有している。しか
し、本発明の相互接続構造109は、各パケットのアド
レスを数個の相互接続構造出力のサブセットにマッピン
グして、そのパケットをそのサブセットの使用可能ない
ずれの出力にでも送ることができる。 相互接続構造入
力101〜108で特定のタイム・スロット間に受信さ
れた同時パケットが、相互接続構造を介して送られ、そ
れぞれの出力パケット・スイッチ110〜113によっ
て受信されると、相互接続構造109はクリアされて、
次のタイム・スロット間のパケットの到着を待機する。
トの宛先アドレスに基づき、従来の標準的なパケット・
スイッチング技術によって、受信したパケットを宛先の
スイッチ出力、例えば、出力パケット・スイッチ110
の114〜115に送る。宛先が同一の出力パケット◆
スイッチの出力であるような4個より多くのパケットが
、同時に相互接続構造入力101〜108に到着した場
合、4個を超過したパケットはすべて相互接続構造によ
って捨てられる。その理由は、第1図に示されているよ
うに、各出力パケット・スイッチは、各入力にっき1個
の、最大4個の同時パケットしか受け取ることができな
いためである。どのパケットが捨てられるかを決定する
方法は後で説明される。
着した場合、パケット損失の確率は次式によって与えら
れる。
定のスロット間に所定の相互接続構造入力に到着する確
率である。さらに、N−■のとき、パケット損失の確率
は次のようになる。
威されたIOOOXIOOOのパケットスイッチと(2
)1000x2500の相互接続構造を使用すると、パ
ケット損失確率は、p≦0.9と仮定すると、10−8
よりも小さい。このパケット損失確率は、通常、ほとん
どの実用的システムで許容できるものであるが、個々の
システムのユーザの要求と、上記の式に従って、調節す
ることができる。上記の式は、どのコンピュータでも、
解を出すように容易にプログラムすることができる。
および、本発明の相互接続構造109から出力パケット
・スイッチ110〜113への接続を示すブロック図で
ある。本実施例の相互接続構造109は、4個の入力モ
ジュール201〜204を有しており、各入カモジュー
ルは、それぞれ、(1)2個の相互接続構造入力(例え
ば、入力モジュール201の101と102)、および
(2)4個の入力モジュール出力(例えば、入力モジュ
ール201の209〜212)を有している。相互接続
構造109はさらに、4個の中間モジュール205〜2
08を有しており、各中間モジュールは、それぞれ人カ
モジx − )レ201〜204の別々の出力からデー
タ・パケットを受信し、出力パケット・スイッチ110
〜113の別々の入力に対応した、相互接続構造109
の別々の出力にデータを送信するように設定されている
。説明のために、第2図の入力モジュール出力209〜
224および出力パケット・スイッチ入力122〜13
7は、以下では集合的にパスと呼ぶことにする。その理
由は、これらは実際に、入力モジュールから出力パケッ
ト・スイッチへパケットを通信するために使用される通
信パスだからである。
137とラベル付けされた16個の第1パスと、209
〜224とラベルー付けされた16個の第2パスからな
る。相互接続構造109は、以下で説明されるように、
中間モジュール205〜208とパス209〜224お
よび122〜137の使用を介して、入力モジュール2
01〜204から出力パケット・スイッチ110〜11
3ヘパケットを伝送するための、効率的なルーティング
・アルゴリズムを実現している。
、所定のタイム・スロット内に同時に、入力モジュール
201〜204への入力101〜108に到着する。タ
イム・スロットは、相互接続構造109の内部では、M
個のミニスロットに分類される。ただしMは、入力モジ
ュールと、以下で説明される伝送スロットを足した数に
等しい。
を払うべきである。すなわち、タイム・スロットは、そ
の間に数個の同時パケットが相互接続構造109の入力
101〜108に到着するものであり、ミニスロットは
、Maでlつのタイム・スロットをなすものである。第
1ミニスロット間に、別々の特定の出力パケ・.ント・
スイッチは各入カモジュールに割り当てられる。続いて
各入力モジュールは、そのタイム・スロット間に受信さ
レタ各パケットの宛先アドレスを調べ、どのパケットの
宛先が、その特定のミニスロット間にその入カモジュー
ルに割り当てられた特定の出力パケット・スイッチであ
るかを決定する。例えば、第1ミニスロット間に、出力
パケット●スイッチ110〜113はそれぞれ入カモジ
ュール201〜204に割り当てられる。これは、第1
ミニスロット間に、入力モジュール201は受信したパ
ケットを調べて、出力パケット・スイッチ110を宛先
とするパケットがあるとしたら、それはどのパケットで
あるか、すなわち、言い換えれば、スイッチ出力114
または115を宛先とするパケットがあるとしたら、そ
れは相互接続構造入力101および102で受信される
2種類のパケットのうちのいずれのパケットであるかを
決定するということを意味する。また、この第1ミニス
ロット間に、入力モジュール202は、F目互接続構造
入力103および104にそのタイム・スロット間に到
着したパケットのうちのいずれbパケットの宛先が出力
パケット・スイッチ111であるか、すなわち言い換え
れば、どのパケットの宛先がスイッチ出力116または
117であるかを決定する。入力モジュール203およ
び204も、それぞれに受信したパケットおよびそれぞ
れに割り当てられた出力パケット・スイッチ112およ
び113に対して同様に機能する。
する各パケットに対し、各入カモジュールは付随するパ
スのうちの1つ(例えば、入力モジュール201のパス
209)、および、そのパケットの宛先である特定の出
力パケット・スイッチに付随するパス(例えば、出力パ
ケット・スイッチ110のパス122)を確保する。確
保されたパスは両方とも同一の中間モジュールに接続さ
れていなければならない。例えば、パス122および2
09は両方とも同一の中間モジュール205に接続され
ている。続いて中間モジュールは、パケット伝送のため
の後続のミニスロット間に、入力モジュールから出力パ
ケット・スイッチへパケットを伝送するために、2個の
パス間を接続する。ilミニスロットの最後に、各入カ
モジュールは、第1ミニスロットで、どの付随するパス
が確保されたかを示す少量のデータを格納する。第1ミ
ニスロットの最後にはまた、おそらく各出力パケット・
スイッチにおいて、相互接続構造を4個の出力パケット
・スイッチに接続しているどの特定のパス122〜13
7が確保されたかということが記録される。
力パケット・スイッチは新たな入力モジュールに割り当
てられる。例えば、タイム・スロットの第2ミニスロッ
トは、出力パケット・スイッチ110、111、112
、および113を、入力モジュール202、203、2
04、および201に、それぞれ割り当てる。各出力パ
ケット◆スイッチは、その付随するパスのいくつかが第
1ミニスロットから確保されている場合があり、出力パ
ケット・スイッチのどのパスが以前に確保されているか
に関する情報は、現在その出力パケット・スイッチに割
り当てられている大カモジュールに渡されなければなら
ない。各入カモジュールはすでに、付随するパスのどれ
が以前に確保されているかを示すそれ自身の情報を持っ
ている。
出力の1つを確保するときに格納するからである。従っ
て、第2ミニスロットの最初に、各入カモジュールは、
(1)そのパス、例えば、入力モジュール201のパス
209〜212、のどれが以前に確保されているかを示
す情報、および(2)それが割り当てられている特定の
出力パケット・スイッチのどのパスが以前に確保されて
いるか、例えば、出力パケット・スイッチ113のパス
134〜137のどれが、割り当てられた入力モジュー
ル204によって第1ミニスロット間に確保されている
かを示す情報、を持っている。
ム・スロット間に受信したパケットを調べ、新たに割り
当てられた出力パケット・スイッチを宛先とするパケッ
トを検索する。特定の割り当てられた出力パケット・ス
イッチを宛先とする各パケットに対し、各入カモジュー
ルは再び一組のパスを、前記と同様の方法で、ただし以
前に確保されたパスは再使用されないという制限つきで
、確保する。第2ミニスロットの最後に、出力パケット
・スイッチはもう一度再割り当てされ、このプロセスは
出力パケット・スイッチ110〜113の各々が入力モ
ジュール201〜204の各々に割り当てられるまで続
けられる。各ミニスロットの最初に、各人カモジュール
は常に、そのパス、例えば、入力モジュール201のパ
ス209〜212のどれが、以前のミニスロット間に確
保されているかという累積記録を有する。さらにまた、
各入カモジュールは、その入カモジュールに現在割り当
てられている出力パケット・スイッチのどのパスが、以
前のミニスロット間に他の入力モジュールによって以前
に確保されているかという累積記録を渡される。第4ミ
ニスロットの最後に、上で簡単に述べたように、以前に
確保されたパスを介して相互接続構造109を通ってパ
ケットを伝送し、次のタイム・スロット間に新たな一連
の同時パケットを受信するように相互接続構造をリセッ
トするために、伝送スロットが確保される。
して確保されると、この確保、およびどのミニスロット
にシステムが入っているかの標識は、出力パケット・ス
イッチ・パス122〜137のどれが確保されるべきか
、および、中間モジュールを通って形成されるべき適切
な接続を、独自に決定する、ということに注意すべきで
ある。
1ミニスロット間にパス209を確保した場合、中間モ
ジュール205はパス209をパス122に接続しなけ
ればならない。その理由は、第1ミニスロット間に、入
力モジュール201は出力パケット・スイッチ110に
割り当てられているからである。従って、パス209が
第1ミニスロット間に確保された場合、このパスは中間
モジュール205を通して出力パケット・スイッチ11
0ヘパケットを伝送しなければならない。しかし、第2
図に示されているように、パス122は、中間モジュー
ル205から出力パケット・スイッチ110ヘデータを
伝送する唯一のパスである。従って、第1ミニスロット
間にパス209を確保することは、中間モジュール20
5で形成される接続を独自に決定する。この概念は、同
一の中間モジュールに接続された多数のパスがあるミニ
スロット間に確保されている場合にも拡張することがで
きる。例えば、入力モジュール201が第1ミニスロッ
ト間にパス209を確保し、入力モシュール202が第
1ミニスロット間にパス213を確保した場合、中間モ
ジュール205はパス209および213を、それぞれ
パス122および126に接続する。その理由は、パス
のペア209−122および213−126は、それぞ
れ、入力モジュール201から出力パケット・スイッチ
110への接続、および、入力モジュール202から出
力パケット・スイッチ111への接続を形威するからで
ある。中間モジュール205は、接続ペア209−12
6および213−122は誤っていることを知っている
。その理由は、パス209−126は、入力モジュール
201から出力パケット・スイッチ111への接続に対
応し、パス213−122は入力モジュール202と出
力パケット・スイッチ110との間の接続に対応してお
り、いずれの接続とも第1ミニスロット間の入力モジュ
ール/出力パケット・スイッチの割当と矛盾するからで
ある。しかし、将来のミニスロット間に、入力モジュー
ル201および202が、それぞれ出力パケット・スイ
ッチ111および110に割り当てられ、パス209お
よび213がこの将来のミニスロット間に使用可能であ
って確保された場合、接続209−126および213
−122は、上記の場合とは異なり、上記の割当とは異
なる入力モジュール/出力パケット・スイッチの割当に
対応した、正しい接続である。この選択的スイッチング
を実行する回路の実施例は後で詳細に説明する。
発明の範囲を制限するものと解釈されてはならないが、
1つ以上の小プロセッサ、あるいはマイクロプロセッサ
を、相互接続tZ造109内にもち、入力モジュール2
01〜204、および出力パケット・スイッチ110〜
113の各々に対する4ビットのメモリ・ブロックを確
保することが考えられる。この実施例の一部を示すブロ
ック図が第3図に示されている。第3図のメモリ・ブロ
ックはそれぞれmxxxとラベル付けされている。ただ
し、XXXは、そのメモリ●ブロックが対応している入
力モジュールまたは出力パケット・スイッチである。例
えば、第3図のm201は第2図の入力モジュール20
1に対応するメモリ・ブロックである。各メモリ・ブロ
ックの各ビットは第2図からの通信パスの1つ1つを表
しており、第3図のメモリ・ブロックm110〜m11
3およびm201〜m204の各ビットは、それが表し
ている通1言パスに対応するようにラベル付けされてい
る。各人カモジュールは2個の入力バッファ、例えば、
入力モジュール201の入力バッファ1101および1
102、を有しており、これらの入カバッフアは、タイ
ム・スロットの最初に到着するパケットをバッファリン
グするために使用される。さらに、各入カモジュールは
4個の出力バッファ、例えば、入力モジュール201の
0209〜0212、を有する。各出力バッファ020
9〜0224は通信パス209〜224の1つ1つに対
応する。中間モジュール205〜208は、それぞれ、
その中間モジュールに終端しているパスに対応する、メ
モリ・ブロックm201〜m204のビットb209〜
b224のいずれかの状態を監視するように設定される
。例えば、中間モジュール205は、ビットb209、
b213、b217、およびb221の状態を監視する
ように設定される。その理由は、第2図に示されている
ように、これらのビットに対応するパスはすべて中間モ
ジュール205に接続されているからである。これらの
モニタリング接続は、図面の明確化のために、第3図に
は示されていない。
力101〜108に到着し、それぞれ第3図の入カバッ
ファ工101〜1108に読み込まれる。各入カモジュ
ールは第1ミニスロット間には別々の出力パケット・ス
イッチ110〜113に割り当てられており、従って、
その入カモジュールに割り当てられている特定の出力パ
ケット・スイッチに対応するメモリ・ブロックmll○
〜m113のうちの適当な1つから読み取り、そしてこ
のメモリ●ブロックに書き込むように設定されている。
ケットの宛先がその入カモジュールに割り当てられた特
定の出力パケット・スイッチである場合、その入カモジ
ュールは、第3図の適当なメモリ・ブロックm201〜
m204およびm110〜m113の対応するビットの
補数をとることによって、一組のパスを確保する。
釈して適切なパスを接続する。例えば、入力モジュール
201がパス209および122を典型的なミニスロッ
ト間に確保した場合、入力モジュール201は第3図の
ビットb209およびb122の補数をとる。中間モジ
ュール205は、ビットb209を監視し、そのミニス
ロット間にそのビットb209が補数をとられたことを
検出し、従って、パス209と122を互いに接続する
。ビットの補数をとることによってパスを確保した後、
入力モジュール201〜204は、確保されたパス上に
伝送するパケットを、第3図の出カバッフy0209〜
0224のうちの対応する1つに配置する。タイム・ス
ロットの後続するミニスロット間に、パケットが出力バ
ツファ0209〜0224に配置されると、入カバツフ
ァに残っているパケ、ットは少なくなっており、また、
後続の各ミニスロット間に調べるべきパケットも少なく
なっている。
出力パケット・スイッチに割り当てられる。これは、物
理的には、第3図のメモリ・ブロックm110〜m11
3を16ビット・シフト・レジスタとして実現して、そ
のシフト・レジスタをいずれかの向きに4ビットだけ周
期的にシフトすることによって達戊される。シフト後、
各入力モジュール201〜204は、以前に別の入力モ
ジュールによって監視されていた4個のビットを監視す
るように設定される。さらに、4ビットの各セットb1
22〜b125、b126〜bl29、b130〜b1
33、およびb134〜b137は、以前割り当てられ
ていた入力モジュールから、確保、すなわち、補数をと
られたビットを得る。従って、このシフト・レジスタの
周期的回転によって、現在割り当てられている出力パケ
ット・スイッチのどのパスが、現在割り当てられている
出力パケット・スイッチが以前割り当てられていた入力
モジュールによって以前確保されているかという:A積
記録を、各入カモジュールに供給する方法が与えられる
。このシフト・レジスタ法は、例えば、コンピュータ・
パスによって置き換えることもできる。第3図を参照す
ると、16個のビットb122〜b137はすべて入カ
モジュール201〜204のそれぞれにパスされ、各入
カモジュールはどのミニスロット間でも別々の4ビット
を監視することができる。新たなミニスロットが開始す
ると、各入カモジュール201〜204は切り替わり、
異なる出力パケット・スイッチの割当に対応して、b1
22〜b137から選択された4ビットの異なるセット
を監視する。こうして、各入カモジュールは、ビットの
補数をとることによって、各ミニスロット間にパスの確
保を継続することができる。宛先が特定の出力パケット
・スイッチであるような、あまりに多くのパケットが到
着した場合、相互接続構造は、タイム・スロット間にそ
の出力パケット・スイッチへの使用可能なパスを使い果
たす。パスの供給がなくなると、そのタイム・スロット
間にその出力パケット・スイッチを宛先とする他のすべ
てのパケットは捨てられる。第4ミニスロットの最後に
、パケットは、伝送スロット間に、以前確保されたパス
を介して出力パケット・スイッチへ伝送され、すべての
メモリ・ブロックは非動作状態にリセットされて、相互
接続構造は次のタイム・スロットのパケットを受け取れ
る状態になる。
な非効率が存在する。上記のように、入力モジュール出
力および出力パケット・スイッチ入力がパケットに対し
て確保されると、両方とも同一の中間モジュールに接続
されなければならない。このことは、第3図のメモリ・
ブロックの実施例に対する非常に特殊な要求に変換する
。特にこのことは、入力モジュールに対応するメモリ・
ブロックm201〜m204に確保されたビット位置は
、現在割り当てられている出力パケット・スイッチに対
応するメモリ◆ブロックm110〜m113に確保され
たビット位置と同一でなければならない、ということを
意味する。例えば、入力モジュール201から出力パケ
ット・スイッチ110へある典型的なパケットを伝送す
るためには、対応するパスがいずれも以前確保されてい
ないと仮定すれば、第3図のビットのベアb209−b
l22,b210−bl23,b211−b124.ま
たはb212−bl25のいずれを使用することも可能
である。b209およびbl22はいずれもそれぞれの
メモリ・ブロックm201およびm110の第1位置に
あることに注意すべきである。同様に、b210および
b123はいずれもそれぞれのメモリ・ブロックm20
1およびm110の第2位置にある。上記の他のビット
のベアも同じ性質を持つ。この要求のために、特定のミ
ニスロット間の所定の入力モジュール/出力パケット・
スイッチの割当に対し、入力モジュールからの数個のパ
スが使用可能であり、出力パケット・スイッチへの数個
のパスが使用可能であるが、それでもなお2つの間のパ
ケットは損失するということが起こり得る。この状況は
、入力モジュールから使用可能なパスがいずれも、使用
可能な出力パケット・スイッチ・パスが接続されている
ものと同一の中間モジュールに接続されていない場合に
起こる。例えば、第2図を参照して、第3ミニスロット
間に入力モジュール201が出力パケット・スイッチ1
12に割り当てられていると仮定する。さらに、以前の
ミニスロット間に、とりわけパス209および131〜
133が.相互接続構造を通してのパケット伝送のため
に確保されていると仮定する。第2図によれば、出力パ
ケット・スイッチ112がまだ使用可能な、すなわち、
以前に確保されていない、付随するパス130をもって
おり、さらに、入力モジュール201がまだ使用可能な
パス210乃至212をもっているにもかかわらず、第
2図の相互接続構造を通して入力モジュール201から
出力パケット・スイッチ112への接続を形成すること
ができない。その理由は、出力パケット・スイッチ11
2の使用可能なパス130は、入力モジュール201の
使用可能なパス210〜212のいずれとも、同一の中
間モジュールに接続されていないからである。このパケ
ット損失確率は、前記の式(1)および(2)によって
与えられるパケット損失確率に追加される。前記の式(
1)および(2)は、同一の出力パケット・スイッチを
宛先とする4個よりも多くのパケットが、相互接続構造
入力101〜108に到着することによるものである。
、パケットが損失しない確率は、上記の式で与えられる
値のおよそ98%から99%であり、従ってやはりほと
んどの実用的なシステムでは許容される。
典型的な論理回路の一部のブロック図が第4図に示され
ている。第4図は、各中間モジュール内で第1ミニスロ
ットを実現するために要求される論理回路の一部だけを
示している。さらに、第4図は、説明のためだけに示さ
れたものであり、本発明の範囲を制限するものと解釈さ
れてはならない。デマルチプレクサ400はシステム・
クロック、すなわちシステム・クロックによって供給さ
れるミニスロット・インジケータ・タイミング信号を解
釈し、適当なミニスロットを指示することができる出力
ライン405〜408のうちの1つを選択的に動作状態
にセットする。例えば、第1ミニスロット間に、ライン
405は動作状態になり、論理ゲート401〜404を
使用可能にする。入力モジュールによってビットb20
9,b213、b217、またはb221のうちのいず
れか1つ以上が動作状態にセットされた場合、パルス・
ジエネレータ413からの対応する出力414〜417
は、1ミニスロット幅のパルスを発生し、対応する論理
ゲート401〜404からの出力は起動される。続いて
、この起動された出力は、ラッチ・スイッチ409〜4
12の入力Eを動作状態にセットすることによって、適
当な1つ以上のラッチ・スイッチ409〜412を使用
可能にする。論理ゲート401〜404からの出力はそ
れぞれラッチ・スイッチ412〜409に接続される。
のこの起動は、ラッチ・スイッチの入力を、対応する出
力122、126、130、または134に接続させ、
入力モジュールによって最初に確保された2個のパス間
の接続を形成する。この接続は、パケットがタイム・ス
ロットの最後に相互接続構造を通ってすべて伝送される
ように、全タイム・スロットの間、論理ゲートによって
セットされたまま保持される。ラッチ・スイッチ409
〜412へのリセット入力は図示されていない。このリ
セット入力は、タイム・スロットの最後に相互接続構造
を通してパケ.ソトが伝送された後にラッチ・スイッチ
をリセットするために使用される。
に、ゲート401〜404と類似した一組のゲートが利
用される。第5図は、中間モジュール205の回路の実
施例の第2の部分を示しており、この第2の部分は第2
ミニスロット間で使用可能なものである。第5図のデマ
ルチプレクサ出力406が第2ミニスロット間は動作状
態とされており、第1ミニスロット間に使用可能なゲー
トのセット401〜404の代わりに異なるゲートのセ
ット501〜504を使用可能にしていることに注意す
べきである。さらに、第4図のラッチ・スイッチ409
〜412への入出力は、異なる入力モジュール/出力パ
ケット・スイッチの割当に対応して、第5図のラッチ・
スイッチ509〜512への入出力とは異なる対を組ん
でいることにも注意すべきである。第5図によれば、第
2ミニスロット間にビットb209、b213、b21
7、またはb221が動作状態になった場合、ゲート5
01〜504は、スイッチ509〜512のうちの適当
な1つを通して、パス209−134、213−122
、217−126または221−130からの対応する
接続を完威させる。
b221が動作状態にセットされ、ミニスロット信号が
供給されると、第4図および第5図の回路は中間モジュ
ールを通して適切な接続を形戊するということに注意す
べきである。前に強調したように、いったん入カモジュ
ール・パスが選択され、ミニスロットが認識されれば、
このことは、同様に確保されなければならない出力パケ
ット・スイッチ・パスを決定する。
るための別の方法は、第4図および第5図で説明された
ような中間モジュール205〜208を通して接続を設
定するのではなく、各タイム・スロット間にパケットを
自己ルーティングすることに基づいている。第3図を参
照すると、自己ルーティング法においては、要求された
パスを確保するために適当なビットを起動した後、各入
カモジュールは上記のように出力バッファ0209〜0
224にパケットを配置する。しかし、自己ルーティン
グ法では、中間モジュール内にはスイッチは存在しない
。代わりに、各パケットが1個以上のビットのフィール
ドを有し(以下では「ルート(route) Jフィー
ルドと呼ぶ)、このフィールドは、入力モジュール20
1〜204によってセットされ、パス122〜137の
うちの、中間モジュールがパケットを送るべき特定の1
つのパスを指定する。ミニスロットの最後に、パケット
は中間モジュールへ伝送され、中間モジュールはルート
・フィールドを解釈して、各パケットのルート・フィー
ルドに指定されているように、パス122〜137のう
ちの適当な1つによってパケットを伝送する。
発明の技術思想および範囲を制限するものと解釈すべき
でないことは理解すべきである。
任意の組合せとして、または当業者によって容易に構成
することができる第4図または第5図の装置以外のハー
ドウエア装置とともに、実現することができる。中間モ
ジュール205〜208の全セットは、より少数のさら
に大きな中間モジュール、例えば、示された4個の4×
4中間モジュールではなく、2個の8×8モジュールに
よって、置き換えることができる。メモリ・ブロックm
201〜m204は削除することができ、入力モジュー
ル201〜204は、それ自身の出力バッファ0209
〜0224を調べて、パス209から224のいずれが
以前に確保されているかを決定することができる。特に
、例えば、パス219が入力モジュール203によって
確保された場合、そのパスによって伝送されるパケット
は上記のように出力バッファ0219にロードされる。
b219がセットされているかどうかをチェックするの
ではなく、入力モジュール203は、第3図の出力バッ
ファ0219を単にチェックすることが可能であり、バ
ツファがロードされている場合、それはパス219が以
前に確保されていることを示していることになる。
容易に実現可能である。相互接続構造109は、パケッ
トのルーテイングを、全タイム・スロットの最後まで待
つのではなく、各ミニスロットの最後に開始することが
できる。入力モジュールは、前のタイム・スロットから
のパケットのセットを伝送している間に、新たなパケッ
トのセットの受け取りを開始することができる。各出力
パケット・スイッチ110〜113への入力数J5また
は、各入カモジュール201〜204からの出力数は同
一である必要はない。さらに、1個以上の出力パケット
◆スイッチがただ1つの入力をもつこともできる。多く
のトラフイツクの宛先が、たとえばある特定の出力パケ
ット・スイッチであることが前もって認識されている場
合、この出力パケット・スイッチは他の出力パケット・
スイッチよりも多くの入力をもつことができる。また、
入力モジュールの数が出力パケット・スイッチの数と同
一である必要はなく、中間モジュールは互いに相異なる
数の入力および出力をもつことができる。さらに、1個
以上の中間モジュールが、すべての入力モジュールでは
なく指定された入力モジュールだけによって使用される
ように設定されることによって、それらの指定された入
力モジュールに到着したパケットに対して高い優先度を
与えることができる。
回路トラフィックの混合を扱うことができる。任意の相
互接続構造入力、例えば101から、相互接続構造出力
の任意のグループ、例えば第1図の122〜125のい
ずれかの相互接続構造出力へ、デジタル・ビット●スト
リームの伝送のための回路接続を形成することが所望さ
れるものと仮定する。相互接続構造は、各タイム・スロ
ットの最初に、ここで説明された確保アルゴリズムがパ
スの確保を開始する前に、例えば、相互接続構造入力1
01から相互接続構造出力122へのパスを確保するこ
とができる。従って、各タイム・スロットの間、相互接
続構造入力101を相互接続構造出力122に接続する
パスのセット、例えば、第2図のパス210および12
3は、確保アルゴリズムの制限外となり、回路トラフィ
ックのために確保される。そのタイム・スロット間に相
互接続構造入力101に到着したデータのどのブロック
も、そのデータのブロックのアドレスを調べることなく
、相互接続構造出力122に送られる。回路接続に要求
される速度が、相互接続構造がパケットを受け取る速度
よりも遅い場合、例えば、3分の1の速度である場合、
3番目ごとのタイム・スロット間に到着したデータのブ
ロックは回路トラフィックとして処理され、残りの2個
のタイム・スロットは通常のデータ・パケットのために
使用可能である。さらに、回路接続によって伝送される
ビット・ストリームの一部であるデータのブロックは、
アドレスを含まなくてもよい。
ケットと呼ぶことにし、データ・パケットという言葉に
含まれるものと理解する。これらの例外データ・パケッ
トと、前に説明されたデータ・パケットの処理の相違点
は、次の2つだけである。それは、(1)ここで説明さ
れたマッピングが、パケット内のアドレスではなく、例
外パケットが到着するタイム・スロットと、例外パケッ
トが到着した相互接続構造入力に基づいていること、お
よび(2)例外パケットは、出力のグループではなく、
単一の出力に送られること、である。
ム・スロット間に、これらのデータのブロックを伝送す
るために確保されることができる。
9〜b224およびb122〜b137のうちの所定の
ビットが、そのタイム◆スロットの最初に補数をとられ
、従ってすべての通常のデ−タ・パケットの制限外とな
ることを意味する。
リングを使用することによってさらに小さくすることが
できる。特に、タイム・スロット間に使用可能なパスが
ないすべてのパケットを捨てるのではなく、そのパケッ
トが受信された入力モジュールから、バッファリングさ
れたパケットの宛先の出力パケット・スイッチへのパス
が使用可能になる後続のタイムeスロットまで、超過パ
ケットをバッファリングすることがで曇る。しかし、パ
ケット損失の確率は余分なバッファリングがなくても非
常に小さくできるので、この方法は経済的ではない。1
個以上の出力パケット・スイッチは、コンピュータ、マ
ルチプレクサ、または他のデジタル・デバイスで置き換
えることができ、それによって、本発明の相互接続構造
は、パケット・スイッチだけでなくその他のタイプのシ
ステムで利用されることができる。
パケット・スイッチング装置の実施例のブロック図、 第2図は、第1図のパケット・スイッチング装置内で使
用することができる本発明の相互接続構造の実施例のブ
ロック図、 第3図は、第2図の相互接続構造の可能な実施例のブロ
ック図、 第4図は、第2図の相互接続構造の例で使用される典型
的なハードウェアの一部を示す図、第5図もまた、第2
図の相互接続構造の例で使用される典型的なハードウエ
アの一部を示す図である。 出 願 人:アメリカン テレフォン アンドFIG.
1 FIG.2 FIG.4
Claims (5)
- (1)(i)以下を含む相互接続構造と、 データ・パケットを受信する複数の入力ポートと、複数
の出力ポートのグループであって、少なくとも1つのグ
ループの出力ポートは複数の出力ポートを有する複数の
出力ポートのグループと、各受信されたデータ・パケッ
トを1つのグループの出力ポートにマッピングする手段
と (ii)個別のグループの相互接続構造からデータハケ
ットを受信し、宛先にデータパケットを割当るよう構成
された複数の出力パケットスイッチとからなることを特
徴とするパケットスイッチ装置。 - (2)前記マッピング手段が、 各データ・パケットが受信される別々の入力ポートから
、前記データ・パケットがマッピングされる宛先の出力
ポートのグループの別々の出力ポートへの別々の通信パ
スを設定し、各データ・パケットを設定された別々の通
信パスを通して伝送する手段を含むことを特徴とする請
求項1記載の装置。 - (3)前記マッピング手段がさらに、 所定の期間に受信され、パケットの宛先である出力ポー
トのグループに含まれる出力ポートの数を超過したパケ
ットを、後続の期間までに、捨てるかまたは格納する手
段を含むことを特徴とする請求項2記載の装置。 - (4)前記マッピング手段がさらに、 (a)複数の入力モジュールであって、各入力モジュー
ルは、(1)各入力が別々の相互接続構造入力ポートに
連結された、少なくとも1つの入力、(2)複数の出力
、および(3)任意の入力を任意の出力と選択的に接続
して、各データ・パケットのために前記の設定された通
信パスの第1の部分を形成する手段を有する複数の入力
モジュールと、 (b)複数の中間モジュールであって、各中間モジュー
ルは、(1)各入力が別々の入力モジュール出力に連結
された複数の入力、(2)各出力が、相互接続構造出力
ポートの所定数のグループの別々の相互接続構造出力ポ
ートに連結された複数の出力、および(3)任意の中間
モジュール入力を任意の中間モジュール出力と選択的に
接続して、各データ・パケットのために前記の設定され
た通信パスの第2の部分を形成する手段を有する複数の
中間モジュールとを含むことを特徴とする請求項2また
は3記載の装置。 - (5)前記設定および伝送手段がさらに、 (a)複数の入力モジュールであって、各入力モジュー
ルは、(1)各入力が別々の相互接続構造入力ポートに
連結された、少なくとも1つの入力、(2)複数の出力
、および(3)任意の入力を任意の出力と選択的に接続
して、各データ・パケットのために前記の設定された通
信パスの第1の部分を形成する手段を有する複数の入力
モジュールと、 (b)複数の中間モジュールであって、各中間モジュー
ルは、(1)各入力が別々の入力モジュール出力に連結
された、複数の入力、(2)各出力が、相互接続構造出
力ポートの所定の数のグループの別々の相互接続構造出
力ポートに連結された、複数の出力、および(3)任意
の中間モジュール入力を任意の中間モジュール出力と選
択的に接続して、各データ・パケットのために前記の設
定された通信パスの第2の部分を形成する手段を有する
複数の中間モジュールとを含むことを特徴とする請求項
2または3記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US400183 | 1989-08-29 | ||
US07/400,183 US4955017A (en) | 1989-08-29 | 1989-08-29 | Growable packet switch architecture |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0392048A true JPH0392048A (ja) | 1991-04-17 |
JP2665038B2 JP2665038B2 (ja) | 1997-10-22 |
Family
ID=23582551
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22457290A Expired - Lifetime JP2665038B2 (ja) | 1989-08-29 | 1990-08-28 | パケット伝送用交換器 |
Country Status (5)
Country | Link |
---|---|
US (2) | US4955017A (ja) |
EP (1) | EP0415628B1 (ja) |
JP (1) | JP2665038B2 (ja) |
CA (1) | CA2020238C (ja) |
DE (1) | DE69033231T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08167909A (ja) * | 1994-12-13 | 1996-06-25 | Electron & Telecommun Res Inst | 出力バッファ型atmスイッチ |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE107452T1 (de) * | 1989-03-03 | 1994-07-15 | Siemens Ag | Verfahren und schaltungsanordnung zum weiterleiten von auf zubringerleitungen übertragenen nachrichtenpaketen über eine paketvermittlungseinrichtung. |
JP3053094B2 (ja) * | 1989-03-27 | 2000-06-19 | 株式会社日立製作所 | ディジタル信号の統計的多重化方法 |
US5172371A (en) * | 1990-08-09 | 1992-12-15 | At&T Bell Laboratories | Growable switch |
CA2048717A1 (en) * | 1990-08-17 | 1992-02-18 | Tsutomu Tanaka | Growable interconnect fabric cell switch module |
US5197064A (en) * | 1990-11-26 | 1993-03-23 | Bell Communications Research, Inc. | Distributed modular packet switch employing recursive partitioning |
US5093743A (en) * | 1990-12-28 | 1992-03-03 | At&T Bell Laboratories | Optical packet switch |
US5361255A (en) * | 1991-04-29 | 1994-11-01 | Dsc Communications Corporation | Method and apparatus for a high speed asynchronous transfer mode switch |
ES2068485T3 (es) * | 1991-07-22 | 1995-04-16 | Alcatel Nv | Sistema de telecomunicacion para transmitir celulas a traves de nodos de conmutacion interconectados por grupos de enlaces de transmision. |
EP0533391A3 (en) * | 1991-09-16 | 1993-08-25 | American Telephone And Telegraph Company | Packet switching apparatus using pipeline controller |
US5850385A (en) * | 1991-09-24 | 1998-12-15 | Kabushiki Kaisha Toshiba | Cell loss rate sensitive routing and call admission control method |
US5256958A (en) * | 1991-11-26 | 1993-10-26 | At&T Bell Laboratories | Concentrator-based growable packet switch |
US5412646A (en) * | 1994-05-13 | 1995-05-02 | At&T Corp. | Asynchronous transfer mode switch architecture |
US6147991A (en) * | 1997-09-05 | 2000-11-14 | Video Network Communications, Inc. | Scalable high speed packet switch using packet diversion through dedicated channels |
SE518427C2 (sv) | 2000-01-21 | 2002-10-08 | Gunnar Karlsson | Förfarande och anordning för multiplexering av dataflöden |
US7106728B1 (en) | 2000-05-01 | 2006-09-12 | Industrial Technology Research Institute | Switching by multistage interconnection of concentrators |
US6591285B1 (en) | 2000-06-16 | 2003-07-08 | Shuo-Yen Robert Li | Running-sum adder networks determined by recursive construction of multi-stage networks |
US7197042B2 (en) * | 2001-06-01 | 2007-03-27 | 4198638 Canada Inc. | Cell-based switch fabric with cell-to-line-card control for regulating injection of packets |
US6990096B2 (en) | 2001-06-01 | 2006-01-24 | 4198638 Canada Inc. | Cell-based switch fabric architecture implemented on a single chip |
US6990097B2 (en) * | 2001-06-01 | 2006-01-24 | 4198638 Canada Inc. | Cell-based switch fabric with inter-cell control for regulating packet flow |
US7277429B2 (en) * | 2001-06-01 | 2007-10-02 | 4198638 Canada Inc. | Cell-based switch fabric with distributed scheduling |
US7609695B2 (en) * | 2001-06-15 | 2009-10-27 | Industrial Technology Research Institute | Optimizing switching element for minimal latency |
US7103059B2 (en) * | 2001-06-15 | 2006-09-05 | Industrial Technology Research Institute | Scalable 2-stage interconnections |
US7336612B1 (en) * | 2001-07-27 | 2008-02-26 | Sprint Communications Company L.P. | Switching system for telecommunication networks |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4761780A (en) * | 1986-12-22 | 1988-08-02 | Bell Communications Research, Inc. | Enhanced efficiency Batcher-Banyan packet switch |
JPS63287140A (ja) * | 1987-05-20 | 1988-11-24 | Fujitsu Ltd | 自己ル−ティング制御装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4577308A (en) * | 1984-04-06 | 1986-03-18 | At&T Bell Laboratories | Multiplexed interconnection of packet switching node packages |
US4623996A (en) * | 1984-10-18 | 1986-11-18 | Mcmillen Robert J | Packet switched multiple queue NXM switch node and processing method |
US4630259A (en) * | 1984-11-14 | 1986-12-16 | At&T Bell Laboratories | Lockup detection and recovery in a packet switching network |
US4630260A (en) * | 1985-06-27 | 1986-12-16 | At&T Bell Laboratories | Self-routing multipath packet switching network with sequential delivery of packets |
US4706240A (en) * | 1985-11-29 | 1987-11-10 | American Telephone And Telegraph Co., At&T Bell Labs | Switching system having multiple parallel switching networks |
US4730305A (en) * | 1986-04-11 | 1988-03-08 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fast assignment technique for use in a switching arrangement |
US4754451A (en) * | 1986-08-06 | 1988-06-28 | American Telephone And Telegraph Company, At&T Bell Laboratories | N-by-N "knockout" switch for a high-performance packet switching system with variable length packets |
US4760570A (en) * | 1986-08-06 | 1988-07-26 | American Telephone & Telegraph Company, At&T Bell Laboratories | N-by-N "knockout" switch for a high-performance packet switching system |
JPH0683261B2 (ja) * | 1987-05-26 | 1994-10-19 | 富士通株式会社 | ヘッダ駆動形パケット交換機 |
EP0312628B1 (en) * | 1987-10-20 | 1993-12-29 | International Business Machines Corporation | High-speed modular switching apparatus for circuit and packet switched traffic |
IT1219458B (it) * | 1988-02-18 | 1990-05-18 | Bordoni Ugo Fondazione | Reti di interconnessione nxn costituite da reti delta, e metodo per l'instaurazione di permutazioni ingresso-uscita |
US5148428A (en) * | 1989-05-02 | 1992-09-15 | Bell Communictions Research, Inc. | Modular architecture for very large packet switch |
US5065394A (en) * | 1989-08-03 | 1991-11-12 | Pacific Bell | Packet routing switch |
-
1989
- 1989-08-29 US US07/400,183 patent/US4955017A/en not_active Ceased
-
1990
- 1990-06-29 CA CA002020238A patent/CA2020238C/en not_active Expired - Fee Related
- 1990-08-21 EP EP90309160A patent/EP0415628B1/en not_active Expired - Lifetime
- 1990-08-21 DE DE69033231T patent/DE69033231T2/de not_active Expired - Lifetime
- 1990-08-28 JP JP22457290A patent/JP2665038B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-04 US US07/940,572 patent/USRE34811E/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4761780A (en) * | 1986-12-22 | 1988-08-02 | Bell Communications Research, Inc. | Enhanced efficiency Batcher-Banyan packet switch |
JPS63287140A (ja) * | 1987-05-20 | 1988-11-24 | Fujitsu Ltd | 自己ル−ティング制御装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08167909A (ja) * | 1994-12-13 | 1996-06-25 | Electron & Telecommun Res Inst | 出力バッファ型atmスイッチ |
Also Published As
Publication number | Publication date |
---|---|
CA2020238A1 (en) | 1991-03-01 |
US4955017A (en) | 1990-09-04 |
DE69033231D1 (de) | 1999-09-09 |
DE69033231T2 (de) | 2000-02-17 |
JP2665038B2 (ja) | 1997-10-22 |
EP0415628A2 (en) | 1991-03-06 |
EP0415628A3 (en) | 1992-05-06 |
USRE34811E (en) | 1994-12-27 |
CA2020238C (en) | 1996-12-17 |
EP0415628B1 (en) | 1999-08-04 |
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