JPH0392033A - 伝送路信号受信方式 - Google Patents
伝送路信号受信方式Info
- Publication number
- JPH0392033A JPH0392033A JP1229993A JP22999389A JPH0392033A JP H0392033 A JPH0392033 A JP H0392033A JP 1229993 A JP1229993 A JP 1229993A JP 22999389 A JP22999389 A JP 22999389A JP H0392033 A JPH0392033 A JP H0392033A
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- JP
- Japan
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- signal
- transmission line
- digital data
- clock
- reference clock
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- Pending
Links
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 230000001172 regenerating effect Effects 0.000 claims description 3
- 238000005070 sampling Methods 0.000 abstract 1
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- 238000007796 conventional method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
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- 238000011069 regeneration method Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルデータの伝送システムに関し、特に
クロック信号を伴わない受信ディジタルデータからクロ
ック信号を再生する伝送路信号受信方式に関する． 〔従来の技術〕 従来、この種の伝送路信号受信方式においては、受信デ
ィジタルデータをアナログフィルタに入力し、基底周波
数を炉波することにより、受信ディジタルデータのクロ
ツク信号を再生する構或を採っている． ＣＣＩＴＴ勧告Ｇ．７０３ ！ｉ６に規定される２０
４８Ｋｂｉｔ／ｓ信号の受信回路の一例を示す第３図を
参照すると、バイポーラ信号である伝送路信号１２は信
号変換手段ｌ３により受信ディジタルデータ１４に変換
されてデコーダ１７に入力されるとともにアナログフィ
ルタ１５に入力される．アナログフィルタ１５は受信デ
ィジタルデータから基底周波数である２０４８ＫＨｚの
戒分をｉ戸波する．アナログフィルタ１５の出力である
２０４８ＫＨｚの正弦波信号は正弦波方形波変換手段１
６により方形波信号に変換される．この方形波信号は同
勧告に規定される伝送路符号（ＨＤＢ３）を復号化する
デコーダｌ７に入力され、受信ディジタルデータ１８の
クロック信号（クロック〉１９として用いられる． 〔発明が解決しようとする課題〕 上述した従来の伝送路信号受信方式においては、受信デ
ィジタルデータをアナログフィルタに入力し、基底周波
数をｉ戸波することにより、受信ディジタルデータのク
ロックを再生するｉｒｌ！．であるため、アナログフィ
ルタとして特殊な材料が要求されるだけではなく、アナ
ログフィルタ周辺の回路に対して基底周波数の許容変動
範囲の設定及び減衰量の設定などアナログ回路特有の調
整が要求される。
クロック信号を伴わない受信ディジタルデータからクロ
ック信号を再生する伝送路信号受信方式に関する． 〔従来の技術〕 従来、この種の伝送路信号受信方式においては、受信デ
ィジタルデータをアナログフィルタに入力し、基底周波
数を炉波することにより、受信ディジタルデータのクロ
ツク信号を再生する構或を採っている． ＣＣＩＴＴ勧告Ｇ．７０３ ！ｉ６に規定される２０
４８Ｋｂｉｔ／ｓ信号の受信回路の一例を示す第３図を
参照すると、バイポーラ信号である伝送路信号１２は信
号変換手段ｌ３により受信ディジタルデータ１４に変換
されてデコーダ１７に入力されるとともにアナログフィ
ルタ１５に入力される．アナログフィルタ１５は受信デ
ィジタルデータから基底周波数である２０４８ＫＨｚの
戒分をｉ戸波する．アナログフィルタ１５の出力である
２０４８ＫＨｚの正弦波信号は正弦波方形波変換手段１
６により方形波信号に変換される．この方形波信号は同
勧告に規定される伝送路符号（ＨＤＢ３）を復号化する
デコーダｌ７に入力され、受信ディジタルデータ１８の
クロック信号（クロック〉１９として用いられる． 〔発明が解決しようとする課題〕 上述した従来の伝送路信号受信方式においては、受信デ
ィジタルデータをアナログフィルタに入力し、基底周波
数をｉ戸波することにより、受信ディジタルデータのク
ロックを再生するｉｒｌ！．であるため、アナログフィ
ルタとして特殊な材料が要求されるだけではなく、アナ
ログフィルタ周辺の回路に対して基底周波数の許容変動
範囲の設定及び減衰量の設定などアナログ回路特有の調
整が要求される。
本発明の伝送路信号受信方式は２進数で表されるディジ
タルデータをクロック信号を伴うことなく伝送路信号と
して伝送する伝送システムにおいて、前記伝送路信号を
論理処理し得る論理信号に変換する信号変換手段と、伝
送される前記デイジタルデータのビットレートより高い
周波数の基準夕ロック信号を生成する基準クロック生成
手段と、前記信号変換手段の出力の前記論理信号を前記
基準クロック信号によりオーバーサンプリングし論理処
理することにより受信した前記デイジタルデータの値を
判定する判定手段と、前記信号変換手段の出力の前記論
理信号に前記判定手段から出力される判定結果に応じて
予め定めたパルスを挿入し受信した前記ディジタルデー
タのクロツク信号を再生するクロック再生手段とを備え
る。
タルデータをクロック信号を伴うことなく伝送路信号と
して伝送する伝送システムにおいて、前記伝送路信号を
論理処理し得る論理信号に変換する信号変換手段と、伝
送される前記デイジタルデータのビットレートより高い
周波数の基準夕ロック信号を生成する基準クロック生成
手段と、前記信号変換手段の出力の前記論理信号を前記
基準クロック信号によりオーバーサンプリングし論理処
理することにより受信した前記デイジタルデータの値を
判定する判定手段と、前記信号変換手段の出力の前記論
理信号に前記判定手段から出力される判定結果に応じて
予め定めたパルスを挿入し受信した前記ディジタルデー
タのクロツク信号を再生するクロック再生手段とを備え
る。
次に、本発明について図面を参照して説明する．
本発明の一実施例の構或を示す第１図を参照すると、伝
送路信号１は信号変換手段２により論理回路により取扱
うことのできる論理信号３に変換される．基準クロック
生成千段４は伝送路上を伝送されるディジタルデータの
ビットレートよりも高い周波数の基準クロック５を生或
する．判定手段６は信号変換手段２の出力である論理信
号３を基準クロック５によりオーバーサンプリングし論
理処理することにより受信ヂータ７を生成するクロック
再生千段８は信号変換手段２の出力の論理信号３に判定
手段６から出力される判定結果に応じて予め定めたパル
スを挿入し受信データフのクロツク９を再生する． 上述した受信回路構成によりＣＣＩＴＴ勧告Ｇ．７０３
＆．：規定されるＨＤＢ３符号（ＡＮＮＥＸ Ａｔｏ
Ｇ．７０３）を用いた２０４８Ｋｂｉｔ／ｓのビットレ
ートの伝送路信号（同勧告Ｇ．７０３ １６）を受信
する場合について説明する．第２図はこの場合のタイミ
ングチャートの一例である。信号変換手段２は３値信号
である伝送路信号１を論理回路により取扱うことのでき
る論理信号３に変換する．基準クロック５は受信データ
のビットレートより高い周波数を持ち、第２図では受信
データの１０／３倍の周波数を持つ。ところで、ＨＤＢ
３符号では論理゛１”を示すパルスは２つ以上連続する
ことはなく、論理“Ｏ”の区間は３区間より多く連続す
ることはない。判定手段６はこの性質を利用し“１″を
示すパルスが基準クロック５によりサンプリングされた
場合はその区間は” １ ”と判定し、“Ｏ”が３回以
上６回以下サンプリングされた場合は゜“０′゛を１区
間挿入し、ＩＩ Ｏ Ｉ１が７回以上９回以下サンプリ
ングされた場合は″′Ｏ”を２区間挿入し、“Ｏ ＩＩ
が１０回以上１２回以下サンプリングされた場合には“
Ｏ”を３区間挿入し、かつバイボーラバイオレーション
を検出した場合にはＣＣ ＩＴＴ勧告Ｇ．７０３ＡＮＮ
ＥＸ Ａに従いデコードすることにより受信データ７
を出力する．クロック再生手段８は論理信号３の論理和
を取ることにより仮の夕ロック１０を生或し、判定手段
６により“′Ｏ′”の区間が挿入された位置に挿入パル
ス１１を挿入することにより、受信データ７のクロック
９を出力する．〔発明の効果〕 以上説明したように本発明によれば、伝送路信号を信号
変換手段により論理信号に変換し、この論理信号を伝送
路上を伝送されるデイジタルデータより高い周波数の基
準クロックによりサンプリングし判定手段により論理処
理することにより受信データを判定し、信号変換手段の
出力と判定手段の判定結果とから受信データの夕ロック
を再生することにより、従来の方式で用いられていたア
ナログフィルタを使用することなく、伝送路信号を受信
できる効果がある．なお、伝送路上を伝送されるデータ
が符号化されている場合には、判定手段により符号のデ
コードも同時に実施できる．
送路信号１は信号変換手段２により論理回路により取扱
うことのできる論理信号３に変換される．基準クロック
生成千段４は伝送路上を伝送されるディジタルデータの
ビットレートよりも高い周波数の基準クロック５を生或
する．判定手段６は信号変換手段２の出力である論理信
号３を基準クロック５によりオーバーサンプリングし論
理処理することにより受信ヂータ７を生成するクロック
再生千段８は信号変換手段２の出力の論理信号３に判定
手段６から出力される判定結果に応じて予め定めたパル
スを挿入し受信データフのクロツク９を再生する． 上述した受信回路構成によりＣＣＩＴＴ勧告Ｇ．７０３
＆．：規定されるＨＤＢ３符号（ＡＮＮＥＸ Ａｔｏ
Ｇ．７０３）を用いた２０４８Ｋｂｉｔ／ｓのビットレ
ートの伝送路信号（同勧告Ｇ．７０３ １６）を受信
する場合について説明する．第２図はこの場合のタイミ
ングチャートの一例である。信号変換手段２は３値信号
である伝送路信号１を論理回路により取扱うことのでき
る論理信号３に変換する．基準クロック５は受信データ
のビットレートより高い周波数を持ち、第２図では受信
データの１０／３倍の周波数を持つ。ところで、ＨＤＢ
３符号では論理゛１”を示すパルスは２つ以上連続する
ことはなく、論理“Ｏ”の区間は３区間より多く連続す
ることはない。判定手段６はこの性質を利用し“１″を
示すパルスが基準クロック５によりサンプリングされた
場合はその区間は” １ ”と判定し、“Ｏ”が３回以
上６回以下サンプリングされた場合は゜“０′゛を１区
間挿入し、ＩＩ Ｏ Ｉ１が７回以上９回以下サンプリ
ングされた場合は″′Ｏ”を２区間挿入し、“Ｏ ＩＩ
が１０回以上１２回以下サンプリングされた場合には“
Ｏ”を３区間挿入し、かつバイボーラバイオレーション
を検出した場合にはＣＣ ＩＴＴ勧告Ｇ．７０３ＡＮＮ
ＥＸ Ａに従いデコードすることにより受信データ７
を出力する．クロック再生手段８は論理信号３の論理和
を取ることにより仮の夕ロック１０を生或し、判定手段
６により“′Ｏ′”の区間が挿入された位置に挿入パル
ス１１を挿入することにより、受信データ７のクロック
９を出力する．〔発明の効果〕 以上説明したように本発明によれば、伝送路信号を信号
変換手段により論理信号に変換し、この論理信号を伝送
路上を伝送されるデイジタルデータより高い周波数の基
準クロックによりサンプリングし判定手段により論理処
理することにより受信データを判定し、信号変換手段の
出力と判定手段の判定結果とから受信データの夕ロック
を再生することにより、従来の方式で用いられていたア
ナログフィルタを使用することなく、伝送路信号を受信
できる効果がある．なお、伝送路上を伝送されるデータ
が符号化されている場合には、判定手段により符号のデ
コードも同時に実施できる．
第１図及び第２図は本発明の一実施例を示す構成図及び
タイミングチャート、第３図は従来の伝送路信号受信方
式を示す楕或図である。 １・・・伝送路信号、２・・・信号変換手段、３・・・
論理信号、４・・・基準クロック生成手段、５．．．基
準クロック、６・・・判定手段、７・・・受信データ、
８・・・クロック再生手段、９・・・受信データのクロ
ック、１０・・仮のクロック、１１・・・挿入パルス。
タイミングチャート、第３図は従来の伝送路信号受信方
式を示す楕或図である。 １・・・伝送路信号、２・・・信号変換手段、３・・・
論理信号、４・・・基準クロック生成手段、５．．．基
準クロック、６・・・判定手段、７・・・受信データ、
８・・・クロック再生手段、９・・・受信データのクロ
ック、１０・・仮のクロック、１１・・・挿入パルス。
Claims (1)
- ２進数で表されるディジタルデータをクロック信号を伴
うことなく伝送路信号として伝送する伝送システムにお
いて、前記伝送路信号を論理処理し得る論理信号に変換
する信号変換手段と、伝送される前記ディジタルデータ
のビットレートより高い周波数の基準クロック信号を生
成する基準クロック生成手段と、前記信号変換手段の出
力の前記論理信号を前記基準クロック信号によりオーバ
ーサンプリングし論理処理することにより受信した前記
ディジタルデータの値を判定する判定手段と、前記信号
変換手段の出力の前記論理信号に前記判定手段から出力
される判定結果に応じて予め定めたパルスを挿入し受信
した前記ディジタルデータのクロック信号を再生するク
ロック再生手段とを備えることを特徴とする伝送路信号
受信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229993A JPH0392033A (ja) | 1989-09-04 | 1989-09-04 | 伝送路信号受信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229993A JPH0392033A (ja) | 1989-09-04 | 1989-09-04 | 伝送路信号受信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0392033A true JPH0392033A (ja) | 1991-04-17 |
Family
ID=16900924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229993A Pending JPH0392033A (ja) | 1989-09-04 | 1989-09-04 | 伝送路信号受信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0392033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124762A (en) * | 1998-03-12 | 2000-09-26 | Nec Corporation | Over-sampling type clock recovery circuit with power consumption reduced |
-
1989
- 1989-09-04 JP JP1229993A patent/JPH0392033A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124762A (en) * | 1998-03-12 | 2000-09-26 | Nec Corporation | Over-sampling type clock recovery circuit with power consumption reduced |
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