JPH0391197A - Semiconductor memory - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000015654 memory Effects 0.000 claims description 14
- XDLMVUHYZWKMMD-UHFFFAOYSA-N 3-trimethoxysilylpropyl 2-methylprop-2-enoate Chemical compound CO[Si](OC)(OC)CCCOC(=O)C(C)=C XDLMVUHYZWKMMD-UHFFFAOYSA-N 0.000 abstract description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にヒユーズ等で構成さ
れた回路の不揮発性記憶情報を電気的に検出する手段を
有する半導体メモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory, and more particularly to a semiconductor memory having means for electrically detecting non-volatile storage information in a circuit composed of fuses and the like.
半導体メモリは近年ますます多様化、多機能化の傾向に
ある。また生産量増大に伴い、生産工場の複数化が進む
傾向にある。このため、半導体メモリが1個の製品とし
て出荷される時には、そのチップが多くの情報を持つこ
とになる。即ち、半導体メモリの使用1機能、生産工場
名、生産年月日、ロフト番号といった情報という意味で
ある。Semiconductor memories have become increasingly diverse and multifunctional in recent years. Additionally, as production volume increases, there is a trend toward multiple production plants. For this reason, when a semiconductor memory is shipped as a single product, that chip will have a lot of information. That is, it means information such as the function used by the semiconductor memory, the name of the production factory, the date of production, and the loft number.
ところで、この種の情報は半導体メモリのパッケージの
表面に捺印を行うことにより記録されることが多いが、
情報量が多くなると全ての情報を記録出来ない場合があ
る。この解決策の1つとして、前もって半導体メモリの
チップ内に不揮発性記憶回路を内蔵させておき、その記
憶情報を電気的に検出する手段がある。By the way, this type of information is often recorded by stamping it on the surface of the semiconductor memory package.
When the amount of information increases, it may not be possible to record all the information. One solution to this problem is to incorporate a nonvolatile memory circuit into a semiconductor memory chip in advance and electrically detect the stored information.
まず、従来の半導体メモリの不揮発性記憶情報を電気的
に検出する手段について図面を用いて説゛明する。第5
図が従来の不揮発性記憶回路及び情報読み出し回路を示
すものである。First, a conventional means for electrically detecting non-volatile storage information in a semiconductor memory will be explained with reference to the drawings. Fifth
The figure shows a conventional nonvolatile memory circuit and an information readout circuit.
第5図において、11.12はインバータ、QNIはN
チャンネル型MO3)ランジスタ(以下NMO8と称す
る)、Fはヒユーズで、以上により不揮発性記憶回路1
3が構成され、Pチャンネル型MO8)ランジスタ(以
下PMO8と称する)Q、1とN M OS Q x
2を直列接続して情報読み出し回路14が構成される。In Figure 5, 11.12 is an inverter, QNI is N
Channel type MO3) transistor (hereinafter referred to as NMO8), F is a fuse, and the above nonvolatile memory circuit 1
3 is composed of a P-channel type MO8) transistor (hereinafter referred to as PMO8) Q, 1 and N M OS Q x
2 are connected in series to form an information readout circuit 14.
次に第5図の動作について説明する。まず、ヒユーズF
を切断されていない場合は、FとNMO3QNlと接続
点はハイレベルにあるから、インバータ11及び12を
介した信号MEMOはハイレベルとなる。逆にヒユーズ
Fが切断されている場合は、MEMOはロウレベルにな
る。2MO8Qp+はMEMOをゲート入力としている
から、ヒユーズ下が切断されていない場合はOFF。Next, the operation shown in FIG. 5 will be explained. First, fuse F
If not disconnected, the connection point between F and NMO3QNl is at a high level, so the signal MEMO via inverters 11 and 12 is at a high level. Conversely, when fuse F is disconnected, MEMO becomes low level. 2MO8Qp+ uses MEMO as the gate input, so it is OFF if the bottom of the fuse is not disconnected.
Fが切断されている場合はONする0次にNMO3Q0
のゲート入力信号TEST (外部入力端子)がハイレ
ベル、即ちテスト状態の時はNMO8QN2はONする
から、この状態の時、ヒユーズFが切断されていない場
合は貫通電流は流れないが、Fが切断されている場合は
貫通電流iが流れる。If F is disconnected, turn on 0th order NMO3Q0
When the gate input signal TEST (external input terminal) is at a high level, that is, in the test state, NMO8QN2 is turned on, so in this state, if fuse F is not cut, no through current will flow, but if fuse F is cut, then If so, a through current i flows.
従って、テスト状態、即ちTEST信号を、1%イレベ
ルにして、貫通電流iの有無を電気的に検出すれば、ヒ
ユーズFの切断の有無、即ち不揮発性記憶情報を知るこ
とができる。Therefore, by setting the test state, that is, the TEST signal to a 1% level, and electrically detecting the presence or absence of the through current i, it is possible to know whether or not the fuse F is blown, that is, nonvolatile storage information.
上述した従来の技術によれば、不揮発性記憶情報を検出
するために、新たに外部入力端子TESTを設ける必要
が有り、汎用性がないという欠点がある。また、電流の
有無を検出するため、例えば半導体メモリの内部回路電
流が大きい場合はこれとの分離が出来ないため、電流の
有無の検出が非常に困難になってしまうという欠点があ
る。According to the above-mentioned conventional technology, it is necessary to newly provide an external input terminal TEST in order to detect non-volatile storage information, and there is a drawback that it lacks versatility. Further, since the presence or absence of current is detected, for example, if the internal circuit current of a semiconductor memory is large, it cannot be separated from this, so there is a drawback that it becomes very difficult to detect the presence or absence of current.
本発明の半導体メモリは、電源投入後最初の書き込み動
作が始まる前の読み出し動作で、不揮発性記憶情報をデ
ータ出力端子またはデータ入出力端子に伝達し、最初の
書き込み動作が実行されると以後通常の書き込み及び読
み出し動作が可能となることを特徴とする。The semiconductor memory of the present invention transmits non-volatile storage information to the data output terminal or the data input/output terminal during the read operation before the first write operation starts after the power is turned on, and after the first write operation is executed, the It is characterized in that writing and reading operations are possible.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例である。1は不揮発性記憶回
路、2は不揮発性記憶回路1の出力MEMOと通常動作
における読み出し信号リードバス線RBを切換える切換
えスイッチ回路、3は出力回路、4は切換スイッチ回路
2をコントロールする切換スイッチ信号発生回路である
。FIG. 1 shows an embodiment of the present invention. 1 is a nonvolatile memory circuit, 2 is a changeover switch circuit that switches between the output MEMO of the nonvolatile memory circuit 1 and the read signal read bus line RB in normal operation, 3 is an output circuit, and 4 is a changeover switch signal that controls the changeover switch circuit 2. This is a generation circuit.
切換えスイッチ回路2は、インバータ5.PMOS Q
p+ 、 Qpz及びNMO8Q*+、(hzで構成さ
れ、出力回路3は、NAND回路8.NOR回路7.イ
ンバータ8,2MO8Qps及びNMOSQゎで構成さ
れる。次に、切換えスイッチ信号発生回路4は、インバ
ータ9,10.書き込み制御信号WE’をゲート入力と
するN M OS Q N4及び容量C1,C!で構
成されており、WE’がロウレベルの状態で電源が投入
された場合は必ず出力SWがハイレベルとなる様にフリ
ップフロップ回路を構成するインバータ9,100トラ
ンジスタサイズが調整されており、レベル安定の為のカ
ップリング容量CI、C2が挿入されている。また、W
E′がハイレベルになるとNMO8)ランジスタQN4
がONしてフリップフロップ回路を反転させ出力SWは
ロウレベルとねる。The changeover switch circuit 2 includes an inverter 5. PMOS Q
The output circuit 3 is composed of a NAND circuit 8, a NOR circuit 7, an inverter 8, 2MO8Qps, and an NMOSQ. Next, the changeover switch signal generation circuit 4 is composed of: Inverters 9 and 10. Consist of NMOS Q N4 and capacitors C1 and C!, whose gate input is the write control signal WE', and when the power is turned on with WE' at low level, the output SW is always turned on. The size of the inverter 9,100 transistors that make up the flip-flop circuit is adjusted so that the level is high, and coupling capacitors CI and C2 are inserted to stabilize the level.
When E' becomes high level, NMO8) transistor QN4
turns on, inverts the flip-flop circuit, and the output SW goes to low level.
第2図は不揮発性記憶回路1の詳細な回路図であるが、
これは従来例第5図のそれと全く同様であるため、その
説明は省略する。FIG. 2 is a detailed circuit diagram of the nonvolatile memory circuit 1.
Since this is exactly the same as that of the conventional example shown in FIG. 5, its explanation will be omitted.
次に第1図の動作を第3図の波形図を参照して説明する
。書き込み制御外部端子WEをハイレベルのまま電源V
ccを投入すると、書き込み制御回路(図示していない
)の出力WE’はロウレベルのままであるから、切換ス
イッチ信号発生回路4の出力SWはハイレベルとなり、
切換スイッチ回路2のP M OS Q p r及びN
MO8Q、、はOFF、2MO8Q、□及びN M O
S ON2はONする。Next, the operation of FIG. 1 will be explained with reference to the waveform diagram of FIG. 3. Power supply V with write control external terminal WE at high level
When cc is turned on, the output WE' of the write control circuit (not shown) remains at a low level, so the output SW of the changeover switch signal generation circuit 4 becomes a high level.
P M OS Q p r and N of changeover switch circuit 2
MO8Q, , is OFF, 2MO8Q, □ and N M O
S ON2 is turned on.
従って、不揮発性記憶回路1の出力MEMOが出力回路
3に伝達され、外部出力端子OUTにはMEMOと同一
データが表われる。Therefore, the output MEMO of the nonvolatile memory circuit 1 is transmitted to the output circuit 3, and the same data as MEMO appears at the external output terminal OUT.
その後書き込み制御外部端子WEがばウレベルとなり最
初の書き込み動作が始まると、WE’はハイレベルとな
り、切換えスイッチ信号発生回路4の出力SWはロウレ
ベルとなるので、切換えスイッチ回路2のPMO3Qp
+及びNMO8Q*+はON 、 P M OS Q
P 2及びNMO8QN!はOFFし、リードバス線R
Bが出力回路3に伝達される。After that, when the write control external terminal WE becomes low level and the first write operation starts, WE' becomes high level and the output SW of the changeover switch signal generation circuit 4 becomes low level, so that PMO3Qp of the changeover switch circuit 2
+ and NMO8Q*+ are ON, PMOS Q
P2 and NMO8QN! is OFF, and the lead bus line R
B is transmitted to the output circuit 3.
以後、書き込み制御外部端子WEのレベルにかかわらず
、切換えスイッチ信号発生回路4の出力SWはロウレベ
ルを維持し続けるので通常の読み出し動作が可能となる
。Thereafter, regardless of the level of the write control external terminal WE, the output SW of the changeover switch signal generation circuit 4 continues to maintain the low level, so that normal read operations are possible.
次に、本発明の他の実施例について説明する。Next, other embodiments of the present invention will be described.
第4図は本発明の第二の実施例で、半導体メモリの不揮
発性記憶回路を示すものである。FIG. 4 is a second embodiment of the present invention, which shows a nonvolatile storage circuit of a semiconductor memory.
第4図において、不揮発性記憶回路M1〜M、は従来例
第5図と全く同様であるため、その説明は省略する。第
4図と第5図の不揮発性記憶回路との相異点は、不揮発
性記憶回路を1個設け、それらの出力をアドレスバッフ
ァの出力A1〜A+、At〜ス了をゲート入力とするN
MO8Q、t、□〜Qgtz。In FIG. 4, the nonvolatile memory circuits M1 to M are exactly the same as those in the conventional example shown in FIG. 5, and therefore their explanation will be omitted. The difference between the non-volatile memory circuits of FIG. 4 and FIG.
MO8Q, t, □~Qgtz.
P M OS Q pr r〜QPIIを介して接続し
、その接続点をMEMOとした点である。It is connected via PMOS Q pr r to QPII, and the connection point is MEMO.
第4図の回路を用いると、1個の不揮発性記憶情報につ
いて、電源Vccを投入後、アドレス外部端子A1〜A
Iをロウレベルから1本だけハイレベルにすることによ
り、切換えることが可能である。When using the circuit shown in FIG. 4, for one piece of nonvolatile storage information, after turning on the power supply Vcc, address external terminals A1 to A
Switching is possible by changing only one signal I from a low level to a high level.
不揮発性記憶情報MEMOの読み出し回路は第一の実施
例第1図を用いれば良い。また、MEMOを外部出力端
子OUT迄読み出す動作は第一の実施例と全く同様であ
るため、その説明は省略する。The readout circuit for the non-volatile storage information MEMO may be the one shown in FIG. 1 of the first embodiment. Furthermore, since the operation of reading MEMO up to the external output terminal OUT is exactly the same as in the first embodiment, its explanation will be omitted.
以上説明したように本発明は、不揮発性記憶情報を電源
投入後最初の書き込み動作が始まる前に、読み出し動作
をさせて検出することにより、新たに外部入力端子(T
EST端子)を設ける必要がなく、また外部データ出力
端子の判定を行うことにより、電流測定の様な不確定な
部分がないため、不揮発性記憶情報を正確に検出できる
効果がある。As explained above, the present invention detects non-volatile storage information by performing a read operation before the first write operation starts after power is turned on, thereby creating a new external input terminal (T
There is no need to provide an external data output terminal (EST terminal), and by determining the external data output terminal, there is no uncertain part like current measurement, so non-volatile storage information can be detected accurately.
なお、実施例においては、CMO8m戒の半導体メモリ
について説明したが、本発明はこれに限定されるもので
はない。In the embodiment, a CMO8m semiconductor memory has been described, but the present invention is not limited thereto.
また、本発明の主旨を満たす範囲の様々な応用例が可能
であることはいうまでもない。Furthermore, it goes without saying that various application examples are possible within the scope of satisfying the gist of the present invention.
第1図は本発明の第一の実施例、第2図は第一の実施例
の不揮発性記憶回路の詳細な回路例、第3図は第一の実
施例を説明するための動作波形図、第4図は本発明の第
二の実施例の不揮発性記憶回路、第5図は従来例である
。
1.13.Ml〜M1・・・・・不揮発性記憶回路、2
・・・・・・切換スイッチ回路、3・・・・・・出力回
路、4・・・・・・切換スイッチ信号発生回路、5,8
〜12゜21〜il、22〜12・・・・・・インバー
タ、6・・・・・・NAND回路、7・・・・・・NO
R回路、14・・・・・・情報読み出し回路、QNI〜
QNs+ QNII〜QNIl# QNI□〜QNI2
・・・・・・Nチャンネル型MO3)ランジスタ、Qp
t〜Q p3 、 Q p1+〜QPII・・・・・・
Pチャンネル型MO8)ランジスタ、F、F+〜F1・
・・・・ヒユーズ、CI、C2・・・・・・容量。FIG. 1 is a first embodiment of the present invention, FIG. 2 is a detailed circuit example of a nonvolatile memory circuit of the first embodiment, and FIG. 3 is an operation waveform diagram for explaining the first embodiment. , FIG. 4 shows a nonvolatile memory circuit according to a second embodiment of the present invention, and FIG. 5 shows a conventional example. 1.13. Ml~M1...Nonvolatile memory circuit, 2
...... Changeover switch circuit, 3... Output circuit, 4... Changeover switch signal generation circuit, 5, 8
~12゜21~il, 22~12...Inverter, 6...NAND circuit, 7...NO
R circuit, 14... Information reading circuit, QNI~
QNs+ QNII~QNIl# QNI□~QNI2
・・・・・・N-channel type MO3) transistor, Qp
t~Q p3, Q p1+~QPII...
P channel type MO8) transistor, F, F+ ~ F1・
... Fuse, CI, C2 ... Capacity.
Claims (1)
る半導体メモリにおいて、電源投入後最初の書き込み動
作が始まる前の読み出し動作で、不揮発性記憶情報をデ
ータ出力端子またはデータ入出力端子に伝達し、最初の
書き込み動作が実行されると以後通常の書き込み及び読
み出し動作が可能となることを特徴とする半導体メモリ
。In a semiconductor memory that has a large number of memory cells arranged in row and column directions, non-volatile storage information is transmitted to data output terminals or data input/output terminals during a read operation before the first write operation after power is turned on. A semiconductor memory characterized in that, after the first write operation is executed, normal write and read operations are possible thereafter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22678889A JP3084715B2 (en) | 1989-09-01 | 1989-09-01 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22678889A JP3084715B2 (en) | 1989-09-01 | 1989-09-01 | Semiconductor memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0391197A true JPH0391197A (en) | 1991-04-16 |
JP3084715B2 JP3084715B2 (en) | 2000-09-04 |
Family
ID=16850626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP3084715B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0680715U (en) * | 1993-04-21 | 1994-11-15 | 東京瓦斯株式会社 | Cylinder carrier |
JPH0977080A (en) * | 1995-09-11 | 1997-03-25 | Yoichi Hasegawa | Simple handgrip structure for cardboard package containing beverage |
-
1989
- 1989-09-01 JP JP22678889A patent/JP3084715B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP3084715B2 (en) | 2000-09-04 |
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