JPH0391197A - Semiconductor memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にヒユーズ等で構成さ
れた回路の不揮発性記憶情報を電気的に検出する手段を
有する半導体メモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory, and more particularly to a semiconductor memory having means for electrically detecting non-volatile storage information in a circuit composed of fuses and the like.
半導体メモリは近年ますます多様化、多機能化の傾向に
ある。また生産量増大に伴い、生産工場の複数化が進む
傾向にある。このため、半導体メモリが１個の製品とし
て出荷される時には、そのチップが多くの情報を持つこ
とになる。即ち、半導体メモリの使用１機能、生産工場
名、生産年月日、ロフト番号といった情報という意味で
ある。Semiconductor memories have become increasingly diverse and multifunctional in recent years. Additionally, as production volume increases, there is a trend toward multiple production plants. For this reason, when a semiconductor memory is shipped as a single product, that chip will have a lot of information. That is, it means information such as the function used by the semiconductor memory, the name of the production factory, the date of production, and the loft number.
ところで、この種の情報は半導体メモリのパッケージの
表面に捺印を行うことにより記録されることが多いが、
情報量が多くなると全ての情報を記録出来ない場合があ
る。この解決策の１つとして、前もって半導体メモリの
チップ内に不揮発性記憶回路を内蔵させておき、その記
憶情報を電気的に検出する手段がある。By the way, this type of information is often recorded by stamping it on the surface of the semiconductor memory package.
When the amount of information increases, it may not be possible to record all the information. One solution to this problem is to incorporate a nonvolatile memory circuit into a semiconductor memory chip in advance and electrically detect the stored information.
まず、従来の半導体メモリの不揮発性記憶情報を電気的
に検出する手段について図面を用いて説゛明する。第５
図が従来の不揮発性記憶回路及び情報読み出し回路を示
すものである。First, a conventional means for electrically detecting non-volatile storage information in a semiconductor memory will be explained with reference to the drawings. Fifth
The figure shows a conventional nonvolatile memory circuit and an information readout circuit.
第５図において、１１．１２はインバータ、ＱＮＩはＮ
チャンネル型ＭＯ３）ランジスタ（以下ＮＭＯ８と称す
る）、Ｆはヒユーズで、以上により不揮発性記憶回路１
３が構成され、Ｐチャンネル型ＭＯ８）ランジスタ（以
下ＰＭＯ８と称する）Ｑ、１とＮ Ｍ ＯＳ Ｑ ｘ
２を直列接続して情報読み出し回路１４が構成される。In Figure 5, 11.12 is an inverter, QNI is N
Channel type MO3) transistor (hereinafter referred to as NMO8), F is a fuse, and the above nonvolatile memory circuit 1
3 is composed of a P-channel type MO8) transistor (hereinafter referred to as PMO8) Q, 1 and N M OS Q x
2 are connected in series to form an information readout circuit 14.
次に第５図の動作について説明する。まず、ヒユーズＦ
を切断されていない場合は、ＦとＮＭＯ３ＱＮｌと接続
点はハイレベルにあるから、インバータ１１及び１２を
介した信号ＭＥＭＯはハイレベルとなる。逆にヒユーズ
Ｆが切断されている場合は、ＭＥＭＯはロウレベルにな
る。２ＭＯ８Ｑｐ＋はＭＥＭＯをゲート入力としている
から、ヒユーズ下が切断されていない場合はＯＦＦ。Next, the operation shown in FIG. 5 will be explained. First, fuse F
If not disconnected, the connection point between F and NMO3QNl is at a high level, so the signal MEMO via inverters 11 and 12 is at a high level. Conversely, when fuse F is disconnected, MEMO becomes low level. 2MO8Qp+ uses MEMO as the gate input, so it is OFF if the bottom of the fuse is not disconnected.
Ｆが切断されている場合はＯＮする０次にＮＭＯ３Ｑ０
のゲート入力信号ＴＥＳＴ （外部入力端子）がハイレ
ベル、即ちテスト状態の時はＮＭＯ８ＱＮ２はＯＮする
から、この状態の時、ヒユーズＦが切断されていない場
合は貫通電流は流れないが、Ｆが切断されている場合は
貫通電流ｉが流れる。If F is disconnected, turn on 0th order NMO3Q0
When the gate input signal TEST (external input terminal) is at a high level, that is, in the test state, NMO8QN2 is turned on, so in this state, if fuse F is not cut, no through current will flow, but if fuse F is cut, then If so, a through current i flows.
従って、テスト状態、即ちＴＥＳＴ信号を、１％イレベ
ルにして、貫通電流ｉの有無を電気的に検出すれば、ヒ
ユーズＦの切断の有無、即ち不揮発性記憶情報を知るこ
とができる。Therefore, by setting the test state, that is, the TEST signal to a 1% level, and electrically detecting the presence or absence of the through current i, it is possible to know whether or not the fuse F is blown, that is, nonvolatile storage information.
上述した従来の技術によれば、不揮発性記憶情報を検出
するために、新たに外部入力端子ＴＥＳＴを設ける必要
が有り、汎用性がないという欠点がある。また、電流の
有無を検出するため、例えば半導体メモリの内部回路電
流が大きい場合はこれとの分離が出来ないため、電流の
有無の検出が非常に困難になってしまうという欠点があ
る。According to the above-mentioned conventional technology, it is necessary to newly provide an external input terminal TEST in order to detect non-volatile storage information, and there is a drawback that it lacks versatility. Further, since the presence or absence of current is detected, for example, if the internal circuit current of a semiconductor memory is large, it cannot be separated from this, so there is a drawback that it becomes very difficult to detect the presence or absence of current.
本発明の半導体メモリは、電源投入後最初の書き込み動
作が始まる前の読み出し動作で、不揮発性記憶情報をデ
ータ出力端子またはデータ入出力端子に伝達し、最初の
書き込み動作が実行されると以後通常の書き込み及び読
み出し動作が可能となることを特徴とする。The semiconductor memory of the present invention transmits non-volatile storage information to the data output terminal or the data input/output terminal during the read operation before the first write operation starts after the power is turned on, and after the first write operation is executed, the It is characterized in that writing and reading operations are possible.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例である。１は不揮発性記憶回
路、２は不揮発性記憶回路１の出力ＭＥＭＯと通常動作
における読み出し信号リードバス線ＲＢを切換える切換
えスイッチ回路、３は出力回路、４は切換スイッチ回路
２をコントロールする切換スイッチ信号発生回路である
。FIG. 1 shows an embodiment of the present invention. 1 is a nonvolatile memory circuit, 2 is a changeover switch circuit that switches between the output MEMO of the nonvolatile memory circuit 1 and the read signal read bus line RB in normal operation, 3 is an output circuit, and 4 is a changeover switch signal that controls the changeover switch circuit 2. This is a generation circuit.
切換えスイッチ回路２は、インバータ５．ＰＭＯＳ Ｑ
ｐ＋ 、 Ｑｐｚ及びＮＭＯ８Ｑ＊＋、（ｈｚで構成さ
れ、出力回路３は、ＮＡＮＤ回路８．ＮＯＲ回路７．イ
ンバータ８，２ＭＯ８Ｑｐｓ及びＮＭＯＳＱゎで構成さ
れる。次に、切換えスイッチ信号発生回路４は、インバ
ータ９，１０．書き込み制御信号ＷＥ’をゲート入力と
するＮ Ｍ ＯＳ Ｑ Ｎ４及び容量Ｃ１，Ｃ！で構
成されており、ＷＥ’がロウレベルの状態で電源が投入
された場合は必ず出力ＳＷがハイレベルとなる様にフリ
ップフロップ回路を構成するインバータ９，１００トラ
ンジスタサイズが調整されており、レベル安定の為のカ
ップリング容量ＣＩ、Ｃ２が挿入されている。また、Ｗ
Ｅ′がハイレベルになるとＮＭＯ８）ランジスタＱＮ４
がＯＮしてフリップフロップ回路を反転させ出力ＳＷは
ロウレベルとねる。The changeover switch circuit 2 includes an inverter 5. PMOS Q
The output circuit 3 is composed of a NAND circuit 8, a NOR circuit 7, an inverter 8, 2MO8Qps, and an NMOSQ. Next, the changeover switch signal generation circuit 4 is composed of: Inverters 9 and 10. Consist of NMOS Q N4 and capacitors C1 and C!, whose gate input is the write control signal WE', and when the power is turned on with WE' at low level, the output SW is always turned on. The size of the inverter 9,100 transistors that make up the flip-flop circuit is adjusted so that the level is high, and coupling capacitors CI and C2 are inserted to stabilize the level.
When E' becomes high level, NMO8) transistor QN4
turns on, inverts the flip-flop circuit, and the output SW goes to low level.
第２図は不揮発性記憶回路１の詳細な回路図であるが、
これは従来例第５図のそれと全く同様であるため、その
説明は省略する。FIG. 2 is a detailed circuit diagram of the nonvolatile memory circuit 1.
Since this is exactly the same as that of the conventional example shown in FIG. 5, its explanation will be omitted.
次に第１図の動作を第３図の波形図を参照して説明する
。書き込み制御外部端子ＷＥをハイレベルのまま電源Ｖ
ｃｃを投入すると、書き込み制御回路（図示していない
）の出力ＷＥ’はロウレベルのままであるから、切換ス
イッチ信号発生回路４の出力ＳＷはハイレベルとなり、
切換スイッチ回路２のＰ Ｍ ＯＳ Ｑ ｐ ｒ及びＮ
ＭＯ８Ｑ、、はＯＦＦ、２ＭＯ８Ｑ、□及びＮ Ｍ Ｏ
Ｓ ＯＮ２はＯＮする。Next, the operation of FIG. 1 will be explained with reference to the waveform diagram of FIG. 3. Power supply V with write control external terminal WE at high level
When cc is turned on, the output WE' of the write control circuit (not shown) remains at a low level, so the output SW of the changeover switch signal generation circuit 4 becomes a high level.
P M OS Q p r and N of changeover switch circuit 2
MO8Q, , is OFF, 2MO8Q, □ and N M O
S ON2 is turned on.
従って、不揮発性記憶回路１の出力ＭＥＭＯが出力回路
３に伝達され、外部出力端子ＯＵＴにはＭＥＭＯと同一
データが表われる。Therefore, the output MEMO of the nonvolatile memory circuit 1 is transmitted to the output circuit 3, and the same data as MEMO appears at the external output terminal OUT.
その後書き込み制御外部端子ＷＥがばウレベルとなり最
初の書き込み動作が始まると、ＷＥ’はハイレベルとな
り、切換えスイッチ信号発生回路４の出力ＳＷはロウレ
ベルとなるので、切換えスイッチ回路２のＰＭＯ３Ｑｐ
＋及びＮＭＯ８Ｑ＊＋はＯＮ 、 Ｐ Ｍ ＯＳ Ｑ
Ｐ ２及びＮＭＯ８ＱＮ！はＯＦＦし、リードバス線Ｒ
Ｂが出力回路３に伝達される。After that, when the write control external terminal WE becomes low level and the first write operation starts, WE' becomes high level and the output SW of the changeover switch signal generation circuit 4 becomes low level, so that PMO3Qp of the changeover switch circuit 2
+ and NMO8Q*+ are ON, PMOS Q
P2 and NMO8QN! is OFF, and the lead bus line R
B is transmitted to the output circuit 3.
以後、書き込み制御外部端子ＷＥのレベルにかかわらず
、切換えスイッチ信号発生回路４の出力ＳＷはロウレベ
ルを維持し続けるので通常の読み出し動作が可能となる
。Thereafter, regardless of the level of the write control external terminal WE, the output SW of the changeover switch signal generation circuit 4 continues to maintain the low level, so that normal read operations are possible.
次に、本発明の他の実施例について説明する。Next, other embodiments of the present invention will be described.
第４図は本発明の第二の実施例で、半導体メモリの不揮
発性記憶回路を示すものである。FIG. 4 is a second embodiment of the present invention, which shows a nonvolatile storage circuit of a semiconductor memory.
第４図において、不揮発性記憶回路Ｍ１〜Ｍ、は従来例
第５図と全く同様であるため、その説明は省略する。第
４図と第５図の不揮発性記憶回路との相異点は、不揮発
性記憶回路を１個設け、それらの出力をアドレスバッフ
ァの出力Ａ１〜Ａ＋、Ａｔ〜ス了をゲート入力とするＮ
ＭＯ８Ｑ、ｔ、□〜Ｑｇｔｚ。In FIG. 4, the nonvolatile memory circuits M1 to M are exactly the same as those in the conventional example shown in FIG. 5, and therefore their explanation will be omitted. The difference between the non-volatile memory circuits of FIG. 4 and FIG.
MO8Q, t, □~Qgtz.
Ｐ Ｍ ＯＳ Ｑ ｐｒ ｒ〜ＱＰＩＩを介して接続し
、その接続点をＭＥＭＯとした点である。It is connected via PMOS Q pr r to QPII, and the connection point is MEMO.
第４図の回路を用いると、１個の不揮発性記憶情報につ
いて、電源Ｖｃｃを投入後、アドレス外部端子Ａ１〜Ａ
Ｉをロウレベルから１本だけハイレベルにすることによ
り、切換えることが可能である。When using the circuit shown in FIG. 4, for one piece of nonvolatile storage information, after turning on the power supply Vcc, address external terminals A1 to A
Switching is possible by changing only one signal I from a low level to a high level.
不揮発性記憶情報ＭＥＭＯの読み出し回路は第一の実施
例第１図を用いれば良い。また、ＭＥＭＯを外部出力端
子ＯＵＴ迄読み出す動作は第一の実施例と全く同様であ
るため、その説明は省略する。The readout circuit for the non-volatile storage information MEMO may be the one shown in FIG. 1 of the first embodiment. Furthermore, since the operation of reading MEMO up to the external output terminal OUT is exactly the same as in the first embodiment, its explanation will be omitted.
以上説明したように本発明は、不揮発性記憶情報を電源
投入後最初の書き込み動作が始まる前に、読み出し動作
をさせて検出することにより、新たに外部入力端子（Ｔ
ＥＳＴ端子）を設ける必要がなく、また外部データ出力
端子の判定を行うことにより、電流測定の様な不確定な
部分がないため、不揮発性記憶情報を正確に検出できる
効果がある。As explained above, the present invention detects non-volatile storage information by performing a read operation before the first write operation starts after power is turned on, thereby creating a new external input terminal (T
There is no need to provide an external data output terminal (EST terminal), and by determining the external data output terminal, there is no uncertain part like current measurement, so non-volatile storage information can be detected accurately.
なお、実施例においては、ＣＭＯ８ｍ戒の半導体メモリ
について説明したが、本発明はこれに限定されるもので
はない。In the embodiment, a CMO8m semiconductor memory has been described, but the present invention is not limited thereto.
また、本発明の主旨を満たす範囲の様々な応用例が可能
であることはいうまでもない。Furthermore, it goes without saying that various application examples are possible within the scope of satisfying the gist of the present invention.
第１図は本発明の第一の実施例、第２図は第一の実施例
の不揮発性記憶回路の詳細な回路例、第３図は第一の実
施例を説明するための動作波形図、第４図は本発明の第
二の実施例の不揮発性記憶回路、第５図は従来例である
。
１．１３．Ｍｌ〜Ｍ１・・・・・不揮発性記憶回路、２
・・・・・・切換スイッチ回路、３・・・・・・出力回
路、４・・・・・・切換スイッチ信号発生回路、５，８
〜１２゜２１〜ｉｌ、２２〜１２・・・・・・インバー
タ、６・・・・・・ＮＡＮＤ回路、７・・・・・・ＮＯ
Ｒ回路、１４・・・・・・情報読み出し回路、ＱＮＩ〜
ＱＮｓ＋ ＱＮＩＩ〜ＱＮＩｌ＃ ＱＮＩ□〜ＱＮＩ２
・・・・・・Ｎチャンネル型ＭＯ３）ランジスタ、Ｑｐ
ｔ〜Ｑ ｐ３ 、 Ｑ ｐ１＋〜ＱＰＩＩ・・・・・・
Ｐチャンネル型ＭＯ８）ランジスタ、Ｆ、Ｆ＋〜Ｆ１・
・・・・ヒユーズ、ＣＩ、Ｃ２・・・・・・容量。FIG. 1 is a first embodiment of the present invention, FIG. 2 is a detailed circuit example of a nonvolatile memory circuit of the first embodiment, and FIG. 3 is an operation waveform diagram for explaining the first embodiment. , FIG. 4 shows a nonvolatile memory circuit according to a second embodiment of the present invention, and FIG. 5 shows a conventional example. 1.13. Ml~M1...Nonvolatile memory circuit, 2
...... Changeover switch circuit, 3... Output circuit, 4... Changeover switch signal generation circuit, 5, 8
~12゜21~il, 22~12...Inverter, 6...NAND circuit, 7...NO
R circuit, 14... Information reading circuit, QNI~
QNs+ QNII~QNIl# QNI□~QNI2
・・・・・・N-channel type MO3) transistor, Qp
t~Q p3, Q p1+~QPII...
P channel type MO8) transistor, F, F+ ~ F1・
... Fuse, CI, C2 ... Capacity.
Claims (1)
る半導体メモリにおいて、電源投入後最初の書き込み動
作が始まる前の読み出し動作で、不揮発性記憶情報をデ
ータ出力端子またはデータ入出力端子に伝達し、最初の
書き込み動作が実行されると以後通常の書き込み及び読
み出し動作が可能となることを特徴とする半導体メモリ
。In a semiconductor memory that has a large number of memory cells arranged in row and column directions, non-volatile storage information is transmitted to data output terminals or data input/output terminals during a read operation before the first write operation after power is turned on. A semiconductor memory characterized in that, after the first write operation is executed, normal write and read operations are possible thereafter.
Priority Applications (1)
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| JP22678889A JP3084715B2 (en) | 1989-09-01 | 1989-09-01 | Semiconductor memory |
Applications Claiming Priority (1)
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Families Citing this family (2)
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|---|---|---|---|---|
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| JPH0977080A (en) * | 1995-09-11 | 1997-03-25 | Yoichi Hasegawa | Simple handgrip structure for cardboard package containing beverage |
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1989
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