JPH0387962A - Inter-processor communication control method - Google Patents
Inter-processor communication control methodInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は分散制御形データ処理システムにおける分散さ
れたプロセッサ間の通信制御方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for controlling communication between distributed processors in a distributed controlled data processing system.
従来のプロセッサ間通信制御方法は、書籍「ディジタル
交換方式」 (昭和61年3月15日財団法人電子通信
学会発行)第132頁から第135頁に記載のように、
プロセッサ間通信装置には受信プロセッサの状態を把握
する機能がなく、単に送信プロセッサと受信プロセッサ
にプロセッサ間通信バスの使用権を与えるだけでプロセ
ッサ間通信を実現していた。このため受信プロセッサが
輻輳中に無理に受信処理を行わせて輻輳に拍車をかける
ことになり、また受信プロセッサが障害中もしくは初期
設定中には受信できないため、プロセッサ間通信装置か
らは無応答に見えるから該無応答を識別するための無駄
なタイミングを取ることになっており、また無応答の理
由を送信プロセッサがつかめないため適確な処理がとれ
なかった。The conventional inter-processor communication control method is as described in the book "Digital Exchange Method" (published by Institute of Electronics and Communication Engineers, March 15, 1985), pages 132 to 135.
The inter-processor communication device does not have a function to grasp the status of the receiving processor, and has achieved inter-processor communication by simply granting the right to use the inter-processor communication bus to the sending processor and the receiving processor. For this reason, the receiving processor is forced to perform reception processing during congestion, which accelerates the congestion.Also, because the receiving processor cannot receive data during failure or initialization, there is no response from the inter-processor communication device. Because it was visible, it was a waste of time to identify the non-response, and since the transmitting processor could not grasp the reason for the non-response, appropriate processing could not be taken.
さらに、受信プロセッサが輻輳中、全ての通信情報を受
信拒否し輻輳が回復後、−斉に受信を再開するため再び
輻輳する恐れがあった。Furthermore, during congestion, the receiving processors refuse to receive all communication information, and after the congestion recovers, they resume reception all at once, so there is a risk that congestion will occur again.
上記従来技術はプロセッサ間通信装置に受信プロセッサ
の状態を把握する機能がないため、受信プロセッサが輻
輳中に受信処理により輻輳を促進させ、さらに受信プロ
セッサの無応答時の適確な処置がとれないという問題が
あった。In the above conventional technology, since the inter-processor communication device does not have a function to grasp the status of the receiving processor, the receiving processor accelerates the congestion by receiving processing when it is congested, and furthermore, it is not possible to take appropriate measures when the receiving processor does not respond. There was a problem.
また、輻輳中の受信プロセッサでは、全ての通信情報を
受信拒否し、輻精が回復後−斉に受信を再開するため再
び輻輳する恐れがあった。In addition, the receiving processors that are congested will refuse to receive all communication information, and once the congestion has recovered, they will immediately resume receiving, so there is a risk that congestion will occur again.
本発明の目的は上記した問題点を取り除き、受信プロセ
ッサの状態を把握した円滑かつ高効率なプロセッサ間通
信M御方法を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned problems and provide a smooth and highly efficient inter-processor communication control method that grasps the status of a receiving processor.
1、上記目的を達成するために、本発明によるプロセッ
サ間通信制御方法はプロセッサ間通信装置に各プロセッ
サの状態識別用のレジスタを具備させ、該レジスタに各
プロセッサが自分の状態を登録し、他プロセッサからの
受信の可否をプロセッサ間通信装置が該レジスタの内容
から自律的に判断し、否の場合にはその理由を送信プロ
セッサへ通知することにより、送信プロセッサが再送の
可否および必要性を判断でき、受信プロセッサが受信処
理を行わずに受信を拒否することができて、円滑で高効
率なプロセッサ間通信を実現するようにしたものである
。1. In order to achieve the above object, an inter-processor communication control method according to the present invention includes an inter-processor communication device equipped with a register for identifying the state of each processor, in which each processor registers its own state, and communicates with others. The inter-processor communication device autonomously determines whether reception from the processor is possible based on the contents of the register, and if not, notifies the transmitting processor of the reason, so that the transmitting processor determines whether retransmission is possible and whether it is necessary. This allows the receiving processor to reject reception without performing reception processing, thereby realizing smooth and highly efficient inter-processor communication.
2、上記lの手段で挙げたレジスタを具備させる他に、
各プロセッサから3219される状態を、プロセッサ輻
輳の程度に応じてレベル分けし、通信情報にも情報の重
要性、緊急性の観点から優先度を付ける。また、通信情
報を問合せと、その応答に分類し、応答を問合せより優
先する。これらにより、各プロセッサから登録された輻
輳状態の程度と通信情報の優先度から、プロセッサ間通
信装置が自律的に受信の可否を判断する0通信情報の優
先度と輻輳状態の程度により受信の可否を判断すること
で、輻輳中でも優先度の高い通信情報は受信でき、輻輳
回復後に一斉に受信が再開されることによる再輻輳の恐
れがなくなる。以上の輻輳制御により、高効率なプロセ
ッサ間通信を実現する。2. In addition to providing the registers mentioned in the above means 1,
The status 3219 sent from each processor is divided into levels according to the degree of processor congestion, and communication information is also prioritized from the viewpoint of the importance and urgency of the information. Furthermore, communication information is classified into inquiries and responses, and responses are given priority over inquiries. As a result, the inter-processor communication device autonomously determines whether reception is possible based on the degree of congestion state registered from each processor and the priority level of the communication information. By determining this, high-priority communication information can be received even during congestion, and there is no fear of re-congestion due to simultaneous reception restarting after congestion recovery. The above congestion control realizes highly efficient inter-processor communication.
3、上記2の手段でプロセッサ間通信制御装置が自律的
に受信拒否を判断した場合に、プロセッサ状態識別用レ
ジスタの内容と通信情報の優先度から、受信拒否の理由
と再送の可否及び、否の場合は、再送タイミングを送信
プロセッサへ通知する機能を、プロセッサ間通信制御装
置に持たせることにより、輻輳中プロセッサに対する送
信プロセッサでの対応が容易になる。3. When the inter-processor communication control device autonomously determines reception rejection using the method described in 2 above, it determines the reason for reception rejection and whether retransmission is possible, based on the contents of the processor status identification register and the priority of the communication information. In this case, by providing the inter-processor communication control device with a function of notifying the transmitting processor of the retransmission timing, the transmitting processor can easily respond to the congested processor.
1、上記プロセッサ間通信制御方法は、プロセッサ間通
信装置内に具備された各プロセッサの状態を記憶したレ
ジスタにより、プロセッサ間通信装置が受信動作の時に
受信プロセッサの状態の正常、輻較中、初期設定中、障
害中などを該レジスタの内容から把握して受信の可否を
判断するプロセッサが輻輳中の場合には、輻輳の程度と
通信情報の優先度に応じて受信の可否を判断する。否の
場合にはプロセッサ間通信装置がその理由を送信プロセ
ッサに通知するようにし、これにより送信プロセッサが
該理由通知から再送の可否および必要性を判断でき、ま
た受信プロセッサが受信処理を行わずして受信を拒否す
ることができるようになり、円滑で高効率なプロセッサ
間通信を可能ならしめる。2.受信拒否の場合にプロセ
ッサ間通信制御装置が、その理由と再送の可否または再
送タイミングを送信プロセッサに通知するようにし、こ
れにより送信プロセッサでの対応が容易になり、円滑で
高効率なプロセッサ間通信を可能にする。1. The above-mentioned inter-processor communication control method uses a register that stores the state of each processor included in the inter-processor communication device to determine whether the state of the receiving processor is normal, during congestion, or initial when the inter-processor communication device is in a receiving operation. If the processor that determines whether reception is possible or not by ascertaining from the contents of the register whether a setting is in progress or a failure is occurring is congested, it determines whether reception is possible according to the degree of congestion and the priority of the communication information. If not, the inter-processor communication device notifies the transmitting processor of the reason, so that the transmitting processor can determine whether or not retransmission is possible and whether retransmission is necessary based on the reason notification, and the receiving processor can also avoid performing reception processing. This enables smooth and highly efficient communication between processors. 2. In the case of reception refusal, the inter-processor communication control device notifies the transmitting processor of the reason and whether or not retransmission is possible or the retransmission timing.This makes it easy for the transmitting processor to respond and enables smooth and highly efficient inter-processor communication. enable.
実施例1゜
以下に本発明の一実施例を第1図〜第4図により説明す
る。Embodiment 1 An embodiment of the present invention will be described below with reference to FIGS. 1 to 4.
第1図、第3図は本発明によるプロセッサ間通信制御方
法の一実施例を示す分散制御形データ処理システムのシ
ステム構成ならびにプロセッサ間通信装置のハードウェ
ア構成図である。第1図において、分散制御形データ処
理システムはプロセッサ10.30とプロセッサ間通信
装置20゜40と、バスアービタ(バス競合回路)50
と、これらの装置を結合しているユニバス60とにより
構成される。プロセッサ間通信装置20.40は受信メ
モリ201,401と、ゲート回路202.203,4
02,403と、デコーダ204.404と、受信バッ
ファレジスタ205゜405と、プロセッサ状態レジス
タ206,406と、デコーダ207,407と、ゲー
ト回路208.408と、受信メモリ209,409と
、送信バッファレジスタ210,410とからそれぞれ
構成される。FIGS. 1 and 3 are diagrams showing the system configuration of a distributed control data processing system and the hardware configuration of an inter-processor communication device, showing an embodiment of the inter-processor communication control method according to the present invention. In FIG. 1, the distributed control data processing system includes a processor 10.30, an interprocessor communication device 20.40, and a bus arbiter (bus contention circuit) 50.
and a unibus 60 that connects these devices. The inter-processor communication device 20.40 includes reception memories 201, 401 and gate circuits 202, 203, 4.
02, 403, decoder 204, 404, reception buffer register 205, 405, processor status register 206, 406, decoder 207, 407, gate circuit 208, 408, reception memory 209, 409, transmission buffer register 210 and 410, respectively.
第3図では、システム構成中にプロセッサ間通信制御装
置がなく、プロセッサ10.30が中央制御袋5t11
.31と通信制御回路21.41から構成されており、
その他の点は第1図と同じ構成である。In FIG. 3, there is no inter-processor communication control device in the system configuration, and the processor 10.30 is connected to the central control bag 5t11.
.. 31 and communication control circuit 21.41,
Other points are the same as in FIG. 1.
上記構成で、プロセッサ10がプロセッサ30へ通信を
行う時の動作例を説明する。プロセッサ10は送信情報
をプロセッサ間通信装置20又は通信制御回路21(第
3図)の送信メモリ209へ書き込むと、送信バッファ
レジスタ210へ送信情報が送られる。送信バッファレ
ジスタ210はバスアービタ50からバス使用権をもら
い、送信情報をユニバス60へ送出する。バスアービタ
5oの機能は従来例で示した書籍「ディジタル交換方式
」の第134頁から第135頁に提示されている。An example of the operation when the processor 10 communicates with the processor 30 in the above configuration will be described. When the processor 10 writes the transmission information to the transmission memory 209 of the inter-processor communication device 20 or the communication control circuit 21 (FIG. 3), the transmission information is sent to the transmission buffer register 210. The transmission buffer register 210 receives the right to use the bus from the bus arbiter 50 and sends transmission information to the unibus 60. The functions of the bus arbiter 5o are presented on pages 134 to 135 of the book "Digital Exchange System", which is shown in the conventional example.
この送信情報はプロセッサ間通信装置40又は通信制御
回路41(第3図)の受信バッファレジスタ405で受
信され、そのアドレスがデコーダ404でデコードされ
て、プロセッサ30へのプロセッサ間通信情報であるこ
とが判断される。このときゲート回路403が動作し、
受信メモリ401へ通信情報を送ろうとする。一方のプ
ロセッサ30が正常動作している時には、正常状態であ
ることがプロセッサ状態レジスタ406へg、録されて
おり、この状態をデコーダ407が認識して、ゲート回
路402を動作する。これによりプロセッサ10からの
送信情報は受信バッファレジスタ405からゲート回路
403,402を介して、受信メモリ40↓へ送られ、
プロセッサ30への通信が完了する。上記がプロセッサ
30の正常状態の時の通信動作であるが、次にプロセッ
サ30が正常でない状態の時の動作を説明する。This transmission information is received by the reception buffer register 405 of the inter-processor communication device 40 or the communication control circuit 41 (FIG. 3), and its address is decoded by the decoder 404 to determine that it is inter-processor communication information to the processor 30. be judged. At this time, the gate circuit 403 operates,
An attempt is made to send communication information to reception memory 401. When one processor 30 is operating normally, the fact that it is in a normal state is recorded in the processor state register 406, and the decoder 407 recognizes this state and operates the gate circuit 402. As a result, the transmission information from the processor 10 is sent from the reception buffer register 405 to the reception memory 40↓ via the gate circuits 403 and 402.
Communication to processor 30 is complete. The above is the communication operation when the processor 30 is in a normal state. Next, the operation when the processor 30 is not in a normal state will be explained.
つぎにプロセッサ30が正常ではなく、輻輳中。Next, the processor 30 is not normal and is congested.
初期設定中、障害中などになると、それぞれの状態を識
別可能なように、それぞれ異なったコードをプロセッサ
状態レジスタ406に登録する。このとき上記のように
プロセッサ10からの送信情報がプロセッサ間通信装置
20又は通信制御回路21(第3図)により、ユニバス
60を通してプロセッサ間通信装置40又は通信制御回
路41(第3図)へ送られてくると、受信バッフ7レジ
スタ405に受信された情報がゲート回路403を介し
て受信メモリ401へ送られようとする。しかしプロセ
ッサ状態レジスタ406に記憶されているプロセッサ状
態がデコーダ407によりデコードされ、正常ではない
状態であるためゲート回路402が開かず、受信メモリ
401へ受信情報が送られることがなく、これによりプ
ロセッサ30は受信処理を行うことがない。一方でプロ
セッサ状態が正常でないので、デコーダ407がゲート
回路408を開くため、プロセッサ状態レジスタ406
に28されているプロセッサ30の状態が送信メモリ4
09に書き込まれ、送信バッファレジスタ410からユ
ニバス60を介してプロセッサ間通信装置20又は通信
制御回路21(第3図)の受信バッファレジスタ205
へ送られる。During initialization, during failure, etc., different codes are registered in the processor status register 406 so that each status can be identified. At this time, as described above, the transmission information from the processor 10 is sent by the inter-processor communication device 20 or the communication control circuit 21 (FIG. 3) to the inter-processor communication device 40 or the communication control circuit 41 (FIG. 3) through the unibus 60. When the information is received by the reception buffer 7 register 405, the information is about to be sent to the reception memory 401 via the gate circuit 403. However, the processor state stored in the processor state register 406 is decoded by the decoder 407 and is not normal, so the gate circuit 402 does not open and the reception information is not sent to the reception memory 401. does not perform reception processing. On the other hand, since the processor state is not normal, the decoder 407 opens the gate circuit 408, so the processor state register 406
The state of the processor 30 that is set to 28 in the transmission memory 4
09, from the transmission buffer register 410 via the unibus 60 to the reception buffer register 205 of the interprocessor communication device 20 or the communication control circuit 21 (FIG. 3).
sent to.
つぎに受信バッファレジスタ205の受信情報はゲート
回路203,202を介して受信メモリ201へ送られ
る。これによりプロセッサ10はプロセッサ30への通
信が拒否されたこと及びその理由を知り、その理由が輻
輳中、初期設定中の時にはそれぞれ特定のタイミングを
おいて送信情報を再送することができ、障害中の時には
その送信情報をその内容により別のプロセッサへ送信す
るか、または廃棄することができる。Next, the reception information in the reception buffer register 205 is sent to the reception memory 201 via the gate circuits 203 and 202. This allows the processor 10 to know that communication to the processor 30 has been rejected and the reason for the rejection, and when the reason is congestion or initialization, the processor 10 can resend the transmitted information at specific timings. In this case, the transmitted information can be transmitted to another processor or discarded depending on its contents.
以上の実施例1でのプロセッサ間通信制御装置(第1図
)の受信処理概要をフロー図(第2図)。FIG. 2 is a flowchart (FIG. 2) showing an overview of the reception process of the inter-processor communication control device (FIG. 1) in the first embodiment.
また通信制御回路(第3図)の受信処理概をフロー図(
第4図)で説明する。通信情報は■で受信側のプロセッ
サ間通信制御装置又は通信制御回路に受信され、■でプ
ロセッサ状態レジスタに登録されている受信プロセッサ
の状態が、正常/異常(輻輳中、初期設定中、障害中)
により、受信の判定がプロセッサ間通信制御装置又は通
信制御回路で行われる。その結果、プロセッサ状態が正
常で受信可の場合は、■で通信情報はプロセッサへ受信
される。また、プロセッサ状態が異常で受信可の場合は
、■で異常状態であるという情報を送信元プロセッサへ
返送する。In addition, a flow diagram (
This will be explained in Fig. 4). The communication information is received by the inter-processor communication control device or communication control circuit on the receiving side in ■, and the status of the receiving processor registered in the processor status register is determined in ■ as normal/abnormal (congested, initializing, or faulty). )
Accordingly, reception is determined by the inter-processor communication control device or communication control circuit. As a result, if the processor status is normal and reception is possible, the communication information is received by the processor in step (3). Further, if the processor state is abnormal and reception is possible, information indicating that the processor is in an abnormal state is returned to the transmission source processor in step (3).
実施例2゜
以下に本発明の請求項2を含む一実施例を第5図、第6
図、第7図により説明する。実施例1と同じくプロセッ
サ10がプロセッサ30へ通信を行う時の動作で、
プロセッサ10が、送信情報を送信メモリ209へ書き
込むと送信バッファレジスタ210へ送信情報が送られ
る。送信バッファレジスタ210はバスアービタ50か
らバス使用権をもらい、送信情報をユニバス60へ送出
する。Embodiment 2 Below, an embodiment including claim 2 of the present invention is shown in FIGS. 5 and 6.
This will be explained with reference to FIG. Similar to the first embodiment, when the processor 10 communicates with the processor 30, when the processor 10 writes transmission information to the transmission memory 209, the transmission information is sent to the transmission buffer register 210. The transmission buffer register 210 receives the right to use the bus from the bus arbiter 50 and sends transmission information to the unibus 60.
送信情報は、受信バッファレジスタ405で受信され、
アドレスがデコーダ404で、通信情報の優先度がデコ
ーダ411で、それぞれデコードされ、プロセッサ30
へのプロセッサ間通信情報であることと、優先度が判断
される。この時1.ゲート回路403が動作し、受信メ
モリ401へ通信情報を送ろうとする。一方、プロセッ
サ30が正常動作している時、正常状態であることがプ
ロセッサ状態レジスタ406へ登録されており、この状
態をデコーダ407がデコードした結果とデコーダ41
1でデコードされた優先度とにより。The transmission information is received by the reception buffer register 405,
The address is decoded by the decoder 404, the priority of the communication information is decoded by the decoder 411, and the processor 30
It is determined that the communication information is inter-processor communication information and the priority is determined. At this time 1. Gate circuit 403 operates and attempts to send communication information to reception memory 401. On the other hand, when the processor 30 is operating normally, the normal state is registered in the processor state register 406, and the result of decoding this state by the decoder 407 and the decoder 41
1 and the decoded priority.
ゲート回路412で受信の可否を判断しその結果により
、ゲート回路402が動作される。The gate circuit 412 determines whether reception is possible, and the gate circuit 402 is operated based on the result.
これにより、プロセッサ10からの送信情報は、受信バ
ンファレジスタ405がらゲート回路403.402を
介して、受信メモリ401へ送られプロセッサ30への
通信が完了する。As a result, the transmission information from the processor 10 is sent from the reception buffer register 405 to the reception memory 401 via the gate circuits 403 and 402, and communication to the processor 30 is completed.
以上が、プロセッサ30が正常状態の時の通信動作であ
るが、次にプロセッサ30が正常ではなく輻綾中の動作
について説明する。The above is the communication operation when the processor 30 is in a normal state.Next, the operation when the processor 30 is not normal but in a state of confusion will be explained.
プロセッサ30が輻鏑中になると、輻輳の程度を識別可
能なようにそれぞれ異なったコードをプロセッサ状態レ
ジスタ406に登録する。本例では、第7図のように輻
輳状態をCC使用率70%。When the processor 30 is in a state of congestion, different codes are registered in the processor status register 406 so that the degree of congestion can be identified. In this example, as shown in FIG. 7, the congestion state is set to a CC usage rate of 70%.
75%、80%、85%、90%、95%とランク分け
し、通信情報の優先度も高い順に、緊急処理、呼処理、
保守管理処理のそれぞれメツセージ(問合せ)、応答に
分ける。It is ranked as 75%, 80%, 85%, 90%, and 95%, and the communication information is ranked in descending order of priority: emergency processing, call processing,
Each maintenance management process is divided into messages (inquiries) and responses.
一方、前記のようにプロセッサ10から送信情報が送ら
れてくると、受信バッファレジスタ405に受信された
情報が、ゲート回路403を介して受信メモリ401へ
送られようとするが、プロセッサ状態レジスタ406に
登録されているプロセッサ状態をデコーダ407により
デコードした結果と、受信バッファレジスタ405の受
信情報中の優先度をデコーダ411でデコードした結果
により、ゲート回路412で受信の可否を判断する。第
7図でCC使用率90%で通信優先種別が緊急処理のよ
うに受信を許容している場合は、正常状態の場合と同じ
く、受信情報は受信メモリ401へ送られるが、CC使
用率90%で通信優先種別が呼処理のように受信を許容
していない場合は、ゲート回路402が開かず受信情報
が受信メモリ401へ送られることはない。On the other hand, when transmission information is sent from the processor 10 as described above, the information received by the reception buffer register 405 attempts to be sent to the reception memory 401 via the gate circuit 403, but the processor status register 406 The gate circuit 412 determines whether or not reception is possible based on the result of decoding the processor state registered in the processor state by the decoder 407 and the result of decoding the priority in the received information in the receive buffer register 405 by the decoder 411. In FIG. 7, when the CC usage rate is 90% and the communication priority type allows reception such as emergency processing, the received information is sent to the reception memory 401 as in the normal state, but the CC usage rate is 90%. % and the communication priority type does not permit reception, such as call processing, the gate circuit 402 is not opened and the reception information is not sent to the reception memory 401.
これにより、プロセッサ30は、無駄な受信拒否の処理
を行うことはない。Thereby, the processor 30 does not perform unnecessary reception rejection processing.
また、第7図に示すように輻輳状態にランク付けがされ
ているので、輻輳中でも通信優先種別が緊急処理のよう
に重要性の高い通信情報は、受信可能である。一方、プ
ロセッサ状態と通信情報の優先度により、受信非許容に
なった場合には、ゲート回路412の情報によりゲート
回路408を開くため、プロセッサ状態レジスタ406
に登録されているプロセッサ30の状態が、送信メモリ
409送信バツフアレジスタ410、ユニバス60を介
して、プロセッサ間通信装置20の受信バッファレジス
タ205へ送られ、ゲート回路203.202を介して
、受信メモリ201へ送られる。Further, since the congestion status is ranked as shown in FIG. 7, communication information of high importance such as communication priority type such as emergency processing can be received even during congestion. On the other hand, if reception is not permitted due to the processor status and the priority of communication information, the gate circuit 408 is opened based on the information in the gate circuit 412, so the processor status register 406
The state of the processor 30 registered in It is sent to memory 201.
これにより、プロセッサ10はプロセッサ30への通信
が拒否されたこととその理由を知り、通信拒否への対処
ができる。As a result, the processor 10 knows that the communication to the processor 30 has been rejected and the reason thereof, and can take measures against the communication rejection.
以上の実施例2でのプロセッサ間通信制御装置の受信処
理概要をフロー図(第6図)で説明する。An overview of the reception processing of the inter-processor communication control device in the above second embodiment will be explained using a flow diagram (FIG. 6).
通信情報は、■で受信側のプロセッサ間通信制御装置に
受信され、■で通信情報から優先度が識別される。次に
■では、プロセッサ状態レジスタに登録されている受信
側プロセッサの状態又は輻輳状態と、■で識別した優先
度が、第7図に示す判断基準により、判断され、受信の
可否が決まる。The communication information is received by the inter-processor communication control device on the receiving side at (2), and the priority is identified from the communication information at (2). Next, in (2), the state or congestion state of the receiving processor registered in the processor state register and the priority identified in (2) are judged based on the criterion shown in FIG. 7, and it is determined whether or not reception is possible.
■その結果、受信可の場合、通信情報は■でプロセッサ
へ受信される。また、受信否の場合、■で受信側プロセ
ッサの状態を送信元プロセッサへ返送する。■As a result, if reception is possible, the communication information is received by the processor in ■. If reception is not possible, the status of the receiving processor is returned to the transmitting processor in step 3.
実施例3゜
以下に本発明の請求項3を含む一実施例を、第5図、第
8図、第9図により実施例2を参考にして説明する。Embodiment 3 An embodiment including claim 3 of the present invention will be described below with reference to Embodiment 2 with reference to FIGS. 5, 8, and 9.
実施例2において、プロセッサ30が輻輳中でデコーダ
407,411でデコードされた、プロセッサ状態と通
信情報の優先度により、ゲート回路412で受信の可否
を判断した結果が、第9図のCC使用率90%で通信優
先種別が呼処理のように受信拒否で再送タイミングが5
秒の場合に、ゲート回路412の情報により、ゲート回
路408を開き、プロセッサ状態レジスタ406に登録
されているプロセッサ30の状態と、再送タイミング値
が、送信メモリ409、送信バッファレジスタ410、
ユニバス60を介して、プロセッサ間通信装置20の受
信バッファレジスタ205へ送られ、ゲート回路203
,202を介して受信メモリ201へ送られる。In the second embodiment, when the processor 30 is congested, the gate circuit 412 determines whether reception is possible based on the processor status and the priority of the communication information decoded by the decoders 407 and 411, and the result is the CC usage rate shown in FIG. At 90%, the communication priority type is call processing, reception is rejected, and the retransmission timing is 5.
In the case of seconds, the gate circuit 408 is opened according to the information of the gate circuit 412, and the state of the processor 30 registered in the processor state register 406 and the retransmission timing value are stored in the transmission memory 409, the transmission buffer register 410,
It is sent to the reception buffer register 205 of the interprocessor communication device 20 via the unibus 60, and is sent to the gate circuit 203.
, 202 to the reception memory 201.
これにより、プロセッサ10はプロセッサ30への通信
が拒否された理由と、再送タイミング値を知り、再送処
理を容易に行うことができる。Thereby, the processor 10 knows the reason why the communication to the processor 30 was rejected and the retransmission timing value, and can easily perform the retransmission process.
以上の実施例3でのプロセッサ間通信制御装置の受信処
理概要をフロー図(第8図)で説明する。An outline of the reception processing of the inter-processor communication control device in the above third embodiment will be explained using a flow diagram (FIG. 8).
通信情報は、■で受信側のプロセッサ間通信制御装置に
受信され、■で通信情報からメツセージ応答の種別を含
む優先度が識別される。次に■では、プロセッサ状態レ
ジスタに9.録されている受信側プロセッサの状態又は
輻輳状態と、■で識別した優先度が第9図に示す判断基
準により判定され、受信の可否が決まる。(■)その結
果、受信可の場合、通信情報は■でプロセッサへ受信さ
れる。The communication information is received by the inter-processor communication control device on the receiving side at step 2, and the priority including the type of message response is identified from the communication information at step 2. Next, in ■, the processor status register is set to 9. The recorded state or congestion state of the receiving side processor and the priority identified by (2) are judged according to the criterion shown in FIG. 9, and whether reception is possible or not is determined. (■) As a result, if reception is possible, the communication information is received by the processor in ■.
また、受信否の場合、■で受信側プロセッサの状態と■
で判定した再送タイミング値を送信元プロセッサへ返送
する。In addition, if reception is not possible, check the status of the receiving processor with ■.
The retransmission timing value determined in is returned to the sending processor.
本発明によれば、分散制御形データ処理システムにおけ
るプロセッサ間通信装置に各プロセッサの状態識別用の
レジスタを具備させ、該レジスタの内容であるプロセッ
サ状態により他プロセッサからの通信情報の受信の可否
を自律的に判断し、否の場合にはその理由を送信プロセ
ッサへ通知することにより、送信プロセッサが再送の可
否および必要性を判断でき、受信プロセッサが受信処理
を行わずに受信を拒否することができるので、円滑で高
効率なプロセッサ間通信を実現できる効果がある。According to the present invention, an inter-processor communication device in a distributed control data processing system is provided with a register for identifying the state of each processor, and the processor state, which is the content of the register, determines whether communication information from other processors can be received. By autonomously making a judgment and notifying the transmitting processor of the reason if no, the transmitting processor can determine whether retransmission is possible and whether it is necessary, and the receiving processor can refuse reception without performing reception processing. This has the effect of realizing smooth and highly efficient inter-processor communication.
また、送信プロセッサで送信の際、通信情報に優先度を
付与する。プロセッサ輻輳状態に輻輳の程度に応じたレ
ベル付けを行なう。Furthermore, the transmission processor gives priority to the communication information during transmission. The processor congestion state is assigned a level according to the degree of congestion.
この2点により、受信側のプロセッサ間通信装置で通信
情報の受信の可否を自浄的に判断できる。Based on these two points, the inter-processor communication device on the receiving side can independently determine whether or not communication information can be received.
否の場合には、その理由を送信プロセッサへ通知するこ
とにより、送信プロセッサは受信拒否に対する処置が取
れる。受信プロセッサでは、受信処理を行なわずに受信
を拒否することができる。また、通信情報の優先度と輻
輳状態の程度に応じて受信が可能になり、柔軟な輻輳制
御ができる。If not, the sending processor can take action against the reception rejection by notifying the sending processor of the reason. The reception processor can reject reception without performing reception processing. Furthermore, communication information can be received depending on the priority and the degree of congestion, allowing flexible congestion control.
以上のようなことにより、円滑で高高率なプロセッサ間
通信を実現できる。By doing the above, smooth and high-rate inter-processor communication can be realized.
上記の効果に加えて、プロセッサ間通信装置で受信拒否
する時に、理由と再送の可否及び、否の時は再送タイミ
ングを送信プロセッサへ通知することにより、送信プロ
セッサでの再送処理が容易になり、円滑で高効率なプロ
セッサ間通信を実現できる。In addition to the above effects, when the inter-processor communication device rejects reception, it notifies the transmitting processor of the reason, whether or not to retransmit, and if not, the retransmission timing, which facilitates retransmission processing at the transmitting processor. Smooth and highly efficient inter-processor communication can be achieved.
第1図、第3図、第5図は本発明によるプロセッサ間通
信制御方法の一実施例を示すシステム構成図である。
第2図、第4図、第6図、第8図は本発明によるプロセ
ッサ間通信制御方法の一実施例を示すフロー図である。
第7図は、実施例2の輻輳制御での受信の可否を決める
判断基準の一例を示した図である。
第9図は、実施例3輻輳制御での受信の可否を決める判
断基準と再送タイミング値の一例を示した図である。
10、30・・・プロセッサ、
20、40・・・プロセッサ間通信装置、50・・・バ
スアービタ、
60・・・ユニバス、
206、406・・・プロセッサ状態レジスタ。
纂
図
稟
牛
図
纂
図
纂
8
図FIG. 1, FIG. 3, and FIG. 5 are system configuration diagrams showing an embodiment of the inter-processor communication control method according to the present invention. FIG. 2, FIG. 4, FIG. 6, and FIG. 8 are flowcharts showing one embodiment of the inter-processor communication control method according to the present invention. FIG. 7 is a diagram showing an example of criteria for determining whether or not reception is possible in congestion control according to the second embodiment. FIG. 9 is a diagram illustrating an example of criteria for determining whether reception is possible or not in congestion control according to the third embodiment and retransmission timing values. DESCRIPTION OF SYMBOLS 10, 30... Processor, 20, 40... Inter-processor communication device, 50... Bus arbiter, 60... Unibus, 206, 406... Processor status register. Figure 8
Claims (1)
間通信装置又はプロセッサ内の通信制御回路に各プロセ
ッサの状態識別用のレジスタを具備させ、各プロセッサ
が自分の正常、輻輳中、初期設定中、障害中などの状態
を登録しておき、他プロセッサからの通信情報の受信の
可否をプロセッサ間通信装置又はプロセッサ内の通信制
御回路が自律的に判断し、否の場合にはその理由を送信
プロセッサへ通知することにより、送信プロセッサが再
送の可否および必要性を判断でき、受信プロセッサが受
信処理を行わずに受信を拒否することを可能としたプロ
セッサ間通信制御方法。 2、請求項1において、プロセッサ間通信の個々の通信
情報に優先度を付与し、プロセッサ輻輳状態に輻輳の程
度に応じたレベル分けを行ない、プロセッサ間通信制御
装置に登録されたプロセッサ状態の輻輳の程度に応じて
、プロセッサ間通信制御装置に自律的に個々の通信情報
の受信の可否を判断せしめ、各々の輻輳状態において重
要性の高い通信情報の受信を可能とすることを特徴とす
るプロセッサ間通信制御方式。 3、請求項2において、通信情報の優先度とプロセッサ
輻輳状態により、受信を拒否する場合、その理由と再送
の可否及び再送可の場合は再送タイミングを送信プロセ
ッサへ通知することにより、送信プロセッサが、指定さ
れた再送タイミングをとった後再送することを特徴とす
るプロセッサ間通信制御方式。 4、請求項2において、プロセッサ間通信個々の通信情
報を問い合わせとその応答に分類し、応答を問合せより
優先することを特徴とするプロセッサ間通信制御方式。[Claims] 1. In a distributed control data processing system, the inter-processor communication device or the communication control circuit in the processor is provided with a register for identifying the state of each processor, so that each processor can identify its normal, congested, and initial state. Statuses such as configuring or failure are registered, and the inter-processor communication device or the communication control circuit within the processor autonomously determines whether or not communication information from other processors can be received, and if not, the reason. An inter-processor communication control method that enables the transmitting processor to determine whether or not retransmission is possible and whether retransmission is necessary by notifying the transmitting processor of the received data and allowing the receiving processor to refuse reception without performing reception processing. 2. In claim 1, priority is given to each communication information of inter-processor communication, and the processor congestion state is divided into levels according to the degree of congestion, and the congestion of the processor state registered in the inter-processor communication control device is A processor characterized in that the inter-processor communication control device autonomously determines whether or not to receive individual communication information depending on the degree of congestion, thereby making it possible to receive communication information of high importance in each congestion state. Intercommunication control method. 3. In claim 2, if reception is refused depending on the priority of the communication information and the processor congestion state, the sending processor notifies the sending processor of the reason, whether retransmission is possible, and if retransmission is possible, the retransmission timing. , an inter-processor communication control method characterized in that retransmission is performed after a specified retransmission timing. 4. The inter-processor communication control system according to claim 2, characterized in that the communication information for each inter-processor communication is classified into inquiries and their responses, and the responses are given priority over the inquiries.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1-145320 | 1989-06-09 | ||
JP14532089 | 1989-06-09 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0387962A true JPH0387962A (en) | 1991-04-12 |
Family
ID=15382435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23158889A Pending JPH0387962A (en) | 1989-06-09 | 1989-09-08 | Inter-processor communication control method |
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Country | Link |
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JP (1) | JPH0387962A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7302699B2 (en) | 1999-08-03 | 2007-11-27 | Seiko Epson Corporation | Logged-in device and log-in device |
WO2008132985A1 (en) * | 2007-04-16 | 2008-11-06 | Nec Corporation | Communication device, communication system, and access control method |
-
1989
- 1989-09-08 JP JP23158889A patent/JPH0387962A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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US7302699B2 (en) | 1999-08-03 | 2007-11-27 | Seiko Epson Corporation | Logged-in device and log-in device |
WO2008132985A1 (en) * | 2007-04-16 | 2008-11-06 | Nec Corporation | Communication device, communication system, and access control method |
JP4798286B2 (en) * | 2007-04-16 | 2011-10-19 | 日本電気株式会社 | COMMUNICATION DEVICE, COMMUNICATION SYSTEM, AND ACCESS CONTROL METHOD |
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