JPH0387909A - 情報処理装置およびマイクロプロセッサ - Google Patents
情報処理装置およびマイクロプロセッサInfo
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- JPH0387909A JPH0387909A JP2094846A JP9484690A JPH0387909A JP H0387909 A JPH0387909 A JP H0387909A JP 2094846 A JP2094846 A JP 2094846A JP 9484690 A JP9484690 A JP 9484690A JP H0387909 A JPH0387909 A JP H0387909A
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- 238000010586 diagram Methods 0.000 description 81
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- PXXLQQDIFVPNMP-UHFFFAOYSA-N 3-(diethylcarbamoyl)benzoic acid Chemical compound CCN(CC)C(=O)C1=CC=CC(C(O)=O)=C1 PXXLQQDIFVPNMP-UHFFFAOYSA-N 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Landscapes
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパーソナルコンピュータ等の情報処理装置の中
の中央処理装置(以下CPUと記す)のバスサイクルの
実行時間を制御する方式に関するものである。従来は、
CPUのレディ信号を使ってCPUにウェイトをかける
方式を採用しているが、本発明はCPUのクロック周波
数を各バスサイクルごとに制御してバスサイクルの実行
時間を制御するものである。
の中央処理装置(以下CPUと記す)のバスサイクルの
実行時間を制御する方式に関するものである。従来は、
CPUのレディ信号を使ってCPUにウェイトをかける
方式を採用しているが、本発明はCPUのクロック周波
数を各バスサイクルごとに制御してバスサイクルの実行
時間を制御するものである。
近年のCPU及びダイナミックランダムアクセスメモリ
(以下DRAMと記す。)及び消去可能なプログラマブ
ルリードオンリメモリ(以下EPROMと記す。)の高
速化技術の進歩にはめざましいものがある。これにとも
ない、パーソナルコンピュータのメーカーは毎年処理速
度を向上させた新製品を開発し、市場に送り込んでいる
。CPUのクロック周波数を上げ、また高速のメモリ(
DRAMやEFROM等)を使うことにより処理速度を
向上させている。しかし、CPUやメモリの高速化が進
む一方で、入出力装置(以下10装置と記す。)につい
てはあまり高速化は進んでいない。したがって、CPU
のクロック周波数を上げたとき、メモリはCPUと同様
に高速のものがあるので問題ないが、IO装置について
はCPUの処理速度についていけないため、何らかの解
決手段が必要である。
(以下DRAMと記す。)及び消去可能なプログラマブ
ルリードオンリメモリ(以下EPROMと記す。)の高
速化技術の進歩にはめざましいものがある。これにとも
ない、パーソナルコンピュータのメーカーは毎年処理速
度を向上させた新製品を開発し、市場に送り込んでいる
。CPUのクロック周波数を上げ、また高速のメモリ(
DRAMやEFROM等)を使うことにより処理速度を
向上させている。しかし、CPUやメモリの高速化が進
む一方で、入出力装置(以下10装置と記す。)につい
てはあまり高速化は進んでいない。したがって、CPU
のクロック周波数を上げたとき、メモリはCPUと同様
に高速のものがあるので問題ないが、IO装置について
はCPUの処理速度についていけないため、何らかの解
決手段が必要である。
従来はCPUのレディ端子を使い、CPUをウェイトさ
せるという方法によってこれに対応していた。すなわち
、CPUがIO装置にアクセスをかけたとき、IO装置
はCPUに対してレディ信号をインアクティブにしてC
PUにウェイトをかけ、高速のCPUと低速の10装置
との調整をとっていた。
せるという方法によってこれに対応していた。すなわち
、CPUがIO装置にアクセスをかけたとき、IO装置
はCPUに対してレディ信号をインアクティブにしてC
PUにウェイトをかけ、高速のCPUと低速の10装置
との調整をとっていた。
以下、具体例を挙げて従来の方法について説明していく
が、まずその前に図面の関係について説明しておく。
が、まずその前に図面の関係について説明しておく。
第35図と第36図が基準となる情報処理装置の説明図
である。基準となる情報処理装置というのは、本発明と
従来技術との違いを明らかにするために設定したもので
あり、本発明に直接かかわらない部分については極力簡
単にしたり、また削除したりした。したがって、実際の
情報処理装置として見たとき、多少、不自然なところが
あるかもしれないが、本発明の技術を理解するには便利
なので、あえて非常に簡単な基準の情報処理装置という
ものを設定した。この基準の情報処理装置に対して、処
理速度を上げようとしたときの従来の技術が第37図と
第38図であり、その従来技術の欠点を改良した本発明
の実施例の技術が第1図と第2図である。
である。基準となる情報処理装置というのは、本発明と
従来技術との違いを明らかにするために設定したもので
あり、本発明に直接かかわらない部分については極力簡
単にしたり、また削除したりした。したがって、実際の
情報処理装置として見たとき、多少、不自然なところが
あるかもしれないが、本発明の技術を理解するには便利
なので、あえて非常に簡単な基準の情報処理装置という
ものを設定した。この基準の情報処理装置に対して、処
理速度を上げようとしたときの従来の技術が第37図と
第38図であり、その従来技術の欠点を改良した本発明
の実施例の技術が第1図と第2図である。
さて、ここで従来技術の説明にもどる。
第35図が基準となる情報処理装置であり、第36図が
そのタイミングチャートである。第35図において、C
PU21はインテル社製の80286の8MHzバージ
ョン品である。以下、CPU21の端子の説明をしてお
く。CLKはクロック入力端子であり、CPU21の動
作速度の2倍の周波数を入れてやる。M/10.Sl、
SOの3本の信号はCPU21のバスサイクルの状態を
示すステート識別信号であり、その意味は以下の表1の
ようになる。表1の対応する信号については本明細書に
関係のある部分のみにとどめた。
そのタイミングチャートである。第35図において、C
PU21はインテル社製の80286の8MHzバージ
ョン品である。以下、CPU21の端子の説明をしてお
く。CLKはクロック入力端子であり、CPU21の動
作速度の2倍の周波数を入れてやる。M/10.Sl、
SOの3本の信号はCPU21のバスサイクルの状態を
示すステート識別信号であり、その意味は以下の表1の
ようになる。表1の対応する信号については本明細書に
関係のある部分のみにとどめた。
表
サイクルの対応関係が示されている。READYはレデ
ィ端子であり、この信号をハイにすることにより実行中
にバスサイクルが引き伸ばされ、ローにするとバスサイ
クルが終了する。第35図ではREADYは説明を簡単
にするためにローに固定されている。A23〜AOはア
ドレスバス、D15〜DOはデータバスである。コマン
ドデコード回路2では、バスサイクルの状態を示すステ
ー10W)を作り出している。発振回路23の出力の周
波数は16MHzであり、これがCPU21のクロック
信号となっている。
ィ端子であり、この信号をハイにすることにより実行中
にバスサイクルが引き伸ばされ、ローにするとバスサイ
クルが終了する。第35図ではREADYは説明を簡単
にするためにローに固定されている。A23〜AOはア
ドレスバス、D15〜DOはデータバスである。コマン
ドデコード回路2では、バスサイクルの状態を示すステ
ー10W)を作り出している。発振回路23の出力の周
波数は16MHzであり、これがCPU21のクロック
信号となっている。
第35図の回路中の各信号のタイミング関係を示したも
のが第36図であり、CPU21が4つのバスサイクル
を実行した場合のタイミングチャートが示しである。T
31はメモリリードバスサイクル、TS2は110リー
ドバスサイクル、TS3はメモリライトバスサイクル、
TS4はI10ライトバスサイクルである。各バスサイ
クルはTSとTCという2つのクロックサイクルからで
きている。各クロックサイクルはさらに2個のCLKパ
ルスからできている。CLKは16MHzであるので、
TSおよびTCの各サイクル時間は125nsであり、
T31、TS2.T33.T34の各バスサイクル時間
は250 nsである。各バスサイクルのTSにおいて
、それぞれのバスサイクルを識別するためのステート識
別信号M/10SSl、SOがCPU21から出力され
、コマンドデコード回路2がこれをデコードして、対応
するコマンド信号、すなわちT31においてはMEMR
ST32においてはIOR,T33においてはMEMW
、T34においてはIOWを、クロックサイクルTCの
タイミングに出力している。
のが第36図であり、CPU21が4つのバスサイクル
を実行した場合のタイミングチャートが示しである。T
31はメモリリードバスサイクル、TS2は110リー
ドバスサイクル、TS3はメモリライトバスサイクル、
TS4はI10ライトバスサイクルである。各バスサイ
クルはTSとTCという2つのクロックサイクルからで
きている。各クロックサイクルはさらに2個のCLKパ
ルスからできている。CLKは16MHzであるので、
TSおよびTCの各サイクル時間は125nsであり、
T31、TS2.T33.T34の各バスサイクル時間
は250 nsである。各バスサイクルのTSにおいて
、それぞれのバスサイクルを識別するためのステート識
別信号M/10SSl、SOがCPU21から出力され
、コマンドデコード回路2がこれをデコードして、対応
するコマンド信号、すなわちT31においてはMEMR
ST32においてはIOR,T33においてはMEMW
、T34においてはIOWを、クロックサイクルTCの
タイミングに出力している。
MEMRS IORSMEMW、IOWのそれぞれのパ
ルス幅は125nsである。
ルス幅は125nsである。
さて、以上に説明した第35図および第36図の基準の
情報処理装置に対して、処理速度を上げることを考えて
みる。
情報処理装置に対して、処理速度を上げることを考えて
みる。
第37図がそれを解決する従来の技術の構成図である。
CPU201はインテル社製80286の12MHzバ
ージョン品である。発振回路213は周波数が24MH
zに上がっている。
ージョン品である。発振回路213は周波数が24MH
zに上がっている。
第35図と全く同じ回路構成でCPUのクロック周波数
を16MH2から24MHzに上げただけの場合、第3
6図で示した各バスサイクル(T31〜T34)のサイ
クル時間は250nsのものが167 nsとなり、約
33%も短くなってしまう。
を16MH2から24MHzに上げただけの場合、第3
6図で示した各バスサイクル(T31〜T34)のサイ
クル時間は250nsのものが167 nsとなり、約
33%も短くなってしまう。
メモリリードバスサイクルとメモリライトバスサイクル
については、高速のメモリを使うことにより、167
nsというサイクル時間でも問題なく動作させることが
できる。しかし、IO装置についてはメモリはど高速化
が進んでいないので、167nsというサイクル時間で
動作させることは難しく、基準の情報処理装置(第35
図、第36図)における10バスサイクル時間とほぼ同
じサイクル時間が必要である。そこで、I10リードバ
スサイクルとI10ライトバスサイクルについては、R
EADY信号を使って1ウエイト入れてサイクル時間を
伸ばしてやらなければならない。そのための回路がRE
ADY制御回路216であり、IOババスイクルにおい
て1ウエイト挿入している。メモリバスサイクルにおい
てはウェイトは挿入していない。第37図のコマンド信
号−)’回路212は第35図のコマンドデコード回路
2に比べ、ウェイト中1OR,及びIOWのパルスを伸
ばす働きが追加されている。
については、高速のメモリを使うことにより、167
nsというサイクル時間でも問題なく動作させることが
できる。しかし、IO装置についてはメモリはど高速化
が進んでいないので、167nsというサイクル時間で
動作させることは難しく、基準の情報処理装置(第35
図、第36図)における10バスサイクル時間とほぼ同
じサイクル時間が必要である。そこで、I10リードバ
スサイクルとI10ライトバスサイクルについては、R
EADY信号を使って1ウエイト入れてサイクル時間を
伸ばしてやらなければならない。そのための回路がRE
ADY制御回路216であり、IOババスイクルにおい
て1ウエイト挿入している。メモリバスサイクルにおい
てはウェイトは挿入していない。第37図のコマンド信
号−)’回路212は第35図のコマンドデコード回路
2に比べ、ウェイト中1OR,及びIOWのパルスを伸
ばす働きが追加されている。
第37図に示す従来の回路中の各信号のタイミング関係
を示したものが第38図である。第36図と同様に、4
つのバスサイクルのタイミングチャートが示しである。
を示したものが第38図である。第36図と同様に、4
つのバスサイクルのタイミングチャートが示しである。
CLKは24MHzであるノテ、TSSTCの各クロッ
クサイクルの時間は83nsである。T21のメモリリ
ードバスサイクルとT23のメモリライトバスサイクル
は、0ウエイトであるので各バスサイクルの時間は16
7nsとなっている。これに対して、T22のI10リ
ードバスサイクルとT24のI10ライトバスサイクル
では、READY信号の操作により1ウエイト挿入して
おり、TS、・TC,TCの全部で3つのクロックサイ
クルからできている。すなわち、バスサイクル時間は2
50nsとなり、第36図のTS2、T34のバスサイ
クル時間と同じになっている。T22およびT24にお
ける10R,IOW信号は、挿入されたTCクロックサ
イクル中もアクティブであり、2クロツクサイクルの間
アクティブとなり、パルス幅は167nsとなっている
。
クサイクルの時間は83nsである。T21のメモリリ
ードバスサイクルとT23のメモリライトバスサイクル
は、0ウエイトであるので各バスサイクルの時間は16
7nsとなっている。これに対して、T22のI10リ
ードバスサイクルとT24のI10ライトバスサイクル
では、READY信号の操作により1ウエイト挿入して
おり、TS、・TC,TCの全部で3つのクロックサイ
クルからできている。すなわち、バスサイクル時間は2
50nsとなり、第36図のTS2、T34のバスサイ
クル時間と同じになっている。T22およびT24にお
ける10R,IOW信号は、挿入されたTCクロックサ
イクル中もアクティブであり、2クロツクサイクルの間
アクティブとなり、パルス幅は167nsとなっている
。
第37図、第38図に示す従来の方法は、CPUのレデ
ィ信号を使ってCPUにウェイトをかけ、バスサイクル
を引きのばすことによってIO装置の動作速度を調整し
ようというものであった。従来はこの方法でほとんど問
題なかったが、最近はこのウェイトを使った方法では完
全でないというケースができている。以下、そのケース
について説明する。
ィ信号を使ってCPUにウェイトをかけ、バスサイクル
を引きのばすことによってIO装置の動作速度を調整し
ようというものであった。従来はこの方法でほとんど問
題なかったが、最近はこのウェイトを使った方法では完
全でないというケースができている。以下、そのケース
について説明する。
最近のパーソナルコンピュータは標準化が進んできてお
り、特にオプションスロットと呼ばれる拡張ボード用の
コネクタについては、その仕様はかなり固定されたもの
となってきている。オプションスロットとはパソコンメ
ーカーが供給する基本的な機能の他に、さらに機能を追
加したいときに、ユーザーが自由に拡張ボードを挿入す
るためのコネクタである。拡張ボードはサードパーティ
と呼ばれる拡張ボードの専業メーカー及びパソコンメー
カー自身が多捕類のボードを用意しており、パソコンに
おける拡張ボードの重要性はますます大きなものとなっ
てきている。したがって、いまやパソコンメーカーは新
製品を出す場合、旧製品用に作られたすでに存在する数
多くの拡張ボードが動作するように新製品を設計しなけ
ればならない。
り、特にオプションスロットと呼ばれる拡張ボード用の
コネクタについては、その仕様はかなり固定されたもの
となってきている。オプションスロットとはパソコンメ
ーカーが供給する基本的な機能の他に、さらに機能を追
加したいときに、ユーザーが自由に拡張ボードを挿入す
るためのコネクタである。拡張ボードはサードパーティ
と呼ばれる拡張ボードの専業メーカー及びパソコンメー
カー自身が多捕類のボードを用意しており、パソコンに
おける拡張ボードの重要性はますます大きなものとなっ
てきている。したがって、いまやパソコンメーカーは新
製品を出す場合、旧製品用に作られたすでに存在する数
多くの拡張ボードが動作するように新製品を設計しなけ
ればならない。
そこで、第35図が旧製品の回路であり、第37図が新
製品の回路であるとして、またI10リードバスサイク
ル及びI10ライトバスサイクルがオプションスロット
上の拡張ボードに対するバスサイクルであると仮定して
考えてみよう。拡張ボードは既にある旧製品用に設計さ
れている。
製品の回路であるとして、またI10リードバスサイク
ル及びI10ライトバスサイクルがオプションスロット
上の拡張ボードに対するバスサイクルであると仮定して
考えてみよう。拡張ボードは既にある旧製品用に設計さ
れている。
すなわち、各信号は第36図の732及びT34のよう
なタイミングであるものとして、拡張ボードは設計され
ている。これに対して、第38図のT22及びT24は
1ウエイト挿入することによってバスサイクル時間だけ
はT32.734に合せこんだものの、T32.T34
と異なっている点も多くある。T24だけについてみて
も、たとえばIOW信号のパルス幅はT34のものと異
なっているしくT34では125nsなのに対し、T2
4では167 ns)また、IOW信号に対する書込み
データ(D15〜Do)のセットアツプ時間、及びホー
ルド時間もT34とは違っている。したがって、拡張ボ
ードによっては新製品(第37図)上では動作しないも
のも出てきてしまう。
なタイミングであるものとして、拡張ボードは設計され
ている。これに対して、第38図のT22及びT24は
1ウエイト挿入することによってバスサイクル時間だけ
はT32.734に合せこんだものの、T32.T34
と異なっている点も多くある。T24だけについてみて
も、たとえばIOW信号のパルス幅はT34のものと異
なっているしくT34では125nsなのに対し、T2
4では167 ns)また、IOW信号に対する書込み
データ(D15〜Do)のセットアツプ時間、及びホー
ルド時間もT34とは違っている。したがって、拡張ボ
ードによっては新製品(第37図)上では動作しないも
のも出てきてしまう。
一方、マイクロプロセッサについて前述の情報処理装置
とは異なる観点から検討してみる。
とは異なる観点から検討してみる。
このマイクロプロセッサのクロック周波数は、半導体技
術の進歩とともに年々高速化されてきている。また、情
報処理装置のメーカーは製品のコンパチビリティを重要
視するようにもなってきた。
術の進歩とともに年々高速化されてきている。また、情
報処理装置のメーカーは製品のコンパチビリティを重要
視するようにもなってきた。
すなわち、従来からある旧製品をバージョンアップした
新製品を出す場合、旧製品用に作られた財産(アプリケ
ーションソフトウェアや、オプションボード類のハード
ウェア)がそのまま新製品でも使えるように考慮してき
ている。その際、最もよく使われている手段はマイクロ
プロセッサのクロック周波数を2種類用意するものであ
る。19は旧製品におけるマイクロプロセッサの周波数
と同じ周波数であり、もう19は新製品で使うマイクロ
プロセッサの最高動作可能クロック周波数である。例え
ば、旧製品のマイクロプロセッサのクロック周波数が6
M Hzで、新製品のマイクロプロセッサの動作可能
最高クロック周波数が12MHzの場合、新製品では6
M)!zと12MHzの2つのクロック周波数を用意し
、これを何らかの手段(例えばデイツプスイッチ)で切
換えられるようにするわけである。新製品は通常12M
Hzで動作させるわけであるが、もし6MHzの旧製品
用に作られたアプリケーションプログラムが新製品上で
処理速度の差により正しく動作しなかった場合は、クロ
ック周波数を6 M Hzに切換えればよい。こうすれ
ば、新製品は旧製品とのコンパチビリティを保てるわけ
である。
新製品を出す場合、旧製品用に作られた財産(アプリケ
ーションソフトウェアや、オプションボード類のハード
ウェア)がそのまま新製品でも使えるように考慮してき
ている。その際、最もよく使われている手段はマイクロ
プロセッサのクロック周波数を2種類用意するものであ
る。19は旧製品におけるマイクロプロセッサの周波数
と同じ周波数であり、もう19は新製品で使うマイクロ
プロセッサの最高動作可能クロック周波数である。例え
ば、旧製品のマイクロプロセッサのクロック周波数が6
M Hzで、新製品のマイクロプロセッサの動作可能
最高クロック周波数が12MHzの場合、新製品では6
M)!zと12MHzの2つのクロック周波数を用意し
、これを何らかの手段(例えばデイツプスイッチ)で切
換えられるようにするわけである。新製品は通常12M
Hzで動作させるわけであるが、もし6MHzの旧製品
用に作られたアプリケーションプログラムが新製品上で
処理速度の差により正しく動作しなかった場合は、クロ
ック周波数を6 M Hzに切換えればよい。こうすれ
ば、新製品は旧製品とのコンパチビリティを保てるわけ
である。
このような情況下において、マイクロプロセッサのクロ
ック周波数切換回路が重要な位置を占めるようになって
きた。
ック周波数切換回路が重要な位置を占めるようになって
きた。
第39図(a)がクロック周波数の切換えに関する従来
の回路の例である。マイクロプロセッサはインテル社の
80C286であり、動作可能な最高クロック周波数は
24MHzである。なお、80C286は内部の動作処
理速度の2倍の周波数のクロックが必要であり、最高ク
ロック入力周波数が24 M Hzのものを12MHz
バージョンのCPvと呼んでいる。発振回路106は4
8MHzの信号を出力しており、この出力信号をCLK
lと呼ぶ。スイッチ5はCPV80C286のクロック
周波数の切換えを指示するもので、スイッチ5が下の位
置にあるとき、信号Sはローレベル(L)となり、スイ
ッチ5が上の位置にあるとき信号Sはハイレベル(H)
となる。フリップフロップ(FF)112は信号Sを同
期化して信号CAを作り出している。分周回路(2分周
74分周)107は信号CAがLのとき2分周回路とな
り、信号CAがHのとき4分周回路となる。分周回路1
07は2個のFFより構成されているが、そのQ出力を
Q 、Q とすると、QA−LのとB き(Q、QB)は(0,0)→(1,1)→A (0,0)と遷移し、CA−Hのときは(0,0)−4
(1,0)−(1,1) → (0,1)−(0゜0
)と遷移することが、第39図(c)の状態遷移図に示
されている。
の回路の例である。マイクロプロセッサはインテル社の
80C286であり、動作可能な最高クロック周波数は
24MHzである。なお、80C286は内部の動作処
理速度の2倍の周波数のクロックが必要であり、最高ク
ロック入力周波数が24 M Hzのものを12MHz
バージョンのCPvと呼んでいる。発振回路106は4
8MHzの信号を出力しており、この出力信号をCLK
lと呼ぶ。スイッチ5はCPV80C286のクロック
周波数の切換えを指示するもので、スイッチ5が下の位
置にあるとき、信号Sはローレベル(L)となり、スイ
ッチ5が上の位置にあるとき信号Sはハイレベル(H)
となる。フリップフロップ(FF)112は信号Sを同
期化して信号CAを作り出している。分周回路(2分周
74分周)107は信号CAがLのとき2分周回路とな
り、信号CAがHのとき4分周回路となる。分周回路1
07は2個のFFより構成されているが、そのQ出力を
Q 、Q とすると、QA−LのとB き(Q、QB)は(0,0)→(1,1)→A (0,0)と遷移し、CA−Hのときは(0,0)−4
(1,0)−(1,1) → (0,1)−(0゜0
)と遷移することが、第39図(c)の状態遷移図に示
されている。
第39図(a)に示す従来の情報処理装置の全体の動作
をみると、スイッチ5が下の位置にあるときCA−Lと
なり、分周回路107は2分周回路として機能し、48
MHzのCLKIに対し、cpvのクロックCLKOは
24 M Hzとなる。
をみると、スイッチ5が下の位置にあるときCA−Lと
なり、分周回路107は2分周回路として機能し、48
MHzのCLKIに対し、cpvのクロックCLKOは
24 M Hzとなる。
また、スイッチ5が上の位置にあるときCA−Hとなり
、分周回路107は4分周回路として機能し、CLKO
は12MHzとなる。すなわち、第39図(a)の分周
回路107はcpvクロック端子に24MHzと12M
Hzを切換えて供給している。なお、この関係は第39
図(b)にまとめられている。ここで、CA−0とCA
−Lは同じことを表わし、C−1とCA−Hも同じこと
を表わしている。そのタイミングチャートを第39図(
d)に示す。
、分周回路107は4分周回路として機能し、CLKO
は12MHzとなる。すなわち、第39図(a)の分周
回路107はcpvクロック端子に24MHzと12M
Hzを切換えて供給している。なお、この関係は第39
図(b)にまとめられている。ここで、CA−0とCA
−Lは同じことを表わし、C−1とCA−Hも同じこと
を表わしている。そのタイミングチャートを第39図(
d)に示す。
第40図はもうひとつの従来例である。これは2つの発
振回路116,126の出力CLKII。
振回路116,126の出力CLKII。
CLKI2をクロック切換回路117で切換えてCLK
Oに出力している。一方の発振回路116の周波数は2
4MHzであり、他方の発振回路126の周波数は12
MHzである。発振回路116と126は互いに独立に
発振しており、非同期であるため、クロック切換時にC
LKOに幅の狭いパルスが出る危険性があるが、クロッ
ク切換回路117はCLKOに規格外のパルスを出さな
いように工夫がされている。
Oに出力している。一方の発振回路116の周波数は2
4MHzであり、他方の発振回路126の周波数は12
MHzである。発振回路116と126は互いに独立に
発振しており、非同期であるため、クロック切換時にC
LKOに幅の狭いパルスが出る危険性があるが、クロッ
ク切換回路117はCLKOに規格外のパルスを出さな
いように工夫がされている。
本発明の第1の目的は、第35図〜第38図を参照して
説明した従来技術の問題点を解決することである。すな
わち、パーソナルコンピュータの新製品を設計する際、
メモリなどの高速化の進んだデバイスに対しては、CP
Uのクロック周波数を上げてバスサイクルを短くしなが
ら処理速度を上げつつも、オプションスロットのように
旧製品とのタイミングの互換性が重要であるバスサイク
ル、すなわち第35図から第38図の説明におけるI1
0リードバスサイクルとI10ライトバスサイクルに相
当するものに対しては、従来のようにバスサイクル時間
だけを旧際品と合わせるのではなく、全てのタイミング
を旧製品と合わせ込むような方法を提供することが本発
明の第1の目的である。
説明した従来技術の問題点を解決することである。すな
わち、パーソナルコンピュータの新製品を設計する際、
メモリなどの高速化の進んだデバイスに対しては、CP
Uのクロック周波数を上げてバスサイクルを短くしなが
ら処理速度を上げつつも、オプションスロットのように
旧製品とのタイミングの互換性が重要であるバスサイク
ル、すなわち第35図から第38図の説明におけるI1
0リードバスサイクルとI10ライトバスサイクルに相
当するものに対しては、従来のようにバスサイクル時間
だけを旧際品と合わせるのではなく、全てのタイミング
を旧製品と合わせ込むような方法を提供することが本発
明の第1の目的である。
一方、第39図(a)に示す従来例においては、CPv
に24MHzと12MHzのりO−/りを供給するため
、原発振として48MHzという非常に周波数の高い発
振回路が必要であった。これは電波障害の問題を考えた
とき、非常に大きな欠点である。また第40図の従来例
では、周波数こそ高くはないが2つの発振回路が必要で
あり、これもまた電波障害については不利であり、かつ
コスト的にも高くなってしまう。また、非同期の2つの
クロック信号(CLKII、CLKI2)を切換えるた
め、クロック切換回路117は複雑な回路になってしま
っている。
に24MHzと12MHzのりO−/りを供給するため
、原発振として48MHzという非常に周波数の高い発
振回路が必要であった。これは電波障害の問題を考えた
とき、非常に大きな欠点である。また第40図の従来例
では、周波数こそ高くはないが2つの発振回路が必要で
あり、これもまた電波障害については不利であり、かつ
コスト的にも高くなってしまう。また、非同期の2つの
クロック信号(CLKII、CLKI2)を切換えるた
め、クロック切換回路117は複雑な回路になってしま
っている。
本発明の第2の目的は、第39図および第40図のよう
な従来技術の問題点のうち、おもに電波障害とコストの
問題を解決した新しいクロック切換回路を有する情報処
理装置を提供することである。
な従来技術の問題点のうち、おもに電波障害とコストの
問題を解決した新しいクロック切換回路を有する情報処
理装置を提供することである。
前述の第1の目的を達成するために、本発明ではCPU
にウェイトをかけるのではなく、CPUクロックそのも
のの周波数を下げてしまうという方法をとっている。す
なわち、メモリ等の高速で動作するデバイスに対するバ
スサイクルの時はクロック周波数を上げ、低速で動作さ
せるべきバスサイクルの時はクロック周波数を下げて、
各バスサイクルごとにダイナミックにクロック周波数を
切換えている。すなわち本発明は、中央処理装置を含む
情報処理装置において、一定周波数のパルス信号を出力
する発振回路と、中央処理装置から出力されたステート
識別信号を入力し、このステート識別信号の関数として
の周波数変換指示信号を生成して出力する周波数変換指
示回路と、パルス信号を入力すると共に、このパルス信
号の周波数を周波数変換指示信号に従って変換して出力
する周波数変換回路とを備え、中央処理装置は周波数変
換されたパルス信号をクロック信号として入力すること
を特徴とする。また本発明は、一定周波数のパルス信号
を生成する外部の発振回路よりクロック入力端子にパル
ス信号の供給を受けるマイクロプロセッサにおいて、当
該マイクロプロセッサが実行すべきバスサイクルの種類
によって、パルス信号より作られる当該マイクロプロセ
ッサ内部の動作クロックの周波数を変え得る機能を有す
ることを特徴とする。
にウェイトをかけるのではなく、CPUクロックそのも
のの周波数を下げてしまうという方法をとっている。す
なわち、メモリ等の高速で動作するデバイスに対するバ
スサイクルの時はクロック周波数を上げ、低速で動作さ
せるべきバスサイクルの時はクロック周波数を下げて、
各バスサイクルごとにダイナミックにクロック周波数を
切換えている。すなわち本発明は、中央処理装置を含む
情報処理装置において、一定周波数のパルス信号を出力
する発振回路と、中央処理装置から出力されたステート
識別信号を入力し、このステート識別信号の関数として
の周波数変換指示信号を生成して出力する周波数変換指
示回路と、パルス信号を入力すると共に、このパルス信
号の周波数を周波数変換指示信号に従って変換して出力
する周波数変換回路とを備え、中央処理装置は周波数変
換されたパルス信号をクロック信号として入力すること
を特徴とする。また本発明は、一定周波数のパルス信号
を生成する外部の発振回路よりクロック入力端子にパル
ス信号の供給を受けるマイクロプロセッサにおいて、当
該マイクロプロセッサが実行すべきバスサイクルの種類
によって、パルス信号より作られる当該マイクロプロセ
ッサ内部の動作クロックの周波数を変え得る機能を有す
ることを特徴とする。
一方、上記第2の目的を達成するために、本発明は発振
回路の出力パルスを一定割合で間引くようなりロック制
御回路を備えるようにしている。
回路の出力パルスを一定割合で間引くようなりロック制
御回路を備えるようにしている。
すなわち本発明は、クロック入力端子を有するマイクロ
プロセッサと、このクロック入力端子に2種類以上の周
波数のクロックを供給するクロック制御回路とを少なく
とも含み、マイクロプロセッサは2種類以上の動作スピ
ードモードを有する情報処理装置において、クロック制
御回路は、クロックの周波数を指示するクロック周波数
指示手段と、一定周波数の信号を出力する発振回路と、
発振回路の出力を一定割合で間引くための間引き割合制
御信号を作り出す間引き割合制御回路と、発振回路の出
力を間引き割合制御信号によりディスエーブルかイネー
ブルかにするクロックパルスON/OFF制御回路とを
有して成り、間引き割合制御回路の間引き割合をクロッ
ク周波数指示手段からの指示に従って変化させることに
より、マイクロプロセッサへ供給するクロックの周波数
を制御することを特徴とする。
プロセッサと、このクロック入力端子に2種類以上の周
波数のクロックを供給するクロック制御回路とを少なく
とも含み、マイクロプロセッサは2種類以上の動作スピ
ードモードを有する情報処理装置において、クロック制
御回路は、クロックの周波数を指示するクロック周波数
指示手段と、一定周波数の信号を出力する発振回路と、
発振回路の出力を一定割合で間引くための間引き割合制
御信号を作り出す間引き割合制御回路と、発振回路の出
力を間引き割合制御信号によりディスエーブルかイネー
ブルかにするクロックパルスON/OFF制御回路とを
有して成り、間引き割合制御回路の間引き割合をクロッ
ク周波数指示手段からの指示に従って変化させることに
より、マイクロプロセッサへ供給するクロックの周波数
を制御することを特徴とする。
本発明によれば、動作クロックがタイナミックに切り換
えられるため、動作の速いデバイスと遅いデバイスに、
共に対応することが可能になる。
えられるため、動作の速いデバイスと遅いデバイスに、
共に対応することが可能になる。
また、本発明によればパルス信号の間引きにより2種類
以上のクロック信号が生成されるので、電波障害を生じ
させることなく情報処理装置を設計し得る。
以上のクロック信号が生成されるので、電波障害を生じ
させることなく情報処理装置を設計し得る。
以下、実施例にもとづいて本発明の詳細な説明する。
第1図は本発明の第1実施例に係る情報処理装置の構成
図である。CPUIは80286の12M Hzバージ
ョン品である。コマンドデコード回路2は第35図のコ
マンドデコード回路と全く同じである。CPUIのRE
ADY信号も第35図と同様にローに固定されている。
図である。CPUIは80286の12M Hzバージ
ョン品である。コマンドデコード回路2は第35図のコ
マンドデコード回路と全く同じである。CPUIのRE
ADY信号も第35図と同様にローに固定されている。
第1図の装置が第35図の装置と異なっている点は、C
PUIのCLK信号を作る回路のみである。発振回路3
の周波数は48MHzである。周波数変換回路4は本実
施例においては3分周72分周切替え分周回路で実現さ
れている。周波数変換指示信号Bがローのとき2分周回
路となり、ハイのとき3分周回路となる。発振回路3の
出力は周波数変換回路4で周波数が変換され、その出力
CがCPU1のクロック信号となっている。すなわち、
周波数変換指示信号Bがローのとき48MHzは2分周
され、24MHzの信号CがCPUクロックとなり、指
示信号Bがハイのとき48 M Hzは3分周され、1
6MHzの信号CがCPUクロックとなる。周波数変換
指示回路5はCPUのステート識別信号すなわちM/I
01S1、SOからCPUが実行するバスサイクルを
識別し、各バスサイクルに対応した周波数変換指示信号
Bを出力する。本実施例においては、メモリバスサイク
ル(メモリリードバスサイクルとメモリライトバスサイ
クル)のとき指示信号Bはローとなり、I10バスサイ
クルCl10リードバスサイクルとI10ライトバスサ
イクル)のとき指示信号Bはハイとなる。すなわち、メ
モリバスサイクル中は、周波数変換指示回路5の出力B
はローとなり、周波数変換回路4は2分周回路となって
その出力Cは24 M Hzとなる。また、I10バス
サイクル中は周波数変換指示回路5の出力Bはハイとな
り、周波数変換回路4は3分周回路となり、その出力C
は16MH2となる。周波数変換指示回路5の中の信号
Aは、TSクロックサイクル中にCPUIより出力され
るスナートぶ別信号M/IU、SL、SLIをデコード
してメモリバスサイクルを検出し、これが2つのフリッ
プフロップで引き伸ばされ、バスサイクル中は安定して
周波数変換指示信号Bが出力されている。周波数変換指
示回路5の中の信号A及びBについては第2図を参照さ
れたい。
PUIのCLK信号を作る回路のみである。発振回路3
の周波数は48MHzである。周波数変換回路4は本実
施例においては3分周72分周切替え分周回路で実現さ
れている。周波数変換指示信号Bがローのとき2分周回
路となり、ハイのとき3分周回路となる。発振回路3の
出力は周波数変換回路4で周波数が変換され、その出力
CがCPU1のクロック信号となっている。すなわち、
周波数変換指示信号Bがローのとき48MHzは2分周
され、24MHzの信号CがCPUクロックとなり、指
示信号Bがハイのとき48 M Hzは3分周され、1
6MHzの信号CがCPUクロックとなる。周波数変換
指示回路5はCPUのステート識別信号すなわちM/I
01S1、SOからCPUが実行するバスサイクルを
識別し、各バスサイクルに対応した周波数変換指示信号
Bを出力する。本実施例においては、メモリバスサイク
ル(メモリリードバスサイクルとメモリライトバスサイ
クル)のとき指示信号Bはローとなり、I10バスサイ
クルCl10リードバスサイクルとI10ライトバスサ
イクル)のとき指示信号Bはハイとなる。すなわち、メ
モリバスサイクル中は、周波数変換指示回路5の出力B
はローとなり、周波数変換回路4は2分周回路となって
その出力Cは24 M Hzとなる。また、I10バス
サイクル中は周波数変換指示回路5の出力Bはハイとな
り、周波数変換回路4は3分周回路となり、その出力C
は16MH2となる。周波数変換指示回路5の中の信号
Aは、TSクロックサイクル中にCPUIより出力され
るスナートぶ別信号M/IU、SL、SLIをデコード
してメモリバスサイクルを検出し、これが2つのフリッ
プフロップで引き伸ばされ、バスサイクル中は安定して
周波数変換指示信号Bが出力されている。周波数変換指
示回路5の中の信号A及びBについては第2図を参照さ
れたい。
さて、以上のように第1図の実施例では、CPU1がメ
モリバスサイクルを実行中はCPUクロックは24MH
z (CPU内部は12MHzで動作)となり、I1
0バスサイクルを実行中はCPUクロックは16MHz
(CPU内部は3MHzで動作)となり、ダイナミ
ックにクロック周波数が切換わるようになっているわけ
であるが、第1図のCPUIが、第38図(従来例)及
び第36図(基準となる例)と同じ4つのバスサイクル
を実行したとき、そのバスサイのクルタイミングがどう
なるかを、第2図にタイミングチャートで示す。
モリバスサイクルを実行中はCPUクロックは24MH
z (CPU内部は12MHzで動作)となり、I1
0バスサイクルを実行中はCPUクロックは16MHz
(CPU内部は3MHzで動作)となり、ダイナミ
ックにクロック周波数が切換わるようになっているわけ
であるが、第1図のCPUIが、第38図(従来例)及
び第36図(基準となる例)と同じ4つのバスサイクル
を実行したとき、そのバスサイのクルタイミングがどう
なるかを、第2図にタイミングチャートで示す。
T11のメモリリードバスサイクル及び713のメモリ
ライトバスサイクルにおいては、CPU1のCLKは2
4MHzであり、またREADYはローでウェイトは挿
入されないので、バスサイクル時間はそれぞれ167n
sとなり、これは第38図の721及び723と同じで
ある。一方、T12のI10リードバスサイクルとT1
4のI10ライトバスサイクルにおいて、CPU1のC
LKは16MHzになり、クロック周波数がメモリバス
サイクルのときに比べて下がっている。また、第1図の
実施例では、I10バスサイクルのときにもREADY
はローであり、ウェイトが入らない。したがって、T1
2及びT14のバスサイクル時間は250 nsとなる
。
ライトバスサイクルにおいては、CPU1のCLKは2
4MHzであり、またREADYはローでウェイトは挿
入されないので、バスサイクル時間はそれぞれ167n
sとなり、これは第38図の721及び723と同じで
ある。一方、T12のI10リードバスサイクルとT1
4のI10ライトバスサイクルにおいて、CPU1のC
LKは16MHzになり、クロック周波数がメモリバス
サイクルのときに比べて下がっている。また、第1図の
実施例では、I10バスサイクルのときにもREADY
はローであり、ウェイトが入らない。したがって、T1
2及びT14のバスサイクル時間は250 nsとなる
。
バスサイクル時間について見れば、第38図(従来技術
)の722及びT24と第2図(本実施例)の712及
びT14とは同じであるが、バスサイクル内の各信号の
タイミングに着目してみると決定的なちがいがある。第
2図の712及びT14における各信号のタイミングは
、第36図(基準となる情報処理装置のタイミングチャ
ート)の732及びT34における各信号のタイミング
と完全に同じになっているのである。これは、第1図で
はI10バスサイクルにおけるCPUのクロックを、第
35図において!10バスサイクルを実行したときのC
PUのクロックに合わせたことによって達成されたもの
である。第38図のT22及びT24がバスサイクル時
間だけは第36図のT32及びT34に合わせたものの
、バスサイクル内の各信号のタイミングまでは合わせら
れなかったのに比べて大きな改善である。
)の722及びT24と第2図(本実施例)の712及
びT14とは同じであるが、バスサイクル内の各信号の
タイミングに着目してみると決定的なちがいがある。第
2図の712及びT14における各信号のタイミングは
、第36図(基準となる情報処理装置のタイミングチャ
ート)の732及びT34における各信号のタイミング
と完全に同じになっているのである。これは、第1図で
はI10バスサイクルにおけるCPUのクロックを、第
35図において!10バスサイクルを実行したときのC
PUのクロックに合わせたことによって達成されたもの
である。第38図のT22及びT24がバスサイクル時
間だけは第36図のT32及びT34に合わせたものの
、バスサイクル内の各信号のタイミングまでは合わせら
れなかったのに比べて大きな改善である。
第3図は本発明の′N52の実施例に係る情報処理装置
の構成図であり、第1図に示す第1実施例中の周波数変
換指示回路5を、部分的に修正した周波数変換指示回路
35で置き換えたものである。
の構成図であり、第1図に示す第1実施例中の周波数変
換指示回路5を、部分的に修正した周波数変換指示回路
35で置き換えたものである。
第1図においては、周波数変換指示回路5はステート識
別信号(M/10、Sl、So)のみを入力としており
、周波数変換指示信号Bはステート識別信号のみの関数
であった。これに対し、第3図の周波数変換指示回路3
5はステート識別信号(M/10、Sl、SO)の他に
CPUのアドレス(A23、A22)も入力としており
、周波数変換指示信号39はステート識別信号とアドレ
スの関数となっている。ゲート36はアドレスをデコー
ドするためのものであり、A23−A22−〇のときに
のみゲート36の出力がハイとなる。
別信号(M/10、Sl、So)のみを入力としており
、周波数変換指示信号Bはステート識別信号のみの関数
であった。これに対し、第3図の周波数変換指示回路3
5はステート識別信号(M/10、Sl、SO)の他に
CPUのアドレス(A23、A22)も入力としており
、周波数変換指示信号39はステート識別信号とアドレ
スの関数となっている。ゲート36はアドレスをデコー
ドするためのものであり、A23−A22−〇のときに
のみゲート36の出力がハイとなる。
すなわち、第3図ではCPUIがA23−A22−〇で
あるアドレス領域に対して、メモリリードバスサイクル
(M/10.Sl、5O−1,0,1)又はメモリライ
トバスサイクル(M/10゜Sl、5O−1,1,0)
を実行した場合にのみ周波数変換指示信号39がローと
なり、CPUクロックは24MHzとなる。それ以外の
とき、すなわち、A23−A22−0でないアドレス領
域へのメモリバスサイクルとメモリバスサイクル以外の
すべてのバスサイクルのときには、CPUクロックは1
6MHzとなる。
あるアドレス領域に対して、メモリリードバスサイクル
(M/10.Sl、5O−1,0,1)又はメモリライ
トバスサイクル(M/10゜Sl、5O−1,1,0)
を実行した場合にのみ周波数変換指示信号39がローと
なり、CPUクロックは24MHzとなる。それ以外の
とき、すなわち、A23−A22−0でないアドレス領
域へのメモリバスサイクルとメモリバスサイクル以外の
すべてのバスサイクルのときには、CPUクロックは1
6MHzとなる。
第4図は本発明の実施例に係る情報処理装置の一般形を
示したものである。第35図に示す装置、すなわち基準
となる情報処理装置と比較すると、周波数変換回路10
4と周波数変換回路105が付加されているのがわかる
。
示したものである。第35図に示す装置、すなわち基準
となる情報処理装置と比較すると、周波数変換回路10
4と周波数変換回路105が付加されているのがわかる
。
次に、周波数変換回路について詳しく説明する。
第5図及び第6図は第1図に示す情報処理装置の中の、
周波数変換回路4の構成と動作の説明をしたものである
。第5図(a)は周波数変換回路4を取りだしたもので
あるが、信号名は第1図の例と多少ちがっている。周波
数変換指示信号ax(第1図ではB)、周波数変換回路
のクロック出力をCout (第1図ではC)と記して
いる。フリップフロップ(FF)101と102が分周
回路として機能する。周波数変換指示信号axの値によ
って分周比が制御されるわけであるが、aXと分周比及
びCoutとの関係を第5図(b)に、そのタイミング
チャートを同図(C)に示す。また、FFl0I、10
2のQ出力をQ 、Q とB したときのQ 、Q の状態遷移図を第6図に示B す。同図(a)がax−0の場合、同図(b)がaxm
lの場合である。
周波数変換回路4の構成と動作の説明をしたものである
。第5図(a)は周波数変換回路4を取りだしたもので
あるが、信号名は第1図の例と多少ちがっている。周波
数変換指示信号ax(第1図ではB)、周波数変換回路
のクロック出力をCout (第1図ではC)と記して
いる。フリップフロップ(FF)101と102が分周
回路として機能する。周波数変換指示信号axの値によ
って分周比が制御されるわけであるが、aXと分周比及
びCoutとの関係を第5図(b)に、そのタイミング
チャートを同図(C)に示す。また、FFl0I、10
2のQ出力をQ 、Q とB したときのQ 、Q の状態遷移図を第6図に示B す。同図(a)がax−0の場合、同図(b)がaxm
lの場合である。
第7図及び第8図は周波数変換回路の第2の実施例に係
る図であり、これは周波数変換回路が2分周、3分周、
4分周の3つの分周比を有する場合の実施例である。第
7図(a)の回路41が周波数変換回路であり、第1図
の周波数変換回路4と置き換わるものである。しかし、
回路41は3つの分周比を有するため、周波数変換指示
信号はaxとbxの2本必要である。
る図であり、これは周波数変換回路が2分周、3分周、
4分周の3つの分周比を有する場合の実施例である。第
7図(a)の回路41が周波数変換回路であり、第1図
の周波数変換回路4と置き換わるものである。しかし、
回路41は3つの分周比を有するため、周波数変換指示
信号はaxとbxの2本必要である。
したがって、第1図の情報処理装置の周波数変換回路4
を回路41で置き換えるとき、それに伴なって周波数変
換指示回路5についても2本の周波数変換指示信号を出
力するような別の周波数変換指示回路で置き換えなけれ
ばならない。この周波数変換指示回路の例は、簡単にい
くらでも考えられるが、本発明の本質には特に関係ない
ので省略する。
を回路41で置き換えるとき、それに伴なって周波数変
換指示回路5についても2本の周波数変換指示信号を出
力するような別の周波数変換指示回路で置き換えなけれ
ばならない。この周波数変換指示回路の例は、簡単にい
くらでも考えられるが、本発明の本質には特に関係ない
ので省略する。
FF103.104が周波数変換指示信号ax。
bxの値によって2分周/3分周/4分周回路として機
能するわけであるが、その関係をff17図(b)に、
そのタイミングチャートを第7図(C)に示す。第7図
においては発振回路からの信号048Mが48MHzで
ある場合が示しであるが、特にこれに限定されるもので
はない。FF103.104のQ出力をそれぞれQ
、Q としたときB のQ 、Q の状態遷移図を第8図に示す。同図B (a)はax−ISbx−0の場合、同図(b)はax
−1、bxmlの場合、同図(c)はax−1、bx−
1の場合である。
能するわけであるが、その関係をff17図(b)に、
そのタイミングチャートを第7図(C)に示す。第7図
においては発振回路からの信号048Mが48MHzで
ある場合が示しであるが、特にこれに限定されるもので
はない。FF103.104のQ出力をそれぞれQ
、Q としたときB のQ 、Q の状態遷移図を第8図に示す。同図B (a)はax−ISbx−0の場合、同図(b)はax
−1、bxmlの場合、同図(c)はax−1、bx−
1の場合である。
第9図と第10図は周波数変換回路の第3の実施例に係
る図である。第9図(a)の回路42は周波数変換回路
であり、第7図(a)の回路41に非常によく似ている
が一部修正されている。それは、クロック出力(Cou
t)の波形のロー期間とハイ期間のデユーティである。
る図である。第9図(a)の回路42は周波数変換回路
であり、第7図(a)の回路41に非常によく似ている
が一部修正されている。それは、クロック出力(Cou
t)の波形のロー期間とハイ期間のデユーティである。
第7図(a)のクロック出力Coutのデユーティは、
2分周のとき1:1であり、3分周のとき1:2であり
、4分周のとき2:2であった。これに対し、第9図(
a)のCoutのデユーティは、2分周のとき1:1で
あり、3分周のとき1:2であり、4分周のとき1:3
となっており、分周比をmとするとデユーティはすべて
1:m−1の形になっている。
2分周のとき1:1であり、3分周のとき1:2であり
、4分周のとき2:2であった。これに対し、第9図(
a)のCoutのデユーティは、2分周のとき1:1で
あり、3分周のとき1:2であり、4分周のとき1:3
となっており、分周比をmとするとデユーティはすべて
1:m−1の形になっている。
第9図(a)のFF105.106は、FF103.1
04と全く同じ回路であり、ax。
04と全く同じ回路であり、ax。
bxの値に対する動作も全く同じである。しかし、第9
図(a)ではもうひとつのT;’F107が追加されて
おり、これが出力Coutの波形デユーティをコントロ
ールして、1:m−1の形にしている。ax、bxとC
ou を及び分周比の関係を第11図(b)に、そのタ
イミングチャートを同図(c)に示す。m10図はFF
105.106.107のQ出力であるQ %QB1Q
oの状態遷^ 柱間である。
図(a)ではもうひとつのT;’F107が追加されて
おり、これが出力Coutの波形デユーティをコントロ
ールして、1:m−1の形にしている。ax、bxとC
ou を及び分周比の関係を第11図(b)に、そのタ
イミングチャートを同図(c)に示す。m10図はFF
105.106.107のQ出力であるQ %QB1Q
oの状態遷^ 柱間である。
第11図(a)〜(e)は周波数変換回路の第4の実施
例に係る図である。同図(a)が周波数変換回路の回路
図であり、CLKI、CLKOlCAはそれぞれ周波数
変換回路のクロック入力、クロック出力および周波数変
換指示信号である。
例に係る図である。同図(a)が周波数変換回路の回路
図であり、CLKI、CLKOlCAはそれぞれ周波数
変換回路のクロック入力、クロック出力および周波数変
換指示信号である。
第11図(a)の周波数変換回路において、CLKOの
周波数はCA −0のときCLKIと同一であり、CA
−1のときCLKIの周波数の172となっている。す
なわち、CLKIの周波数をfとすると、第11図Ca
)の回路はfとf/2の周波数を作り出す周波数変換回
路であるといえる。
周波数はCA −0のときCLKIと同一であり、CA
−1のときCLKIの周波数の172となっている。す
なわち、CLKIの周波数をfとすると、第11図Ca
)の回路はfとf/2の周波数を作り出す周波数変換回
路であるといえる。
なお、この関係は同図(b)にまとめられている。
第11図(a)の回路の特徴は、クロック人力CLKI
のパルスを一定割合で間引くことにより周波数変換して
、クロック出力CLKOを作り出しているという点であ
り、第5図(a)、第7図(a)および第9図(a)の
回路が、クロック人力を分周した分周出力をクロック出
力とすることにより周波数変換している点と大きく異な
っている。
のパルスを一定割合で間引くことにより周波数変換して
、クロック出力CLKOを作り出しているという点であ
り、第5図(a)、第7図(a)および第9図(a)の
回路が、クロック人力を分周した分周出力をクロック出
力とすることにより周波数変換している点と大きく異な
っている。
以下、第11図(a)の周波数変換回路の動作を簡単に
説明する。第11図(a)の回路において、FF200
はCLKIのパルスを間引く割合を作り出すカウンタと
して動作する。回路220は間引き割合制御カウンタで
あり、間引き割合制御信号230を出力する。クロック
パルスON/OFF制御回路240はORゲートで構成
されている。間引き割合制御信号230がローレベルの
ときは、クロック人力CLKIはそのままクロックパル
スON/OFF制御回路240を通過してクロック出力
CLKOとなり、制御信号230がハイレベルのときは
CLKIはORゲート240で止められて、CLKOは
Hに固定されてクロックパルスは出ない。周波数変換指
示信号CAがLのときはFF200の出力は常にLであ
り、したがって制御信号230もLとなる。すなわち、
CAがLのときはCLKO−CLKIとなる。また、C
AがHのときは間引き割合制御カウンタ220は2進カ
ウンタとなり、制御信号230 i;t CLKIパル
スが1発大るごとに反転してLとHを交互にくり返す。
説明する。第11図(a)の回路において、FF200
はCLKIのパルスを間引く割合を作り出すカウンタと
して動作する。回路220は間引き割合制御カウンタで
あり、間引き割合制御信号230を出力する。クロック
パルスON/OFF制御回路240はORゲートで構成
されている。間引き割合制御信号230がローレベルの
ときは、クロック人力CLKIはそのままクロックパル
スON/OFF制御回路240を通過してクロック出力
CLKOとなり、制御信号230がハイレベルのときは
CLKIはORゲート240で止められて、CLKOは
Hに固定されてクロックパルスは出ない。周波数変換指
示信号CAがLのときはFF200の出力は常にLであ
り、したがって制御信号230もLとなる。すなわち、
CAがLのときはCLKO−CLKIとなる。また、C
AがHのときは間引き割合制御カウンタ220は2進カ
ウンタとなり、制御信号230 i;t CLKIパル
スが1発大るごとに反転してLとHを交互にくり返す。
すなわち、CAがHのときはCLKIは2回に1回パル
スが間引かれてCLKOに出ていく。CLKIの周波数
をfとすると、CLKOの周波数はCA””Lのときf
となり、CA−Hのときf/2となる。
スが間引かれてCLKOに出ていく。CLKIの周波数
をfとすると、CLKOの周波数はCA””Lのときf
となり、CA−Hのときf/2となる。
第11図(c)及び同図(d)は間引き割合制御カウン
タの動作を状態遷移図と状態遷移表で表わしたものであ
る。第11図(c)の状態遷移図において、状!!SO
のときCLKIのパルスはクロックパルスON / O
F F $制御回路であるORゲ−)240を通過し、
状BS1のときCLKIのパルスはORゲート240で
止められる。第11図(a)の回路の動作タイミングチ
ャートを同図(e)に示す。このチャートは、3つのバ
スサイクルが実行された場合の例であり、第1サイクル
と第3サイクルではCLKOの周波数はfとし、第2サ
イクルではCLKOの周波数はf/2としている。周波
数変換指示信号CAはバスサイクルごとに値が決まる信
号であり、周波数変換指示回路によって作られるわけで
あるが、本実施例においてはこの信号は新たなバスサイ
クルが始まったあとの最初のCLKIの立上りのタイミ
ングTtまでに安定し、以後、そのバスサイクルが終了
するまでの間、正しい値を保持しているものと仮定して
いる。
タの動作を状態遷移図と状態遷移表で表わしたものであ
る。第11図(c)の状態遷移図において、状!!SO
のときCLKIのパルスはクロックパルスON / O
F F $制御回路であるORゲ−)240を通過し、
状BS1のときCLKIのパルスはORゲート240で
止められる。第11図(a)の回路の動作タイミングチ
ャートを同図(e)に示す。このチャートは、3つのバ
スサイクルが実行された場合の例であり、第1サイクル
と第3サイクルではCLKOの周波数はfとし、第2サ
イクルではCLKOの周波数はf/2としている。周波
数変換指示信号CAはバスサイクルごとに値が決まる信
号であり、周波数変換指示回路によって作られるわけで
あるが、本実施例においてはこの信号は新たなバスサイ
クルが始まったあとの最初のCLKIの立上りのタイミ
ングTtまでに安定し、以後、そのバスサイクルが終了
するまでの間、正しい値を保持しているものと仮定して
いる。
第12図(a)〜(e)は周波数変換回路の第5の実施
例に係る図である。同図(a)が周波数変換回路の回路
図であり、CLKIの周波数をfとするときは、周波数
変換指示信号CAがLのときCLKOの周波数はfとな
り、CAがHのときCLKOの周波数はf/3となって
いる(第12図(b)参照)。第12図(C)と同図(
d)は、同図(a)の間引き割合制御カウンタ221の
状態遷移図と状態遷移表であり、第12図(e)は同図
(a)の回路のタイミングチャートである。
例に係る図である。同図(a)が周波数変換回路の回路
図であり、CLKIの周波数をfとするときは、周波数
変換指示信号CAがLのときCLKOの周波数はfとな
り、CAがHのときCLKOの周波数はf/3となって
いる(第12図(b)参照)。第12図(C)と同図(
d)は、同図(a)の間引き割合制御カウンタ221の
状態遷移図と状態遷移表であり、第12図(e)は同図
(a)の回路のタイミングチャートである。
第13図(a)〜(e)は周波数変換回路の第6の実施
例に係る図である。同図(a)が周波数変換回路の回路
図であり、そのCAとCLKOの関係は同図(b)のと
おりである。第13図(c)と同図(d)は、間引き割
合制御カウンタ222の状態遷移図と状態遷移表であり
、第13図(e)は同図(a)に示す回路のタイミング
チャートである。
例に係る図である。同図(a)が周波数変換回路の回路
図であり、そのCAとCLKOの関係は同図(b)のと
おりである。第13図(c)と同図(d)は、間引き割
合制御カウンタ222の状態遷移図と状態遷移表であり
、第13図(e)は同図(a)に示す回路のタイミング
チャートである。
第14図(a)〜(d)は周波数変換回路の第7の実施
例に係る図である。同図(a)が周波数変換回路の回路
図であり、これは2本の周波数変換指示信号CSCによ
ってCLKOには4種A 類の周波数を出力することができる。CSCAとCLK
Oの4種類の周波数の関係は同図(b)のようになる。
例に係る図である。同図(a)が周波数変換回路の回路
図であり、これは2本の周波数変換指示信号CSCによ
ってCLKOには4種A 類の周波数を出力することができる。CSCAとCLK
Oの4種類の周波数の関係は同図(b)のようになる。
第14図(c)と同図(d)は間引き割合制御カウンタ
223の状態遷移図と状態遷移表である。
223の状態遷移図と状態遷移表である。
第15図(a)、(b)は周波数変換回路の第8の実施
例に係る図である。同図(a)が周波数変換回路の回路
図であり、この回路では、4本の周波数変換指示信号c
、c Sc Sc によりCBA ってCLKOには16種類の周波数を出力することがで
きる。c 、、c Sc 、c とCLKOC
BA の関係は、第15図(b)に示すとおりである。
例に係る図である。同図(a)が周波数変換回路の回路
図であり、この回路では、4本の周波数変換指示信号c
、c Sc Sc によりCBA ってCLKOには16種類の周波数を出力することがで
きる。c 、、c Sc 、c とCLKOC
BA の関係は、第15図(b)に示すとおりである。
第16図(a)〜(e)は周波数変換回路の第9の実施
例に係る図である。同図(a)が周波数変換回路の回路
図であり、周波数変換指示信号CAとクロック出力CL
KOの関係は同図(b)に示すとおりであり、これは第
11図(b)と同じである。すなわち、第16図(a)
に示す第9の実施例は第11図(a)の第4の実施例と
同じ機能を持っており、ともにCLKOの周波数はfと
f/2の2通りである。しかし、両者の間には大きな違
いがひとつある。それは、バスサイクルが始まってから
、周波数変換指示信号CAが正しい値に安定するまでの
時間である。第11図に示示す第4の実施例においては
、CAはバスサイクルが始まった後の最初のCLKIの
立上りタイミングTlまでに正しい値が出力されるもの
としていた。これに対して第16図(a)〜(e)に示
す第9の実施例では、CAはT1までには正しい値が出
力されず、T1の次のCLKIの立下りタイミングT2
までに正しい値が出力されるものとしている。この場合
、状態SOにおいて、CAの値によってSO(CA−0
のとき)または51(CA−1のとき)へ分岐するとい
う第11図(C)のような状態遷移図は作れず、この時
点ではCAの値がまだ正しくないので無条件に81へ分
岐させることになり、第16図(c)のような状態遷移
図ができ上がる。第16図(c)中の“1”は無条件分
岐を示す。
例に係る図である。同図(a)が周波数変換回路の回路
図であり、周波数変換指示信号CAとクロック出力CL
KOの関係は同図(b)に示すとおりであり、これは第
11図(b)と同じである。すなわち、第16図(a)
に示す第9の実施例は第11図(a)の第4の実施例と
同じ機能を持っており、ともにCLKOの周波数はfと
f/2の2通りである。しかし、両者の間には大きな違
いがひとつある。それは、バスサイクルが始まってから
、周波数変換指示信号CAが正しい値に安定するまでの
時間である。第11図に示示す第4の実施例においては
、CAはバスサイクルが始まった後の最初のCLKIの
立上りタイミングTlまでに正しい値が出力されるもの
としていた。これに対して第16図(a)〜(e)に示
す第9の実施例では、CAはT1までには正しい値が出
力されず、T1の次のCLKIの立下りタイミングT2
までに正しい値が出力されるものとしている。この場合
、状態SOにおいて、CAの値によってSO(CA−0
のとき)または51(CA−1のとき)へ分岐するとい
う第11図(C)のような状態遷移図は作れず、この時
点ではCAの値がまだ正しくないので無条件に81へ分
岐させることになり、第16図(c)のような状態遷移
図ができ上がる。第16図(c)中の“1”は無条件分
岐を示す。
この関係で、間引き割合制御カウンタ320の構造は第
11図(a)のカウンタ220の構造と多少ちがってく
る。また、第11図(a)においては状態SOのとき(
QA−0のとき)CLKIのパルスを通過させ、状8S
1のとき(QA−1のとき)止めればよいので、状態S
OO40あることを示す信号230とCLKIをORす
ることによりクロックパルスON/OFF制御回路を構
成していた。これに対して、第16図(a)では、状態
SOO40とき常にCLKIのパルスを止めるのではな
く、状態SOO40かつ、CA−1のときにのみ、CL
Klを止めなければならないので、ORゲート340の
ようなりロックON/OFF制御回路が必要となる。第
16図(C)及び第16図(d)はそれぞれ間引き割合
制御カウンタ320の状態遷移図と状Bl!!移表であ
り、第16図(e)は第16図(a)のタイミングチャ
ートである。
11図(a)のカウンタ220の構造と多少ちがってく
る。また、第11図(a)においては状態SOのとき(
QA−0のとき)CLKIのパルスを通過させ、状8S
1のとき(QA−1のとき)止めればよいので、状態S
OO40あることを示す信号230とCLKIをORす
ることによりクロックパルスON/OFF制御回路を構
成していた。これに対して、第16図(a)では、状態
SOO40とき常にCLKIのパルスを止めるのではな
く、状態SOO40かつ、CA−1のときにのみ、CL
Klを止めなければならないので、ORゲート340の
ようなりロックON/OFF制御回路が必要となる。第
16図(C)及び第16図(d)はそれぞれ間引き割合
制御カウンタ320の状態遷移図と状Bl!!移表であ
り、第16図(e)は第16図(a)のタイミングチャ
ートである。
第17図(a)〜(e)は周波数変換回路の第10の実
施例に係る図であり、第12図(a)〜(e)の第5の
実施例と同じ働きをする。第12図(a)のCがタイミ
ングTlまでに正しい値が出力されるのに対し、第17
図(a)のCAはT までには正しい値が出力されるが
、T1までには正しい値は出力されない。そのCAのタ
イミングのちがいに対応したものが本実施例である。
施例に係る図であり、第12図(a)〜(e)の第5の
実施例と同じ働きをする。第12図(a)のCがタイミ
ングTlまでに正しい値が出力されるのに対し、第17
図(a)のCAはT までには正しい値が出力されるが
、T1までには正しい値は出力されない。そのCAのタ
イミングのちがいに対応したものが本実施例である。
第17図(b)はCAとCLKOの関係を示している。
同図(c)と同図(d)は間引き割合制御カウンタ32
1の状B遷移図と状態遷移表であり、第17図(e)は
同図(a)の回路のタイミングチャートである。
1の状B遷移図と状態遷移表であり、第17図(e)は
同図(a)の回路のタイミングチャートである。
第18図(a)〜(e)及び第19図(a)〜(d)は
、それぞれ周波数変換回路の第11及び第12の実施例
に係る図であり、それぞれ第13図(a)〜(e)の第
6の実施例及び第14図(a)〜(d)の第7の実施例
と同じ働きをする。
、それぞれ周波数変換回路の第11及び第12の実施例
に係る図であり、それぞれ第13図(a)〜(e)の第
6の実施例及び第14図(a)〜(d)の第7の実施例
と同じ働きをする。
違いは周波数変換指示信号のタイミングのみであり、先
の2つの実施例(第9と第10の実施例)と同様である
。
の2つの実施例(第9と第10の実施例)と同様である
。
次に、上記のような周波数変換回路に対して、変換指示
を与える周波数変換指示回路について説明する。
を与える周波数変換指示回路について説明する。
第20図は本発明の情報処理装置に用いられる周波数変
換指示回路の第1の実施例回路図である。
換指示回路の第1の実施例回路図である。
システムクロック(SCLK)信号40はCPUクロッ
ク(CLK)信号を2分周した信号で、情報処理装置に
電源が入ったあと、CPUが最初に実行する命令(これ
はメモリリードバスサイクルであり、M/10、Sl、
5O−1,0,1となる)によって位相を決めている。
ク(CLK)信号を2分周した信号で、情報処理装置に
電源が入ったあと、CPUが最初に実行する命令(これ
はメモリリードバスサイクルであり、M/10、Sl、
5O−1,0,1となる)によって位相を決めている。
第25図にCLKと5CLKの関係及び、第20図の各
信号のタイミングの関係を示した。信号41はメモリラ
イトバスサイクルを示す信号であり、第25図に示すよ
うにサイクル中(サイクルC7参照)ずつとハイになっ
ている。ステート識別信号すなわちM/l01S1、S
Oはバスサイクルの最初のみしか出ないので、これを引
き伸ばして、サイクル中はハイを出力するようになって
いる。信号42から46は同様に、それぞれ、メモリリ
ードバスサイクル(第25図のサイクルC5)、ホール
ドサイクル(C8) 、I10ライトバスサイクル(C
2) 、I10リードバスサイクル(C1)、割込みア
クルッジサイクル(C4)を示す信号である。信号47
はCPUのアイドルサイクルを示す信号であり、第25
図のサイクルC3とC6のように、いずれのバスサイク
ルも実行されていないときにハイとなる。CPUは通常
、メモリリード、メモリライト、I10リード、I10
ライト、割込みアクノレツジ、ホールト等のバスサイク
ルを実行して、CPUの外部に対してアクセスを行なう
が、外部へのアクセスよりも、cPUの内部処理が忙し
い状態(たとえば乗除算命令実行中)になると、外部へ
のアクセスがないという状態がおこる。この状態をアイ
ドルサイクルといい、信号47はこの状態を検出する信
号である。第38図においてはC2のI10ライトバス
サイクルとC4の割込みアクルッジサイクルの間、及び
C5と07の間にアイドルサイクルが入った場合のタイ
ミングが示しである。アイドルサイクルの長さはそのと
きのCPUの内部処理の状態によって決まる。格納手段
48はメモリライトバスサイクル実行時のCPUクロッ
クの周波数を決める情報(周波数変換指示情報)を格納
するものであり、CPUがメモリライトバスサイクルを
実行すると信号41はハイとなり、格納手段48に格納
された情報が周波数変換指示信号55に出力され、これ
が周波数変換回路に伝えられる。格納手段49から54
は同様にそれぞれ、メモリリードバスサイクル、ホール
トサイクル、I10ライトバスサイクル、I10リード
バスサイクル、割込みアクルッジサイクル、及びアイド
ルサイクルに対応する周波数変換指示情報を格納するも
のである。格納手段48から54としては、DIPスイ
ッチ、レジスタ、ROM、RAM等が考えられる。
信号のタイミングの関係を示した。信号41はメモリラ
イトバスサイクルを示す信号であり、第25図に示すよ
うにサイクル中(サイクルC7参照)ずつとハイになっ
ている。ステート識別信号すなわちM/l01S1、S
Oはバスサイクルの最初のみしか出ないので、これを引
き伸ばして、サイクル中はハイを出力するようになって
いる。信号42から46は同様に、それぞれ、メモリリ
ードバスサイクル(第25図のサイクルC5)、ホール
ドサイクル(C8) 、I10ライトバスサイクル(C
2) 、I10リードバスサイクル(C1)、割込みア
クルッジサイクル(C4)を示す信号である。信号47
はCPUのアイドルサイクルを示す信号であり、第25
図のサイクルC3とC6のように、いずれのバスサイク
ルも実行されていないときにハイとなる。CPUは通常
、メモリリード、メモリライト、I10リード、I10
ライト、割込みアクノレツジ、ホールト等のバスサイク
ルを実行して、CPUの外部に対してアクセスを行なう
が、外部へのアクセスよりも、cPUの内部処理が忙し
い状態(たとえば乗除算命令実行中)になると、外部へ
のアクセスがないという状態がおこる。この状態をアイ
ドルサイクルといい、信号47はこの状態を検出する信
号である。第38図においてはC2のI10ライトバス
サイクルとC4の割込みアクルッジサイクルの間、及び
C5と07の間にアイドルサイクルが入った場合のタイ
ミングが示しである。アイドルサイクルの長さはそのと
きのCPUの内部処理の状態によって決まる。格納手段
48はメモリライトバスサイクル実行時のCPUクロッ
クの周波数を決める情報(周波数変換指示情報)を格納
するものであり、CPUがメモリライトバスサイクルを
実行すると信号41はハイとなり、格納手段48に格納
された情報が周波数変換指示信号55に出力され、これ
が周波数変換回路に伝えられる。格納手段49から54
は同様にそれぞれ、メモリリードバスサイクル、ホール
トサイクル、I10ライトバスサイクル、I10リード
バスサイクル、割込みアクルッジサイクル、及びアイド
ルサイクルに対応する周波数変換指示情報を格納するも
のである。格納手段48から54としては、DIPスイ
ッチ、レジスタ、ROM、RAM等が考えられる。
なお、第20図ではレジスタの例が示しである。
格納手段としてレジスタやRAM等を用いた場合、プロ
グラム(ソフトウェア)によって周波数変換指示情報を
格納手段に設定することが可能となる。
グラム(ソフトウェア)によって周波数変換指示情報を
格納手段に設定することが可能となる。
第21図から第24図は、それぞれが本発明の情報処理
装置に用いられる周波数変換指示回路の第2ないし第5
の実施例の構成図である。
装置に用いられる周波数変換指示回路の第2ないし第5
の実施例の構成図である。
第21図の第2実施例は第20図の第1実施例と比べて
、各バスサイクル及びアイドルサイクルごとに対応する
周波数変換指示情報が、2bitずつあるという点のみ
が異なるだけで他は同じである。格納手段56はメモリ
ライトバスサイクルに対応する周波数変換指示情報2b
itを格納するものであり、CPUがメモリライトバス
サイクルを実行時、この2bitの情報が周波数変換指
示信号63と64に出力される。格納手段57から62
も同様に各サイクルに対応する周波数変換指示情報を格
納するものである。
、各バスサイクル及びアイドルサイクルごとに対応する
周波数変換指示情報が、2bitずつあるという点のみ
が異なるだけで他は同じである。格納手段56はメモリ
ライトバスサイクルに対応する周波数変換指示情報2b
itを格納するものであり、CPUがメモリライトバス
サイクルを実行時、この2bitの情報が周波数変換指
示信号63と64に出力される。格納手段57から62
も同様に各サイクルに対応する周波数変換指示情報を格
納するものである。
第22図に示す第3の実施例は、各バスサイクルにさら
にアドレスを組み合わせたものである。
にアドレスを組み合わせたものである。
ゲート88はステート識別信号5ISSOからアドレス
をラッチするための信号を作り出しており、ラッチ79
によってアドレスA23、A22、A9、A8をラッチ
している。ラッチされたアドレスはゲート80及び81
によってデコードされている。ゲート80はメモリを2
つの領域に分けるためのものである。ゲート80の出力
はA23−A22−0のときハイとなるが、これに対応
するメモリ領域をMlと呼び、それ以外のメモリ領域を
M2と呼ぶことにする。すなわちMlはアドレス0OO
OOOH〜3FFFFFH(Hは16進数を示す記号で
ある)、M2はアドレス400000H−FFFFFF
Hである。ゲート81はI10領域を2つに分けるため
のゲートである。ゲート81の出力はA9−A8−0の
ときハイとなるが、これに対応するI10領域を11と
呼び、それ以外のI10領域を12と呼ぶことにする。
をラッチするための信号を作り出しており、ラッチ79
によってアドレスA23、A22、A9、A8をラッチ
している。ラッチされたアドレスはゲート80及び81
によってデコードされている。ゲート80はメモリを2
つの領域に分けるためのものである。ゲート80の出力
はA23−A22−0のときハイとなるが、これに対応
するメモリ領域をMlと呼び、それ以外のメモリ領域を
M2と呼ぶことにする。すなわちMlはアドレス0OO
OOOH〜3FFFFFH(Hは16進数を示す記号で
ある)、M2はアドレス400000H−FFFFFF
Hである。ゲート81はI10領域を2つに分けるため
のゲートである。ゲート81の出力はA9−A8−0の
ときハイとなるが、これに対応するI10領域を11と
呼び、それ以外のI10領域を12と呼ぶことにする。
すなわち、11はアドレス0OOH〜0FFHです、1
2はアドレス000)!〜3FFHである。なお本実施
例ではメモリアドレス空間は16Mバイト、I10アド
レス空間はIKバイトとしている。また、メモリ領域、
I10領域ともに、さらに細分することも可能であるが
、説明を簡単にするために、本実施例ではそれぞれ2つ
の領域とした。
2はアドレス000)!〜3FFHである。なお本実施
例ではメモリアドレス空間は16Mバイト、I10アド
レス空間はIKバイトとしている。また、メモリ領域、
I10領域ともに、さらに細分することも可能であるが
、説明を簡単にするために、本実施例ではそれぞれ2つ
の領域とした。
ゲート65から72はバスサイクルとアドレス領域の組
み合わせを作るためのものであり、それぞれ、Mlに対
するメモリライト(65)、M2へのメモリライト(6
6)、Mlへのメモリリード(67) 、M2へのメモ
リリード(68)、11へのI10ライト<69)、1
2へのI10ライト(70)、11へのI10リード(
71)、I2へのI10リード(72)の各バスサイク
ルを示す信号を作っている。格納手段73から77は周
波数変換指示情報を格納するものである。格納手段73
はメモリサイクルに関する4bitの周波数変換指示情
報(Mlへのメモリライト、M2へのメモリライト、M
lへのメモリリード、M2へのメモリリードそれぞれに
対応する情報)を格納している。格納手段75はI10
サイクルに関する4bitの周波数変換指示情報(11
へのI10ライト、I2へのI10ライト、11への1
10リード、I2へのI10リドそれぞれに対応する情
報)を格納している。格納手段74.76.77はそれ
ぞれホールトサイクル、割込みアクルッジサイクル、ア
イドルサイクルに対応する周波数変換指示情報を格納し
ている。信号78は周波数変換指示信号である。
み合わせを作るためのものであり、それぞれ、Mlに対
するメモリライト(65)、M2へのメモリライト(6
6)、Mlへのメモリリード(67) 、M2へのメモ
リリード(68)、11へのI10ライト<69)、1
2へのI10ライト(70)、11へのI10リード(
71)、I2へのI10リード(72)の各バスサイク
ルを示す信号を作っている。格納手段73から77は周
波数変換指示情報を格納するものである。格納手段73
はメモリサイクルに関する4bitの周波数変換指示情
報(Mlへのメモリライト、M2へのメモリライト、M
lへのメモリリード、M2へのメモリリードそれぞれに
対応する情報)を格納している。格納手段75はI10
サイクルに関する4bitの周波数変換指示情報(11
へのI10ライト、I2へのI10ライト、11への1
10リード、I2へのI10リドそれぞれに対応する情
報)を格納している。格納手段74.76.77はそれ
ぞれホールトサイクル、割込みアクルッジサイクル、ア
イドルサイクルに対応する周波数変換指示情報を格納し
ている。信号78は周波数変換指示信号である。
第23図は周波数変換指示回路の第4の実施例を示し、
周波数変換指示情報の格納手段としてメモリ素子を使っ
た例である。ゲート82〜84は各バスサイクル信号を
エンコードするためのものであり、各サイクルは前頁の
表のようにエンコードされる。エンコードされた信号8
2〜84はメモリ素子85の上位アドレス3ビツトに接
続されている。また、ラッチ87でラッチされた8bi
tのアドレス信号がメモリ素子85の下位8bitに接
続されている。メモリ素子85は2KwordX1bi
t構成であり、バスサイクルを示す信号3bitとアド
レス信号8bitを入力しており、各バスサイクルごと
に、256のアドレス領域に対して、周波数変換指示情
報を格納することができる。ただし、アドレス領域が意
味を持つのはメモリライト、メモリリード、I10ライ
ト、I10リードの各バスサイクルのみである。
周波数変換指示情報の格納手段としてメモリ素子を使っ
た例である。ゲート82〜84は各バスサイクル信号を
エンコードするためのものであり、各サイクルは前頁の
表のようにエンコードされる。エンコードされた信号8
2〜84はメモリ素子85の上位アドレス3ビツトに接
続されている。また、ラッチ87でラッチされた8bi
tのアドレス信号がメモリ素子85の下位8bitに接
続されている。メモリ素子85は2KwordX1bi
t構成であり、バスサイクルを示す信号3bitとアド
レス信号8bitを入力しており、各バスサイクルごと
に、256のアドレス領域に対して、周波数変換指示情
報を格納することができる。ただし、アドレス領域が意
味を持つのはメモリライト、メモリリード、I10ライ
ト、I10リードの各バスサイクルのみである。
そして、メモリ素子85の出力が周波数変換指示信号8
6となる。
6となる。
第24図は、周波数変換指示回路の第5の実施例に係り
、周波数変換指示情報の格納手段としてメモリ素子を使
った点で、第4の実施例とは別の例である。メモリ素子
90は4KwordX8btt構成であり、ラッチ手段
89のラッチによってラッチされた12本のアドレス信
号をメモリ素子のアドレス人力としており、4096の
アドレス領域ごとに、周波数変換指示情報が格納される
。19のアドレス領域に対して各バスサイクルに対応す
る情報がメモリ内に並列に格納されている。メモリ素子
のデータ出力91〜98は、それぞれが各サイクルに対
応している。たとえば、データ出力91はメモリライト
バスサイクルに対応しているが、データ出力98は余り
であって使われていない。信号9つは周波数変換指示信
号である。メモリ素子85.90としてはROMSRA
M等が考えられる。RAMの場合はソフトウェアによる
設定が可能となる。
、周波数変換指示情報の格納手段としてメモリ素子を使
った点で、第4の実施例とは別の例である。メモリ素子
90は4KwordX8btt構成であり、ラッチ手段
89のラッチによってラッチされた12本のアドレス信
号をメモリ素子のアドレス人力としており、4096の
アドレス領域ごとに、周波数変換指示情報が格納される
。19のアドレス領域に対して各バスサイクルに対応す
る情報がメモリ内に並列に格納されている。メモリ素子
のデータ出力91〜98は、それぞれが各サイクルに対
応している。たとえば、データ出力91はメモリライト
バスサイクルに対応しているが、データ出力98は余り
であって使われていない。信号9つは周波数変換指示信
号である。メモリ素子85.90としてはROMSRA
M等が考えられる。RAMの場合はソフトウェアによる
設定が可能となる。
第25図は第20図〜第24図に示す周波数変換指示回
路の各実施例のタイミングの説明であるが、注意事項が
ある。ひとつはREADY信号の扱いであるが、本説明
ではREADYは常にローすなわち常にレディであるも
のとしてタイミングが示しである。これは説明を簡単に
するためのものであり、もしREADYがハイの場合、
各バスサイクルはREADYがハイの期間だけ引き伸ば
されることになる。もうひとつの注意事項はCLK信号
の周期である。第25図ではCLKは常に周期が一定で
あるとして示しているが、実際は各バスサイクルごとに
定義された周波数変換指示信号に従ってダイナミックに
変化する。しかし、その場合も各信号のCLKに対する
相対的関係は第38図と全く同じであり、第25図は各
信号のCLK信号に対する相対的関係を示すタイミング
チャートとして見ることができる。
路の各実施例のタイミングの説明であるが、注意事項が
ある。ひとつはREADY信号の扱いであるが、本説明
ではREADYは常にローすなわち常にレディであるも
のとしてタイミングが示しである。これは説明を簡単に
するためのものであり、もしREADYがハイの場合、
各バスサイクルはREADYがハイの期間だけ引き伸ば
されることになる。もうひとつの注意事項はCLK信号
の周期である。第25図ではCLKは常に周期が一定で
あるとして示しているが、実際は各バスサイクルごとに
定義された周波数変換指示信号に従ってダイナミックに
変化する。しかし、その場合も各信号のCLKに対する
相対的関係は第38図と全く同じであり、第25図は各
信号のCLK信号に対する相対的関係を示すタイミング
チャートとして見ることができる。
次に、第1図および第2図に示した技術をとり入れたマ
イクロプロセッサを説明する。
イクロプロセッサを説明する。
第26図がその第1の実施例であり、図中のブロック9
が本発明によるマイクロプロセッサである。これは、従
来からあるマイクロプロセッサ1(80286)と第1
図で説明した周波数変換回路4および周波数変換指示回
路5とを同一チップ上にとり込んだものである。マイク
ロプロセッサ9のクロック人カフには、発振回路3で生
成された一定周波数の波形を入力しており、本実施例に
おいては48 M Hzである。周波数変換回路4及び
周波数変換指示回路5の動作は第2図と全く同じであり
、したがって、図中のクロック信号8はマイクロプロセ
ッサ9がメモリバスサイクルを実行したときは24 M
Hzとなり、■10バスサイクルを実行したときは1
6MHzとなる。マイクロプロセッサ9の内部動作クロ
ックはクロック信号8を2分周したものであり、これは
メモリバスサイクルのとき12MHzとなり、I10バ
スサイクルのとき8MHzとなる。クロック信号8はマ
イクロプロセッサ9の出力端子として外部に出ており、
これを見ることにより、内部動作クロックの周波数を知
ることができる。コマンドデコード回路2は第1図のも
のと全く同じである。第26図の回路全体と第1図の回
路全体とは完全に同じであるが、第26図ではバスサイ
クルの種類によって内部動作クロックが変化し、バスサ
イクルの実行時間を変える機能が1チツプのマイクロプ
ロセッサ9の中にとり込まれている点が第1図のものと
異なる。
が本発明によるマイクロプロセッサである。これは、従
来からあるマイクロプロセッサ1(80286)と第1
図で説明した周波数変換回路4および周波数変換指示回
路5とを同一チップ上にとり込んだものである。マイク
ロプロセッサ9のクロック人カフには、発振回路3で生
成された一定周波数の波形を入力しており、本実施例に
おいては48 M Hzである。周波数変換回路4及び
周波数変換指示回路5の動作は第2図と全く同じであり
、したがって、図中のクロック信号8はマイクロプロセ
ッサ9がメモリバスサイクルを実行したときは24 M
Hzとなり、■10バスサイクルを実行したときは1
6MHzとなる。マイクロプロセッサ9の内部動作クロ
ックはクロック信号8を2分周したものであり、これは
メモリバスサイクルのとき12MHzとなり、I10バ
スサイクルのとき8MHzとなる。クロック信号8はマ
イクロプロセッサ9の出力端子として外部に出ており、
これを見ることにより、内部動作クロックの周波数を知
ることができる。コマンドデコード回路2は第1図のも
のと全く同じである。第26図の回路全体と第1図の回
路全体とは完全に同じであるが、第26図ではバスサイ
クルの種類によって内部動作クロックが変化し、バスサ
イクルの実行時間を変える機能が1チツプのマイクロプ
ロセッサ9の中にとり込まれている点が第1図のものと
異なる。
第27図は本発明の第2の実施例に係るマイクロプロセ
ッサを示している。本実施例によるマイクロプロセッサ
19と第26図のマイクロプロセッサは、周波数変換指
示回路5がマイクロプロセッサの外にあるか又は内にあ
るかである。第27図においては周波数変換指示回路5
がマイクロプロセッサ19の外にあり、マイクロプロセ
ッサ19は外部からの周波数変換指示信号Bを入力端子
18より入力し、この信号の指示により内部動作クロッ
クの周波数を切換えている。第2図の回路全体の動作は
第26図の回路の動作と同じである。
ッサを示している。本実施例によるマイクロプロセッサ
19と第26図のマイクロプロセッサは、周波数変換指
示回路5がマイクロプロセッサの外にあるか又は内にあ
るかである。第27図においては周波数変換指示回路5
がマイクロプロセッサ19の外にあり、マイクロプロセ
ッサ19は外部からの周波数変換指示信号Bを入力端子
18より入力し、この信号の指示により内部動作クロッ
クの周波数を切換えている。第2図の回路全体の動作は
第26図の回路の動作と同じである。
第28図は本発明の第3の実施例に係るマイクロプロセ
ッサ31と、メモリ装置31.32と、I10装置34
.35を示している。メモリ装置32はマイクロプロセ
ッサ31のメモリアドレス領域Aに対応した高速メモリ
であり、12MHzで動作可能である。また、メモリ3
3はメモリアドレス領域Bに対応した低速メモリであり
、8MHzで動作可能である。I10装置34はI10
アドレス領域Cに対応し、12MHzで動作可能である
。I10装置35はI10アドレス領域りに対応し、8
M Hzで動作可能である。マイクロプロセッサ31
は12MHzと8 M Hzの2種類の内部動作クロッ
ク周波数をもち、アドレス領域Aに対するメモリバスサ
イクル、及びアドレス領域Cに対するI10バスサイク
ルのとき12MHzとなり、アドレス領域Bに対するメ
モリバスサイクル及びアドレス領域りに対するI10バ
スサイクルのとき8 M Hzとなる。第28図に示す
第3の実施例と第26図に示す第1の実施例はよく似て
いるが、第26図のマイクロプロセッサ9ではバスサイ
クルの種類のみによって内部動作クロック周波数が決ま
っていたのに対して、第28図のマイクロプロセッサ3
1ではバスサイクルの種類とアドレス領域とから内部動
作クロックの周波数が決まるという点が異なっている。
ッサ31と、メモリ装置31.32と、I10装置34
.35を示している。メモリ装置32はマイクロプロセ
ッサ31のメモリアドレス領域Aに対応した高速メモリ
であり、12MHzで動作可能である。また、メモリ3
3はメモリアドレス領域Bに対応した低速メモリであり
、8MHzで動作可能である。I10装置34はI10
アドレス領域Cに対応し、12MHzで動作可能である
。I10装置35はI10アドレス領域りに対応し、8
M Hzで動作可能である。マイクロプロセッサ31
は12MHzと8 M Hzの2種類の内部動作クロッ
ク周波数をもち、アドレス領域Aに対するメモリバスサ
イクル、及びアドレス領域Cに対するI10バスサイク
ルのとき12MHzとなり、アドレス領域Bに対するメ
モリバスサイクル及びアドレス領域りに対するI10バ
スサイクルのとき8 M Hzとなる。第28図に示す
第3の実施例と第26図に示す第1の実施例はよく似て
いるが、第26図のマイクロプロセッサ9ではバスサイ
クルの種類のみによって内部動作クロック周波数が決ま
っていたのに対して、第28図のマイクロプロセッサ3
1ではバスサイクルの種類とアドレス領域とから内部動
作クロックの周波数が決まるという点が異なっている。
以上の実施例では、従来からあるCPU (本例では8
0286)にクロック切換えの回路を付加した1チツプ
のマイクロプロセッサを示したが、新規開発のマイクロ
プロセッサに当初から本発明の技術を取り入れた設計を
行なえば、より性能のよいマイクロプロセッサが得られ
る。
0286)にクロック切換えの回路を付加した1チツプ
のマイクロプロセッサを示したが、新規開発のマイクロ
プロセッサに当初から本発明の技術を取り入れた設計を
行なえば、より性能のよいマイクロプロセッサが得られ
る。
次に、本発明に係るクロック制御回路を用いた情報処理
装置について、詳細に説明する。
装置について、詳細に説明する。
第29図(a)は第1の実施例に係るクロック制御回路
を用いた情報処理装置を示している。マイクロプロセッ
サ1はCPV80C286であり、CLKはそのクロッ
ク端子である。本実施例においてはCLKの最高周波数
は24MHz、すなわちCPvは12MHzバージョン
品であるとする。
を用いた情報処理装置を示している。マイクロプロセッ
サ1はCPV80C286であり、CLKはそのクロッ
ク端子である。本実施例においてはCLKの最高周波数
は24MHz、すなわちCPvは12MHzバージョン
品であるとする。
クロック制御回路2は信号CLKO3を出力しマイクロ
プロセッサ1のクロック入力に与える。クロック周波数
指示手段4は本実施例ではスライドスイッチ5の位置に
よって周波数が切換えられる。
プロセッサ1のクロック入力に与える。クロック周波数
指示手段4は本実施例ではスライドスイッチ5の位置に
よって周波数が切換えられる。
スイッチ5が下の位置にあるとき出力信号SはLとなり
、スイッチ5が上の位置にあるとき信号SはHとなる。
、スイッチ5が上の位置にあるとき信号SはHとなる。
信号SはFF12によって同期化されて信号CAとなる
。発振回路6の周波数は24MHzである。間引き割合
制御回路7はCA (FF12のQ出力)の値によって
、間引き割合制御信号10を制御している。クロックパ
ルスON/OFF制御回路11については、本実施例で
はORゲートで構成されている。ORゲート11の一方
の入力は発振回路6の出力CLKIであり、これがもう
一方の入力の間引き割合制御信号10によって、イネー
ブルされたリゾイスエーブルされたりする。間引き割合
制御信号10がLのときはCLKIがそのままORゲー
ト11を通ってCLKOとなる。間引き割合制御信号1
0がHのときはORゲート11の出力はCLKIに無関
係にHとなり、CLKIはORゲート11を通過できな
い。言い換えると、発振回路6の出力パルスは間引き割
合制御信号10の値によってORゲート(クロックパル
スON/OFF制御回路)11を通過したり、通過でき
なかったりする。
。発振回路6の周波数は24MHzである。間引き割合
制御回路7はCA (FF12のQ出力)の値によって
、間引き割合制御信号10を制御している。クロックパ
ルスON/OFF制御回路11については、本実施例で
はORゲートで構成されている。ORゲート11の一方
の入力は発振回路6の出力CLKIであり、これがもう
一方の入力の間引き割合制御信号10によって、イネー
ブルされたリゾイスエーブルされたりする。間引き割合
制御信号10がLのときはCLKIがそのままORゲー
ト11を通ってCLKOとなる。間引き割合制御信号1
0がHのときはORゲート11の出力はCLKIに無関
係にHとなり、CLKIはORゲート11を通過できな
い。言い換えると、発振回路6の出力パルスは間引き割
合制御信号10の値によってORゲート(クロックパル
スON/OFF制御回路)11を通過したり、通過でき
なかったりする。
CA−りのときFF8のD入力は常にLとなり、したが
って間引き割合制御信号10も常にLとなる。このとき
、CLKIはORゲート11を常に通過し、CLKOは
CLKIに一致する。すなわち、CLKOは24MHz
となる。また、cA−HのときはFF8は2分周回路と
なり、CLKIの立上りエツジごとに反転し、間引き割
合制御信号10はCLKIの1パルスごとにHとLをく
りり返す。信号10がLのときCLK IはORゲート
11を通過し、信号10がHのとき通過できないため、
CLKI2パルスのうち1パルスがORゲート11で間
引かれ、CLKOにはC4,Klのパルスの半分のみが
通過し、CLKOの周波数は12MHzとなる。
って間引き割合制御信号10も常にLとなる。このとき
、CLKIはORゲート11を常に通過し、CLKOは
CLKIに一致する。すなわち、CLKOは24MHz
となる。また、cA−HのときはFF8は2分周回路と
なり、CLKIの立上りエツジごとに反転し、間引き割
合制御信号10はCLKIの1パルスごとにHとLをく
りり返す。信号10がLのときCLK IはORゲート
11を通過し、信号10がHのとき通過できないため、
CLKI2パルスのうち1パルスがORゲート11で間
引かれ、CLKOにはC4,Klのパルスの半分のみが
通過し、CLKOの周波数は12MHzとなる。
以上をまとめると第29図(a)の回路の動作は次のよ
うになる。スイッチ5が下の位置にあるトキは、CLK
IのパルスはすべてORゲート11を通過して、CLK
Oは24 M Hzとなり、スイッチ5が上の位置にあ
るときは、CLKIのパルスのうちの半分がORゲート
11で間引かれて、CLKOは12MHzとなる。すな
わち、間引き割合制御回路7により、間引き割合を0%
(100%イネーブル)とするとCLKO−CLKlと
なり、間引き割合を50%(50%イネーブル)とする
とCLKO−(1/2)xCLK 1となる。
うになる。スイッチ5が下の位置にあるトキは、CLK
IのパルスはすべてORゲート11を通過して、CLK
Oは24 M Hzとなり、スイッチ5が上の位置にあ
るときは、CLKIのパルスのうちの半分がORゲート
11で間引かれて、CLKOは12MHzとなる。すな
わち、間引き割合制御回路7により、間引き割合を0%
(100%イネーブル)とするとCLKO−CLKlと
なり、間引き割合を50%(50%イネーブル)とする
とCLKO−(1/2)xCLK 1となる。
以上の動作をタイミングチャートで示したのが第29図
(e)である。同図(b)はCAとCLKOの関係を表
にまとめたものであり同図(c)と同図(d)はそれぞ
れ、間引き割合制御回路7の状態遷移図と状態遷移表で
ある。
(e)である。同図(b)はCAとCLKOの関係を表
にまとめたものであり同図(c)と同図(d)はそれぞ
れ、間引き割合制御回路7の状態遷移図と状態遷移表で
ある。
第30図(a)〜(e)は第2の実施例に係る図であり
、第30図(a)はクロック制御回路の要部を示す。第
29図(a)の間引き割合if;13 m回路7とクロ
ックパルスON/OFF制御回路11の部分の別の実施
例である。第30図(a)に示されていない部分は第2
9図(a)と同じと考えてよい。間引き割合制御回路2
21は2つのFF201と202より構成されている。
、第30図(a)はクロック制御回路の要部を示す。第
29図(a)の間引き割合if;13 m回路7とクロ
ックパルスON/OFF制御回路11の部分の別の実施
例である。第30図(a)に示されていない部分は第2
9図(a)と同じと考えてよい。間引き割合制御回路2
21は2つのFF201と202より構成されている。
間引き割合制御信号231はクロックパルスON/OF
F制御回路である。ORゲート241に入力される。
F制御回路である。ORゲート241に入力される。
FF201,202のQ出力をQ 、Q と表わB
^ すことにする。C−Lのときは常に(QB。
^ すことにする。C−Lのときは常に(QB。
QA)−(0,0)となり、間引き割合制御信号231
は常にLとなる。このとき、CLKIのパルスは全てO
Rゲート241を通過して、CLKOはCLKIに一致
する。すなわち、CLKIの周波数をfとすると、CA
−LのときCLKOの周波数もfとなる。CA−Hのと
きは、(QB。
は常にLとなる。このとき、CLKIのパルスは全てO
Rゲート241を通過して、CLKOはCLKIに一致
する。すなわち、CLKIの周波数をfとすると、CA
−LのときCLKOの周波数もfとなる。CA−Hのと
きは、(QB。
QA)は(0,O)→(0,1) −(1,O)→(0
,0)と遷移し、間引き割合制御回路221は3分周回
路となる。このとき、間引き割合制御信号231は3口
中1回だけL(すなわちイネーブル)となり、このとき
のみCLKIのパルスがORゲート241を通過し、そ
れ以外は通過できない。すなわち、CLKIのパルスの
1/3のみがORゲート241を通過し、残りの273
はORゲート241で間引かれ、CLKOの周波数はf
/3となる。以上の動作をタイミングチャートで示した
のが第30図(e)である。第30図(b)は、CAと
CLKOの関係を表にまとめたものであり、第30図(
c)及び第30図(d)はそれぞれ間引き割合制御回路
221の状Pi遷移図及び状態遷移表である。
,0)と遷移し、間引き割合制御回路221は3分周回
路となる。このとき、間引き割合制御信号231は3口
中1回だけL(すなわちイネーブル)となり、このとき
のみCLKIのパルスがORゲート241を通過し、そ
れ以外は通過できない。すなわち、CLKIのパルスの
1/3のみがORゲート241を通過し、残りの273
はORゲート241で間引かれ、CLKOの周波数はf
/3となる。以上の動作をタイミングチャートで示した
のが第30図(e)である。第30図(b)は、CAと
CLKOの関係を表にまとめたものであり、第30図(
c)及び第30図(d)はそれぞれ間引き割合制御回路
221の状Pi遷移図及び状態遷移表である。
第31図(a)〜(e)は第3の実施例に係る図であり
、CA−LのときCLKOの周波数はf(CLKIの周
波数をfとしたとき)となり、CA−HのときCLKO
の周波数はf/4となる。
、CA−LのときCLKOの周波数はf(CLKIの周
波数をfとしたとき)となり、CA−HのときCLKO
の周波数はf/4となる。
第32図(a)〜(d)は第4の実施例に係る図である
。第32図(a)においてC、CはBA クロックの周波数を指示するための2本の信号であり、
4種類の周波数が指示可能である。(CB。
。第32図(a)においてC、CはBA クロックの周波数を指示するための2本の信号であり、
4種類の周波数が指示可能である。(CB。
CA)−(0,0)のときは、FF205゜206のQ
出力の(Q、Q)は常に(0,0)BA となり、間引き割合制御信号233は常にLとなる。こ
のとき、CLKIのパルスはすべてクロックパルスON
/OFF制御回路であるORゲート243を通過し、C
LKOの周波数はfとなる(CLKIの周波数をfとし
たとき)。(CB。
出力の(Q、Q)は常に(0,0)BA となり、間引き割合制御信号233は常にLとなる。こ
のとき、CLKIのパルスはすべてクロックパルスON
/OFF制御回路であるORゲート243を通過し、C
LKOの周波数はfとなる(CLKIの周波数をfとし
たとき)。(CB。
C)−(0,1)のときは(Q、Q)はA
BA(0,0
)−4(0,1)→(0,0)と遷移し、間引き割合制
御回路223は2分周回路として動作する。このとき、
制御信号233は2図中1回の割合でL(すなわちイネ
ーブル)となり、CLKIのパルスはORゲート243
で1/2 (50%)間引かれるため、CLKOの周波
数はf/2となる。(C、C)−(1,0)のときはB
A (Q、Q)は(0,O)→(0,1)→(1゜BA 0)→(0,0)と遷移し、間引き割合制御回路223
は3分周回路として動作する。このとき、制御信号23
3は3口中1回の割合でL(すなわちイネーブル)とな
り、CLKIのパルスはORゲート243で2/3 (
66,67%)間引かれるため、CLKOの周波数はf
/3となる。
BA(0,0
)−4(0,1)→(0,0)と遷移し、間引き割合制
御回路223は2分周回路として動作する。このとき、
制御信号233は2図中1回の割合でL(すなわちイネ
ーブル)となり、CLKIのパルスはORゲート243
で1/2 (50%)間引かれるため、CLKOの周波
数はf/2となる。(C、C)−(1,0)のときはB
A (Q、Q)は(0,O)→(0,1)→(1゜BA 0)→(0,0)と遷移し、間引き割合制御回路223
は3分周回路として動作する。このとき、制御信号23
3は3口中1回の割合でL(すなわちイネーブル)とな
り、CLKIのパルスはORゲート243で2/3 (
66,67%)間引かれるため、CLKOの周波数はf
/3となる。
(C、CA)−(1,1)のときは(Q 。
B 9QA)ハco
、 0)→(0,1)−(1,O) −(1,1)呻(
0,O)と遷移し、間引き割合制御回路223は4分周
回路として動作する。このとき、制御信号233は4口
中1回の割合でL(すなわちイネーブル)となり、CL
KIのパルスはORゲート243で3/4 (75%)
間引かれるため、CLKOの周波数はf/4となる。
、 0)→(0,1)−(1,O) −(1,1)呻(
0,O)と遷移し、間引き割合制御回路223は4分周
回路として動作する。このとき、制御信号233は4口
中1回の割合でL(すなわちイネーブル)となり、CL
KIのパルスはORゲート243で3/4 (75%)
間引かれるため、CLKOの周波数はf/4となる。
以上のC,CAとCLKOの関係を表にまとめると、第
32図(b)のようになる。同図(C)及び(d)はそ
れぞれ、間引き割合制御回路223の状態遷移図及び状
態遷移表である。
32図(b)のようになる。同図(C)及び(d)はそ
れぞれ、間引き割合制御回路223の状態遷移図及び状
態遷移表である。
第33図(a)〜(C)は第5の実施例に係る図である
。同図(a)は4本のクロック周波数指示信号C、C、
C、Cによって16種類DCBA のクロック(CLKO)を生成するための間引き割合制
御回路224及びクロックパルスON/OFF制御回路
244を示したものである。本実施例の動作は第32図
(a)を参照すれば簡単に理解できるので説明は省略す
る。C、C、C。
。同図(a)は4本のクロック周波数指示信号C、C、
C、Cによって16種類DCBA のクロック(CLKO)を生成するための間引き割合制
御回路224及びクロックパルスON/OFF制御回路
244を示したものである。本実施例の動作は第32図
(a)を参照すれば簡単に理解できるので説明は省略す
る。C、C、C。
CB
CAとCLKOの関係を表にまとめると、第5図(b)
のようになる。
のようになる。
第34図(c)はクロック周波数指示信号C9゜C、C
、Cを作り出すクロック周波数指示CB ^ 手段の実施例である。本実施例では、クロック周波数指
示手段301はレジスタ300を有し、これはプログラ
ムによる設定ができるようになっている。したがって、
CPvが走っている間にプログラムによってCPvクロ
ックの周波数を自由に切換えられる。
、Cを作り出すクロック周波数指示CB ^ 手段の実施例である。本実施例では、クロック周波数指
示手段301はレジスタ300を有し、これはプログラ
ムによる設定ができるようになっている。したがって、
CPvが走っている間にプログラムによってCPvクロ
ックの周波数を自由に切換えられる。
パソコンメーカーは常日頃、性能をアップさせた新製品
の設計を行なっている。最近のCPU及びメモリは高速
化が非常に進んできており、処理速度の向上が新製品設
計の最も重要な点となってきている。処理速度を向上さ
せるにはCPUクロック周波数を上げ、メモリもそれに
見合った高速のものを使えばよいが、それだけでは大き
な問題がひとつ残ってしまう。それは、オプションスロ
ットと呼ばれる拡張ボード用のコネクタに出してやる信
号のタイミングである。パソコンメーカーの従来の製品
用には、数多くの拡張ボードが数多くのサードパーティ
及びパソコンメーカー自身によって作られ、世の中に出
回っているのである。
の設計を行なっている。最近のCPU及びメモリは高速
化が非常に進んできており、処理速度の向上が新製品設
計の最も重要な点となってきている。処理速度を向上さ
せるにはCPUクロック周波数を上げ、メモリもそれに
見合った高速のものを使えばよいが、それだけでは大き
な問題がひとつ残ってしまう。それは、オプションスロ
ットと呼ばれる拡張ボード用のコネクタに出してやる信
号のタイミングである。パソコンメーカーの従来の製品
用には、数多くの拡張ボードが数多くのサードパーティ
及びパソコンメーカー自身によって作られ、世の中に出
回っているのである。
したがって、パソコンメーカーは新製品を設計する際、
旧製品用に作られた拡張ボードも動作するように、オプ
ションスロットの信号のタイミングを設計しなければな
らない。通常、旧製品は新製品に比べ低速であり、拡張
ボードも低速に設計されている。したがって、オプショ
ンスロットの動作速度も落してやらなければならない。
旧製品用に作られた拡張ボードも動作するように、オプ
ションスロットの信号のタイミングを設計しなければな
らない。通常、旧製品は新製品に比べ低速であり、拡張
ボードも低速に設計されている。したがって、オプショ
ンスロットの動作速度も落してやらなければならない。
従来はウェイトを挿入する(ウェイト方式)ことによっ
てこれに対応してきたが、このウェイト方式ではバスサ
イクル時間だけは簡単に合わせられるが、個々の信号の
タイミングまでは旧製品のオプションスロットのタイミ
ングに合わせきれないため、動作しない拡張ボードも一
部あった。これに対して本発明では、CPUのクロック
をバスサイクルによってダイナミックに切換える方法で
ある。この、いわばダイナミッククロックチェンジ方法
と呼ぶべき方式では、オプションスロットに対するバス
サイクルのときにはCPUクロックを落して、旧製品に
おいてCPUがオプションスロットをアクセスしたとき
のCPUクロック周波数と同じ周波数にする。これによ
れば、新製品と旧製品のオプションスロットの信号のタ
イミングは完全に同じになり、旧製品用に作られた拡張
ボードが新製品上でも、全て動作することが保証される
わけである。
てこれに対応してきたが、このウェイト方式ではバスサ
イクル時間だけは簡単に合わせられるが、個々の信号の
タイミングまでは旧製品のオプションスロットのタイミ
ングに合わせきれないため、動作しない拡張ボードも一
部あった。これに対して本発明では、CPUのクロック
をバスサイクルによってダイナミックに切換える方法で
ある。この、いわばダイナミッククロックチェンジ方法
と呼ぶべき方式では、オプションスロットに対するバス
サイクルのときにはCPUクロックを落して、旧製品に
おいてCPUがオプションスロットをアクセスしたとき
のCPUクロック周波数と同じ周波数にする。これによ
れば、新製品と旧製品のオプションスロットの信号のタ
イミングは完全に同じになり、旧製品用に作られた拡張
ボードが新製品上でも、全て動作することが保証される
わけである。
すなわち、本発明によれば、旧製品に対する高速化を図
りつつ、かつ、旧製品とコンパチビリティ(拡張ボード
の互換性)の非常に高い新製品(パーソナルコンピュー
タ)が設計できる。
りつつ、かつ、旧製品とコンパチビリティ(拡張ボード
の互換性)の非常に高い新製品(パーソナルコンピュー
タ)が設計できる。
また、バスサイクルごとにダイナミックに内部動作クロ
ックを切換える機能を内部にもつマイクロプロセッサ、
すなわち本発明によるマイクロプロセッサを作ってシス
テムを設計すると、以下のようなメリットもある。これ
を第3図を使って説明する。
ックを切換える機能を内部にもつマイクロプロセッサ、
すなわち本発明によるマイクロプロセッサを作ってシス
テムを設計すると、以下のようなメリットもある。これ
を第3図を使って説明する。
第28図のマイクロプロセッサ31の内部動作クロック
周波数は12MHzと8MHzであったが、半導体技術
の進歩に伴ない、16MHzと8MHzの内部動作クロ
ック周波数のマイクロプロセッサが製造可能になったと
仮定して、これを使った新製品の設計を考えてみよう。
周波数は12MHzと8MHzであったが、半導体技術
の進歩に伴ない、16MHzと8MHzの内部動作クロ
ック周波数のマイクロプロセッサが製造可能になったと
仮定して、これを使った新製品の設計を考えてみよう。
なお、アドレス領域Aに対するメモリバスサイクル及び
アドレス領域Cに対するI10バスサイクルのとき16
M Hzで、アドレス領域Bに対するメモリバスサイク
ル及びアドレス領域りに対するI10バスサイクルのと
き8 M Hzとする。このとき、メモリ装置33及び
I10装置35に対する信号のタイミングはどちらのマ
イクロプロセッサも同じ8MHzであるので、メモリ装
置33、I10装置35は再設計せずに、そのまま使う
ことができる。
アドレス領域Cに対するI10バスサイクルのとき16
M Hzで、アドレス領域Bに対するメモリバスサイク
ル及びアドレス領域りに対するI10バスサイクルのと
き8 M Hzとする。このとき、メモリ装置33及び
I10装置35に対する信号のタイミングはどちらのマ
イクロプロセッサも同じ8MHzであるので、メモリ装
置33、I10装置35は再設計せずに、そのまま使う
ことができる。
すなわち、装置32と34の部分のみ再設計すればよい
ので、新製品開発の負担が非常に軽くなり、設計の効率
化をはかることができる。
ので、新製品開発の負担が非常に軽くなり、設計の効率
化をはかることができる。
また、本発明のクロック制御回路を適用すると、実施例
である第29図(a)と従来例である第39図(a)を
比べれば明らかなように、本発明によれば発信回路の原
発振周波数を低くすることができ、またCPVクロック
生戊生成めの回路量も少なくすることができる。すなわ
ち、本発明によれば電波障害を少なくし、コストを低く
することができる格別の効果がある。
である第29図(a)と従来例である第39図(a)を
比べれば明らかなように、本発明によれば発信回路の原
発振周波数を低くすることができ、またCPVクロック
生戊生成めの回路量も少なくすることができる。すなわ
ち、本発明によれば電波障害を少なくし、コストを低く
することができる格別の効果がある。
第1図は第1実施例の情報処理装置の構成図、第2図は
第1実施例の情報処理装置の動作説明図、第3図は第2
実施例の情報処理装置の構成図、第4図は実施例に係る
情報処理装置の一般的構成図、第5図は本発明に係る周
波数変換回路の第1実施例の説明図、第6図は周波数変
換回路の第2の実施例の状態遷移の説明図、第7図は周
波数変換回路の第2の実施例の図、第8図は周波数変換
回路の第2の実施例の状態遷移図、第9図は周波数変換
回路の第3の実施例の説明図、第10図は周波数変換回
路の第3の実施例の状態遷移図、第11図は周波数変換
回路の第4の実施例の説明図、第12図は周波数変換回
路の第5の実施例の説明図、第13図は周波数変換回路
の第6の実施例の説明図、第14図は周波数変換回路の
第7の実施例の状態遷移図、第15図は周波数変換回路
の第8の実施例の説明図、第16図は周波数変換回路の
第9の実施例の説明図、第17図は周波数変換回路の第
10の実施例の説明図、第18図は周波数変換回路の第
11の実施例の説明図、第19図は周波数変換回路の第
12の実施例の説明図、第20図は本発明に係る周波数
変換指示回路の第1の実施例の回路図、第21図は周波
数変換指示回路の第2の実施例の回路図、第22図は周
波数変換指示回路の第3の実施例の回路図、第23図は
周波数変換指示回路の第4の実施例の回路図、第24図
は周波数変換指示回路の第5の実施例の回路図、第25
図は周波数変換指示回路の各実施例の作用説明図、第2
6図はマイクロプロセッサとして構成した本発明の第1
の実施例の構成説明図、第27図はマイクロプロセッサ
として構成した第2の実施例の構成図、第28図は実施
例のマイクロプロセッサを用いた情報処理装置のブロッ
ク構成図、第29図はクロック制御回路を用いた本発明
の第1実施例に係る情報処理装置の構成図、第30図は
第2実施例に係るクロック制御回路の要部の構成図、第
31図は第3実施例に係るクロック制御回路の要部の構
成図、第32図は第4実施例に係るクロック制御回路の
要部の構成図、第33図は第5実施例に係るクロック制
御回路の要部の構成図、第34図はクロック周波数指示
手段の一実施例の構成図、第35図は基準となる情報処
理装置の構成図、第36図は基準となる情報処理装置の
動作説明図、第37図は従来の情報処理装置の構成図、
第38図は従来の情報処理装置の動作説明図、第39図
は従来技術におけるクロック制御の説明図、第40図は
従来技術におけるクロック制御の説明図である。 1・・・CPU、2・・・コマンドデコード回路、3・
・・発振回路、4・・・周波数変換回路、5・・・周波
数変換指示回路。
第1実施例の情報処理装置の動作説明図、第3図は第2
実施例の情報処理装置の構成図、第4図は実施例に係る
情報処理装置の一般的構成図、第5図は本発明に係る周
波数変換回路の第1実施例の説明図、第6図は周波数変
換回路の第2の実施例の状態遷移の説明図、第7図は周
波数変換回路の第2の実施例の図、第8図は周波数変換
回路の第2の実施例の状態遷移図、第9図は周波数変換
回路の第3の実施例の説明図、第10図は周波数変換回
路の第3の実施例の状態遷移図、第11図は周波数変換
回路の第4の実施例の説明図、第12図は周波数変換回
路の第5の実施例の説明図、第13図は周波数変換回路
の第6の実施例の説明図、第14図は周波数変換回路の
第7の実施例の状態遷移図、第15図は周波数変換回路
の第8の実施例の説明図、第16図は周波数変換回路の
第9の実施例の説明図、第17図は周波数変換回路の第
10の実施例の説明図、第18図は周波数変換回路の第
11の実施例の説明図、第19図は周波数変換回路の第
12の実施例の説明図、第20図は本発明に係る周波数
変換指示回路の第1の実施例の回路図、第21図は周波
数変換指示回路の第2の実施例の回路図、第22図は周
波数変換指示回路の第3の実施例の回路図、第23図は
周波数変換指示回路の第4の実施例の回路図、第24図
は周波数変換指示回路の第5の実施例の回路図、第25
図は周波数変換指示回路の各実施例の作用説明図、第2
6図はマイクロプロセッサとして構成した本発明の第1
の実施例の構成説明図、第27図はマイクロプロセッサ
として構成した第2の実施例の構成図、第28図は実施
例のマイクロプロセッサを用いた情報処理装置のブロッ
ク構成図、第29図はクロック制御回路を用いた本発明
の第1実施例に係る情報処理装置の構成図、第30図は
第2実施例に係るクロック制御回路の要部の構成図、第
31図は第3実施例に係るクロック制御回路の要部の構
成図、第32図は第4実施例に係るクロック制御回路の
要部の構成図、第33図は第5実施例に係るクロック制
御回路の要部の構成図、第34図はクロック周波数指示
手段の一実施例の構成図、第35図は基準となる情報処
理装置の構成図、第36図は基準となる情報処理装置の
動作説明図、第37図は従来の情報処理装置の構成図、
第38図は従来の情報処理装置の動作説明図、第39図
は従来技術におけるクロック制御の説明図、第40図は
従来技術におけるクロック制御の説明図である。 1・・・CPU、2・・・コマンドデコード回路、3・
・・発振回路、4・・・周波数変換回路、5・・・周波
数変換指示回路。
Claims (1)
- 【特許請求の範囲】 1、中央処理装置を含む情報処理装置において、 一定周波数のパルス信号を出力する発振回路と、前記中
央処理装置から出力されたステート識別信号を入力し、
このステート識別信号の関数としての周波数変換指示信
号を生成して出力する周波数変換指示回路と、前記パル
ス信号を入力すると共に、このパルス信号の周波数を前
記周波数変換指示信号に従って変換して出力する周波数
変換回路とを備え、前記中央処理装置は前記周波数変換
されたパルス信号をクロック信号として入力することを
特徴とする情報処理装置。 2、前記周波数変換指示回路は、前記中央処理装置のス
テート識別信号から当該中央処理装置の実行するバスサ
イクルを識別し、各バスサイクルごとに予め定められた
周波数変換指示信号を出力することを特徴とする請求項
1記載の情報処理装置。 3、前記周波数変換指示回路は、前記中央処理装置のス
テート識別信号から当該中央処理装置の実行するバスサ
イクル及びアイドルサイクルを識別し、各バスサイクル
及びアイドルサイクルごとに予め定められた周波数変換
指示信号を出力することを特徴とする請求項1記載の情
報処理装置。 4、前記周波数変換指示回路は、前記中央処理装置のス
テート識別信号とアドレス信号とから当該中央処理装置
の実行するバスサイクル及びアドレス領域を識別し、各
アドレス領域に対する各バスサイクルごとに予め定めら
れた周波数変換指示信号を出力することを特徴とする請
求項1記載の情報処理装置。 5、前記周波数変換指示回路は、前記中央処理装置の実
行する各バスサイクル及びアイドルサイクルに対応する
周波数変換指示情報を格納する格納手段を有し、前記中
央処理装置の実行するバスサイクル及びアイドルサイク
ルごとに対応する前記格納手段に格納された前記周波数
変換指示情報を出力することを特徴とする請求項1記載
の情報処理装置。 6、前記周波数変換指示回路は、前記中央処理装置の実
行する各バスサイクル及びアイドルサイクルと各アドレ
ス領域に対応する周波数変換指示情報を格納する格納手
段を有し、前記中央処理装置の実行するバスサイクル及
びアイドルサイクル及びアドレス領域ごとに対応する前
記格納手段に格納された前記周波数変換指示情報を出力
することを特徴とする請求項1記載の情報処理装置。 7、前記周波数変換指示情報がプログラムにより設定可
能であることを特徴とする請求項5または請求項6記載
の情報処理装置。 8、前記周波数変換回路が2種類以上の分周比を有する
分周回路で構成されることを特徴とする請求項1記載の
情報処理装置。 9、前記周波数変換回路が2分周と3分周の2つの分周
比を有する分周回路であることを特徴とする請求項8記
載の情報処理装置。 10、前記周波数変換回路が2分周と3分周と4分周の
3つの分周比を有する分周回路であることを特徴とする
請求項8記載の情報処理装置。 11、前記周波数変換回路において2種類以上の分周比
で分周されたすべてのクロック出力波形のロー期間とハ
イ期間の比が1:n−1又はn−1:1(nは分周比)
であることを特徴とする請求項8記載の情報処理装置。 12、前記周波数変換回路が前記発振回路の出力するパ
ルス信号を一定割合で間引いたり、又はいっさい間引か
ずに前記発振回路の出力と同じ信号を出力することによ
り周波数変換することを特徴とする請求項8記載の情報
処理装置。 13、前記周波数変換回路が2回に1回の割合でパルス
を間引くことにより前記発振回路の出力の周波数を1/
2におとす場合と、前記発振回路の出力を間引かずにそ
のまま通すことにより周波数を変えない場合との2つの
場合があることを特徴とする請求項12記載の情報処理
装置。 14、前記周波数変換回路がm回中(m−1)回パルス
を間引くことにより前記発振回路の出力の周波数を1/
mに落とす場合と、前記発振回路の出力を間引かずにそ
のまま通すことにより周波数を変えない場合との2つの
場合があることを特徴とする請求項12記載の情報処理
装置。 15、前記周波数変換回路が2種類以上の一定割合でパ
ルスを間引く場合と、パルスを間引かない場合とがある
ことにより、前記周波数変換回路の出力の周波数が3種
類以上あることを特徴とする請求項12記載の情報処理
装置。 16、一定周波数のパルス信号を生成する外部の発振回
路よりクロック入力端子に前記パルス信号の供給を受け
るマイクロプロセッサにおいて、当該マイクロプロセッ
サが実行すべきバスサイクルの種類によって、前記パル
ス信号より作られる当該マイクロプロセッサ内部の動作
クロックの周波数を変え得る機能を有することを特徴と
するマイクロプロセッサ。 17、一定周波数のパルス信号を生成する外部の発振回
路よりクロック入力端子に前記パルス信号の供給を受け
るマイクロプロセッサにおいて、当該マイクロプロセッ
サの実行するバスサイクルの種類とアドレス領域によっ
て、前記パルス信号より作られる当該マイクロプロセッ
サ内部の動作クロックの周波数を変え得る機能を有する
ことを特徴とするマイクロプロセッサ。 18、前記マイクロプロセッサ内部の動作クロック信号
の周波数を観察するための信号を取り出す出力端子を有
することを特徴とする請求項16又は請求項17記載の
マイクロプロセッサ。 19、一定周波数のパルス信号を生成する外部の発振回
路よりクロック入力端子に前記パルス信号の供給を受け
るマイクロプロセッサにおいて、当該マイクロプロセッ
サは内部の動作クロックの切換えを指示する信号を入力
する切換指示入力端子を有し、この切換指示入力端子か
らの指示により前記パルス信号より作られる当該マイク
ロプロセッサ内部の動作クロックの周波数を変え得る機
能を有することを特徴とするマイクロプロセッサ。 20、請求項16、17、18および19のいずれかに
記載のマイクロプロセッサを含むことを特徴とする情報
処理装置。 21、クロック入力端子を有するマイクロプロセッサと
、このクロック入力端子に2種類以上の周波数のクロッ
クを供給するクロック制御回路とを少なくとも含み、前
記マイクロプロセッサは2種類以上の動作スピードモー
ドを有する情報処理装置において、 前記クロック制御回路は、 クロックの周波数を指示するクロック周波数指示手段と
、 一定周波数のパルス信号を出力する発振回路と、前記発
振回路の出力パルスを一定割合で間引くための間引き割
合制御信号を作り出す間引き割合制御回路と、 前記発振回路の出力パルスを前記間引き割合制御信号に
よりディスエーブルかイネーブルかにするクロックパル
スON/OFF制御回路とを有して成り、 前記間引き割合制御回路の間引き割合を前記クロック周
波数指示手段からの指示に従って変化させることにより
、マイクロプロセッサへ供給するクロックの周波数を制
御することを特徴とする情報処理装置。 22、前記間引き割合制御信号を常にイネーブルとする
ことにより、マイクロプロセッサへ供給するクロックの
周波数が前記発振回路の周波数に一致することを特徴と
する請求項21記載の情報処理装置。 23、前記間引き割合制御信号を前記発振回路の出力に
同期させて、当該発振回路の出力の1周期分を1回とし
たとき周期的にn回(nは自然数)中1回の割合でイネ
ーブルにすることにより、マイクロプロセッサへ供給す
るクロックの周波数が前記発振回路の周波数の1/nと
なるようにしたことを特徴とする請求項21記載の情報
処理装置。 24、前記クロック周波数指示手段がレジスタを有して
なり、このレジスタの値をプログラムで書き込むことに
より、マイクロプロセッサへ供給するクロックの周波数
をプログラムで設定可能としたことを特徴とする請求項
21記載の情報処理装置。
Applications Claiming Priority (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11690289 | 1989-05-10 | ||
JP1-116902 | 1989-05-10 | ||
JP13530289 | 1989-05-29 | ||
JP1-135302 | 1989-05-29 | ||
JP13970189 | 1989-06-01 | ||
JP13970289 | 1989-06-01 | ||
JP1-139701 | 1989-06-01 | ||
JP1-139702 | 1989-06-01 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0387909A true JPH0387909A (ja) | 1991-04-12 |
Family
ID=27470388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2094846A Pending JPH0387909A (ja) | 1989-05-10 | 1990-04-10 | 情報処理装置およびマイクロプロセッサ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5319771A (ja) |
JP (1) | JPH0387909A (ja) |
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Families Citing this family (81)
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---|---|---|---|---|
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