JPH0387909A

JPH0387909A - 情報処理装置およびマイクロプロセッサ

Info

Publication number: JPH0387909A
Application number: JP2094846A
Authority: JP
Inventors: Koji Takeda; 幸二竹田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1989-05-10
Filing date: 1990-04-10
Publication date: 1991-04-12
Also published as: US5319771A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はパーソナルコンピュータ等の情報処理装置の中
の中央処理装置（以下ＣＰＵと記す）のバスサイクルの
実行時間を制御する方式に関するものである。従来は、
ＣＰＵのレディ信号を使ってＣＰＵにウェイトをかける
方式を採用しているが、本発明はＣＰＵのクロック周波
数を各バスサイクルごとに制御してバスサイクルの実行
時間を制御するものである。

〔従来の技術〕

近年のＣＰＵ及びダイナミックランダムアクセスメモリ
（以下ＤＲＡＭと記す。）及び消去可能なプログラマブ
ルリードオンリメモリ（以下ＥＰＲＯＭと記す。）の高
速化技術の進歩にはめざましいものがある。これにとも
ない、パーソナルコンピュータのメーカーは毎年処理速
度を向上させた新製品を開発し、市場に送り込んでいる
。ＣＰＵのクロック周波数を上げ、また高速のメモリ（
ＤＲＡＭやＥＦＲＯＭ等）を使うことにより処理速度を
向上させている。しかし、ＣＰＵやメモリの高速化が進
む一方で、入出力装置（以下１０装置と記す。）につい
てはあまり高速化は進んでいない。したがって、ＣＰＵ
のクロック周波数を上げたとき、メモリはＣＰＵと同様
に高速のものがあるので問題ないが、ＩＯ装置について
はＣＰＵの処理速度についていけないため、何らかの解
決手段が必要である。

従来はＣＰＵのレディ端子を使い、ＣＰＵをウェイトさ
せるという方法によってこれに対応していた。すなわち
、ＣＰＵがＩＯ装置にアクセスをかけたとき、ＩＯ装置
はＣＰＵに対してレディ信号をインアクティブにしてＣ
ＰＵにウェイトをかけ、高速のＣＰＵと低速の１０装置
との調整をとっていた。

以下、具体例を挙げて従来の方法について説明していく
が、まずその前に図面の関係について説明しておく。

第３５図と第３６図が基準となる情報処理装置の説明図
である。基準となる情報処理装置というのは、本発明と
従来技術との違いを明らかにするために設定したもので
あり、本発明に直接かかわらない部分については極力簡
単にしたり、また削除したりした。したがって、実際の
情報処理装置として見たとき、多少、不自然なところが
あるかもしれないが、本発明の技術を理解するには便利
なので、あえて非常に簡単な基準の情報処理装置という
ものを設定した。この基準の情報処理装置に対して、処
理速度を上げようとしたときの従来の技術が第３７図と
第３８図であり、その従来技術の欠点を改良した本発明
の実施例の技術が第１図と第２図である。

さて、ここで従来技術の説明にもどる。

第３５図が基準となる情報処理装置であり、第３６図が
そのタイミングチャートである。第３５図において、Ｃ
ＰＵ２１はインテル社製の８０２８６の８ＭＨｚバージ
ョン品である。以下、ＣＰＵ２１の端子の説明をしてお
く。ＣＬＫはクロック入力端子であり、ＣＰＵ２１の動
作速度の２倍の周波数を入れてやる。Ｍ／１０．Ｓｌ、
ＳＯの３本の信号はＣＰＵ２１のバスサイクルの状態を
示すステート識別信号であり、その意味は以下の表１の
ようになる。表１の対応する信号については本明細書に
関係のある部分のみにとどめた。

表サイクルの対応関係が示されている。ＲＥＡＤＹはレデ
ィ端子であり、この信号をハイにすることにより実行中
にバスサイクルが引き伸ばされ、ローにするとバスサイ
クルが終了する。第３５図ではＲＥＡＤＹは説明を簡単
にするためにローに固定されている。Ａ２３〜ＡＯはア
ドレスバス、Ｄ１５〜ＤＯはデータバスである。コマン
ドデコード回路２では、バスサイクルの状態を示すステ
ー１０Ｗ）を作り出している。発振回路２３の出力の周
波数は１６ＭＨｚであり、これがＣＰＵ２１のクロック
信号となっている。

第３５図の回路中の各信号のタイミング関係を示したも
のが第３６図であり、ＣＰＵ２１が４つのバスサイクル
を実行した場合のタイミングチャートが示しである。Ｔ
３１はメモリリードバスサイクル、ＴＳ２は１１０リー
ドバスサイクル、ＴＳ３はメモリライトバスサイクル、
ＴＳ４はＩ１０ライトバスサイクルである。各バスサイ
クルはＴＳとＴＣという２つのクロックサイクルからで
きている。各クロックサイクルはさらに２個のＣＬＫパ
ルスからできている。ＣＬＫは１６ＭＨｚであるので、
ＴＳおよびＴＣの各サイクル時間は１２５ｎｓであり、
Ｔ３１、ＴＳ２．Ｔ３３．Ｔ３４の各バスサイクル時間
は２５０　ｎｓである。各バスサイクルのＴＳにおいて
、それぞれのバスサイクルを識別するためのステート識
別信号Ｍ／１０ＳＳｌ、ＳＯがＣＰＵ２１から出力され
、コマンドデコード回路２がこれをデコードして、対応
するコマンド信号、すなわちＴ３１においてはＭＥＭＲ
ＳＴ３２においてはＩＯＲ，Ｔ３３においてはＭＥＭＷ
、Ｔ３４においてはＩＯＷを、クロックサイクルＴＣの
タイミングに出力している。

ＭＥＭＲＳ　ＩＯＲＳＭＥＭＷ、ＩＯＷのそれぞれのパ
ルス幅は１２５ｎｓである。

さて、以上に説明した第３５図および第３６図の基準の
情報処理装置に対して、処理速度を上げることを考えて
みる。

第３７図がそれを解決する従来の技術の構成図である。

ＣＰＵ２０１はインテル社製８０２８６の１２ＭＨｚバ
ージョン品である。発振回路２１３は周波数が２４ＭＨ
ｚに上がっている。

第３５図と全く同じ回路構成でＣＰＵのクロック周波数
を１６ＭＨ２から２４ＭＨｚに上げただけの場合、第３
６図で示した各バスサイクル（Ｔ３１〜Ｔ３４）のサイ
クル時間は２５０ｎｓのものが１６７　ｎｓとなり、約
３３％も短くなってしまう。

メモリリードバスサイクルとメモリライトバスサイクル
については、高速のメモリを使うことにより、１６７　
ｎｓというサイクル時間でも問題なく動作させることが
できる。しかし、ＩＯ装置についてはメモリはど高速化
が進んでいないので、１６７ｎｓというサイクル時間で
動作させることは難しく、基準の情報処理装置（第３５
図、第３６図）における１０バスサイクル時間とほぼ同
じサイクル時間が必要である。そこで、Ｉ１０リードバ
スサイクルとＩ１０ライトバスサイクルについては、Ｒ
ＥＡＤＹ信号を使って１ウエイト入れてサイクル時間を
伸ばしてやらなければならない。そのための回路がＲＥ
ＡＤＹ制御回路２１６であり、ＩＯババスイクルにおい
て１ウエイト挿入している。メモリバスサイクルにおい
てはウェイトは挿入していない。第３７図のコマンド信
号−）’回路２１２は第３５図のコマンドデコード回路
２に比べ、ウェイト中１ＯＲ，及びＩＯＷのパルスを伸
ばす働きが追加されている。

第３７図に示す従来の回路中の各信号のタイミング関係
を示したものが第３８図である。第３６図と同様に、４
つのバスサイクルのタイミングチャートが示しである。

ＣＬＫは２４ＭＨｚであるノテ、ＴＳＳＴＣの各クロッ
クサイクルの時間は８３ｎｓである。Ｔ２１のメモリリ
ードバスサイクルとＴ２３のメモリライトバスサイクル
は、０ウエイトであるので各バスサイクルの時間は１６
７ｎｓとなっている。これに対して、Ｔ２２のＩ１０リ
ードバスサイクルとＴ２４のＩ１０ライトバスサイクル
では、ＲＥＡＤＹ信号の操作により１ウエイト挿入して
おり、ＴＳ、・ＴＣ，ＴＣの全部で３つのクロックサイ
クルからできている。すなわち、バスサイクル時間は２
５０ｎｓとなり、第３６図のＴＳ２、Ｔ３４のバスサイ
クル時間と同じになっている。Ｔ２２およびＴ２４にお
ける１０Ｒ，ＩＯＷ信号は、挿入されたＴＣクロックサ
イクル中もアクティブであり、２クロツクサイクルの間
アクティブとなり、パルス幅は１６７ｎｓとなっている
。

第３７図、第３８図に示す従来の方法は、ＣＰＵのレデ
ィ信号を使ってＣＰＵにウェイトをかけ、バスサイクル
を引きのばすことによってＩＯ装置の動作速度を調整し
ようというものであった。従来はこの方法でほとんど問
題なかったが、最近はこのウェイトを使った方法では完
全でないというケースができている。以下、そのケース
について説明する。

最近のパーソナルコンピュータは標準化が進んできてお
り、特にオプションスロットと呼ばれる拡張ボード用の
コネクタについては、その仕様はかなり固定されたもの
となってきている。オプションスロットとはパソコンメ
ーカーが供給する基本的な機能の他に、さらに機能を追
加したいときに、ユーザーが自由に拡張ボードを挿入す
るためのコネクタである。拡張ボードはサードパーティ
と呼ばれる拡張ボードの専業メーカー及びパソコンメー
カー自身が多捕類のボードを用意しており、パソコンに
おける拡張ボードの重要性はますます大きなものとなっ
てきている。したがって、いまやパソコンメーカーは新
製品を出す場合、旧製品用に作られたすでに存在する数
多くの拡張ボードが動作するように新製品を設計しなけ
ればならない。

そこで、第３５図が旧製品の回路であり、第３７図が新
製品の回路であるとして、またＩ１０リードバスサイク
ル及びＩ１０ライトバスサイクルがオプションスロット
上の拡張ボードに対するバスサイクルであると仮定して
考えてみよう。拡張ボードは既にある旧製品用に設計さ
れている。

すなわち、各信号は第３６図の７３２及びＴ３４のよう
なタイミングであるものとして、拡張ボードは設計され
ている。これに対して、第３８図のＴ２２及びＴ２４は
１ウエイト挿入することによってバスサイクル時間だけ
はＴ３２．７３４に合せこんだものの、Ｔ３２．Ｔ３４
と異なっている点も多くある。Ｔ２４だけについてみて
も、たとえばＩＯＷ信号のパルス幅はＴ３４のものと異
なっているしくＴ３４では１２５ｎｓなのに対し、Ｔ２
４では１６７　ｎｓ）また、ＩＯＷ信号に対する書込み
データ（Ｄ１５〜Ｄｏ）のセットアツプ時間、及びホー
ルド時間もＴ３４とは違っている。したがって、拡張ボ
ードによっては新製品（第３７図）上では動作しないも
のも出てきてしまう。

一方、マイクロプロセッサについて前述の情報処理装置
とは異なる観点から検討してみる。

このマイクロプロセッサのクロック周波数は、半導体技
術の進歩とともに年々高速化されてきている。また、情
報処理装置のメーカーは製品のコンパチビリティを重要
視するようにもなってきた。

すなわち、従来からある旧製品をバージョンアップした
新製品を出す場合、旧製品用に作られた財産（アプリケ
ーションソフトウェアや、オプションボード類のハード
ウェア）がそのまま新製品でも使えるように考慮してき
ている。その際、最もよく使われている手段はマイクロ
プロセッサのクロック周波数を２種類用意するものであ
る。１９は旧製品におけるマイクロプロセッサの周波数
と同じ周波数であり、もう１９は新製品で使うマイクロ
プロセッサの最高動作可能クロック周波数である。例え
ば、旧製品のマイクロプロセッサのクロック周波数が６
　Ｍ　Ｈｚで、新製品のマイクロプロセッサの動作可能
最高クロック周波数が１２ＭＨｚの場合、新製品では６
Ｍ）！ｚと１２ＭＨｚの２つのクロック周波数を用意し
、これを何らかの手段（例えばデイツプスイッチ）で切
換えられるようにするわけである。新製品は通常１２Ｍ
Ｈｚで動作させるわけであるが、もし６ＭＨｚの旧製品
用に作られたアプリケーションプログラムが新製品上で
処理速度の差により正しく動作しなかった場合は、クロ
ック周波数を６　Ｍ　Ｈｚに切換えればよい。こうすれ
ば、新製品は旧製品とのコンパチビリティを保てるわけ
である。

このような情況下において、マイクロプロセッサのクロ
ック周波数切換回路が重要な位置を占めるようになって
きた。

第３９図（ａ）がクロック周波数の切換えに関する従来
の回路の例である。マイクロプロセッサはインテル社の
８０Ｃ２８６であり、動作可能な最高クロック周波数は
２４ＭＨｚである。なお、８０Ｃ２８６は内部の動作処
理速度の２倍の周波数のクロックが必要であり、最高ク
ロック入力周波数が２４　Ｍ　Ｈｚのものを１２ＭＨｚ
バージョンのＣＰｖと呼んでいる。発振回路１０６は４
８ＭＨｚの信号を出力しており、この出力信号をＣＬＫ
ｌと呼ぶ。スイッチ５はＣＰＶ８０Ｃ２８６のクロック
周波数の切換えを指示するもので、スイッチ５が下の位
置にあるとき、信号Ｓはローレベル（Ｌ）となり、スイ
ッチ５が上の位置にあるとき信号Ｓはハイレベル（Ｈ）
となる。フリップフロップ（ＦＦ）１１２は信号Ｓを同
期化して信号ＣＡを作り出している。分周回路（２分周
７４分周）１０７は信号ＣＡがＬのとき２分周回路とな
り、信号ＣＡがＨのとき４分周回路となる。分周回路１
０７は２個のＦＦより構成されているが、そのＱ出力を
Ｑ　　、Ｑ　　とすると、ＱＡ−ＬのとＢき（Ｑ、ＱＢ）は（０，０）→（１，１）→Ａ（０，０）と遷移し、ＣＡ−Ｈのときは（０，０）−４
（１，０）−（１，１）　　→　（０，１）−（０゜０
）と遷移することが、第３９図（ｃ）の状態遷移図に示
されている。

第３９図（ａ）に示す従来の情報処理装置の全体の動作
をみると、スイッチ５が下の位置にあるときＣＡ−Ｌと
なり、分周回路１０７は２分周回路として機能し、４８
ＭＨｚのＣＬＫＩに対し、ｃｐｖのクロックＣＬＫＯは
２４　Ｍ　Ｈｚとなる。

また、スイッチ５が上の位置にあるときＣＡ−Ｈとなり
、分周回路１０７は４分周回路として機能し、ＣＬＫＯ
は１２ＭＨｚとなる。すなわち、第３９図（ａ）の分周
回路１０７はｃｐｖクロック端子に２４ＭＨｚと１２Ｍ
Ｈｚを切換えて供給している。なお、この関係は第３９
図（ｂ）にまとめられている。ここで、ＣＡ−０とＣＡ
−Ｌは同じことを表わし、Ｃ−１とＣＡ−Ｈも同じこと
を表わしている。そのタイミングチャートを第３９図（
ｄ）に示す。

第４０図はもうひとつの従来例である。これは２つの発
振回路１１６，１２６の出力ＣＬＫＩＩ。

ＣＬＫＩ２をクロック切換回路１１７で切換えてＣＬＫ
Ｏに出力している。一方の発振回路１１６の周波数は２
４ＭＨｚであり、他方の発振回路１２６の周波数は１２
ＭＨｚである。発振回路１１６と１２６は互いに独立に
発振しており、非同期であるため、クロック切換時にＣ
ＬＫＯに幅の狭いパルスが出る危険性があるが、クロッ
ク切換回路１１７はＣＬＫＯに規格外のパルスを出さな
いように工夫がされている。

〔発明が解決しようとする課題〕

本発明の第１の目的は、第３５図〜第３８図を参照して
説明した従来技術の問題点を解決することである。すな
わち、パーソナルコンピュータの新製品を設計する際、
メモリなどの高速化の進んだデバイスに対しては、ＣＰ
Ｕのクロック周波数を上げてバスサイクルを短くしなが
ら処理速度を上げつつも、オプションスロットのように
旧製品とのタイミングの互換性が重要であるバスサイク
ル、すなわち第３５図から第３８図の説明におけるＩ１
０リードバスサイクルとＩ１０ライトバスサイクルに相
当するものに対しては、従来のようにバスサイクル時間
だけを旧際品と合わせるのではなく、全てのタイミング
を旧製品と合わせ込むような方法を提供することが本発
明の第１の目的である。

一方、第３９図（ａ）に示す従来例においては、ＣＰｖ
に２４ＭＨｚと１２ＭＨｚのりＯ−／りを供給するため
、原発振として４８ＭＨｚという非常に周波数の高い発
振回路が必要であった。これは電波障害の問題を考えた
とき、非常に大きな欠点である。また第４０図の従来例
では、周波数こそ高くはないが２つの発振回路が必要で
あり、これもまた電波障害については不利であり、かつ
コスト的にも高くなってしまう。また、非同期の２つの
クロック信号（ＣＬＫＩＩ、ＣＬＫＩ２）を切換えるた
め、クロック切換回路１１７は複雑な回路になってしま
っている。

本発明の第２の目的は、第３９図および第４０図のよう
な従来技術の問題点のうち、おもに電波障害とコストの
問題を解決した新しいクロック切換回路を有する情報処
理装置を提供することである。

〔課題を解決するための手段〕

前述の第１の目的を達成するために、本発明ではＣＰＵ
にウェイトをかけるのではなく、ＣＰＵクロックそのも
のの周波数を下げてしまうという方法をとっている。す
なわち、メモリ等の高速で動作するデバイスに対するバ
スサイクルの時はクロック周波数を上げ、低速で動作さ
せるべきバスサイクルの時はクロック周波数を下げて、
各バスサイクルごとにダイナミックにクロック周波数を
切換えている。すなわち本発明は、中央処理装置を含む
情報処理装置において、一定周波数のパルス信号を出力
する発振回路と、中央処理装置から出力されたステート
識別信号を入力し、このステート識別信号の関数として
の周波数変換指示信号を生成して出力する周波数変換指
示回路と、パルス信号を入力すると共に、このパルス信
号の周波数を周波数変換指示信号に従って変換して出力
する周波数変換回路とを備え、中央処理装置は周波数変
換されたパルス信号をクロック信号として入力すること
を特徴とする。また本発明は、一定周波数のパルス信号
を生成する外部の発振回路よりクロック入力端子にパル
ス信号の供給を受けるマイクロプロセッサにおいて、当
該マイクロプロセッサが実行すべきバスサイクルの種類
によって、パルス信号より作られる当該マイクロプロセ
ッサ内部の動作クロックの周波数を変え得る機能を有す
ることを特徴とする。

一方、上記第２の目的を達成するために、本発明は発振
回路の出力パルスを一定割合で間引くようなりロック制
御回路を備えるようにしている。

すなわち本発明は、クロック入力端子を有するマイクロ
プロセッサと、このクロック入力端子に２種類以上の周
波数のクロックを供給するクロック制御回路とを少なく
とも含み、マイクロプロセッサは２種類以上の動作スピ
ードモードを有する情報処理装置において、クロック制
御回路は、クロックの周波数を指示するクロック周波数
指示手段と、一定周波数の信号を出力する発振回路と、
発振回路の出力を一定割合で間引くための間引き割合制
御信号を作り出す間引き割合制御回路と、発振回路の出
力を間引き割合制御信号によりディスエーブルかイネー
ブルかにするクロックパルスＯＮ／ＯＦＦ制御回路とを
有して成り、間引き割合制御回路の間引き割合をクロッ
ク周波数指示手段からの指示に従って変化させることに
より、マイクロプロセッサへ供給するクロックの周波数
を制御することを特徴とする。

〔作用〕

本発明によれば、動作クロックがタイナミックに切り換
えられるため、動作の速いデバイスと遅いデバイスに、
共に対応することが可能になる。

また、本発明によればパルス信号の間引きにより２種類
以上のクロック信号が生成されるので、電波障害を生じ
させることなく情報処理装置を設計し得る。

〔実施例〕

以下、実施例にもとづいて本発明の詳細な説明する。

第１図は本発明の第１実施例に係る情報処理装置の構成
図である。ＣＰＵＩは８０２８６の１２Ｍ　Ｈｚバージ
ョン品である。コマンドデコード回路２は第３５図のコ
マンドデコード回路と全く同じである。ＣＰＵＩのＲＥ
ＡＤＹ信号も第３５図と同様にローに固定されている。

第１図の装置が第３５図の装置と異なっている点は、Ｃ
ＰＵＩのＣＬＫ信号を作る回路のみである。発振回路３
の周波数は４８ＭＨｚである。周波数変換回路４は本実
施例においては３分周７２分周切替え分周回路で実現さ
れている。周波数変換指示信号Ｂがローのとき２分周回
路となり、ハイのとき３分周回路となる。発振回路３の
出力は周波数変換回路４で周波数が変換され、その出力
ＣがＣＰＵ１のクロック信号となっている。すなわち、
周波数変換指示信号Ｂがローのとき４８ＭＨｚは２分周
され、２４ＭＨｚの信号ＣがＣＰＵクロックとなり、指
示信号Ｂがハイのとき４８　Ｍ　Ｈｚは３分周され、１
６ＭＨｚの信号ＣがＣＰＵクロックとなる。周波数変換
指示回路５はＣＰＵのステート識別信号すなわちＭ／Ｉ
　０１Ｓ１、ＳＯからＣＰＵが実行するバスサイクルを
識別し、各バスサイクルに対応した周波数変換指示信号
Ｂを出力する。本実施例においては、メモリバスサイク
ル（メモリリードバスサイクルとメモリライトバスサイ
クル）のとき指示信号Ｂはローとなり、Ｉ１０バスサイ
クルＣｌ１０リードバスサイクルとＩ１０ライトバスサ
イクル）のとき指示信号Ｂはハイとなる。すなわち、メ
モリバスサイクル中は、周波数変換指示回路５の出力Ｂ
はローとなり、周波数変換回路４は２分周回路となって
その出力Ｃは２４　Ｍ　Ｈｚとなる。また、Ｉ１０バス
サイクル中は周波数変換指示回路５の出力Ｂはハイとな
り、周波数変換回路４は３分周回路となり、その出力Ｃ
は１６ＭＨ２となる。周波数変換指示回路５の中の信号
Ａは、ＴＳクロックサイクル中にＣＰＵＩより出力され
るスナートぶ別信号Ｍ／ＩＵ、ＳＬ、ＳＬＩをデコード
してメモリバスサイクルを検出し、これが２つのフリッ
プフロップで引き伸ばされ、バスサイクル中は安定して
周波数変換指示信号Ｂが出力されている。周波数変換指
示回路５の中の信号Ａ及びＢについては第２図を参照さ
れたい。

さて、以上のように第１図の実施例では、ＣＰＵ１がメ
モリバスサイクルを実行中はＣＰＵクロックは２４ＭＨ
ｚ　　（ＣＰＵ内部は１２ＭＨｚで動作）となり、Ｉ１
０バスサイクルを実行中はＣＰＵクロックは１６ＭＨｚ
　　（ＣＰＵ内部は３ＭＨｚで動作）となり、ダイナミ
ックにクロック周波数が切換わるようになっているわけ
であるが、第１図のＣＰＵＩが、第３８図（従来例）及
び第３６図（基準となる例）と同じ４つのバスサイクル
を実行したとき、そのバスサイのクルタイミングがどう
なるかを、第２図にタイミングチャートで示す。

Ｔ１１のメモリリードバスサイクル及び７１３のメモリ
ライトバスサイクルにおいては、ＣＰＵ１のＣＬＫは２
４ＭＨｚであり、またＲＥＡＤＹはローでウェイトは挿
入されないので、バスサイクル時間はそれぞれ１６７ｎ
ｓとなり、これは第３８図の７２１及び７２３と同じで
ある。一方、Ｔ１２のＩ１０リードバスサイクルとＴ１
４のＩ１０ライトバスサイクルにおいて、ＣＰＵ１のＣ
ＬＫは１６ＭＨｚになり、クロック周波数がメモリバス
サイクルのときに比べて下がっている。また、第１図の
実施例では、Ｉ１０バスサイクルのときにもＲＥＡＤＹ
はローであり、ウェイトが入らない。したがって、Ｔ１
２及びＴ１４のバスサイクル時間は２５０　ｎｓとなる
。

バスサイクル時間について見れば、第３８図（従来技術
）の７２２及びＴ２４と第２図（本実施例）の７１２及
びＴ１４とは同じであるが、バスサイクル内の各信号の
タイミングに着目してみると決定的なちがいがある。第
２図の７１２及びＴ１４における各信号のタイミングは
、第３６図（基準となる情報処理装置のタイミングチャ
ート）の７３２及びＴ３４における各信号のタイミング
と完全に同じになっているのである。これは、第１図で
はＩ１０バスサイクルにおけるＣＰＵのクロックを、第
３５図において！１０バスサイクルを実行したときのＣ
ＰＵのクロックに合わせたことによって達成されたもの
である。第３８図のＴ２２及びＴ２４がバスサイクル時
間だけは第３６図のＴ３２及びＴ３４に合わせたものの
、バスサイクル内の各信号のタイミングまでは合わせら
れなかったのに比べて大きな改善である。

第３図は本発明の′Ｎ５２の実施例に係る情報処理装置
の構成図であり、第１図に示す第１実施例中の周波数変
換指示回路５を、部分的に修正した周波数変換指示回路
３５で置き換えたものである。

第１図においては、周波数変換指示回路５はステート識
別信号（Ｍ／１０、Ｓｌ、Ｓｏ）のみを入力としており
、周波数変換指示信号Ｂはステート識別信号のみの関数
であった。これに対し、第３図の周波数変換指示回路３
５はステート識別信号（Ｍ／１０、Ｓｌ、ＳＯ）の他に
ＣＰＵのアドレス（Ａ２３、Ａ２２）も入力としており
、周波数変換指示信号３９はステート識別信号とアドレ
スの関数となっている。ゲート３６はアドレスをデコー
ドするためのものであり、Ａ２３−Ａ２２−〇のときに
のみゲート３６の出力がハイとなる。

すなわち、第３図ではＣＰＵＩがＡ２３−Ａ２２−〇で
あるアドレス領域に対して、メモリリードバスサイクル
（Ｍ／１０．Ｓｌ、５Ｏ−１，０，１）又はメモリライ
トバスサイクル（Ｍ／１０゜Ｓｌ、５Ｏ−１，１，０）
を実行した場合にのみ周波数変換指示信号３９がローと
なり、ＣＰＵクロックは２４ＭＨｚとなる。それ以外の
とき、すなわち、Ａ２３−Ａ２２−０でないアドレス領
域へのメモリバスサイクルとメモリバスサイクル以外の
すべてのバスサイクルのときには、ＣＰＵクロックは１
６ＭＨｚとなる。

第４図は本発明の実施例に係る情報処理装置の一般形を
示したものである。第３５図に示す装置、すなわち基準
となる情報処理装置と比較すると、周波数変換回路１０
４と周波数変換回路１０５が付加されているのがわかる
。

次に、周波数変換回路について詳しく説明する。

第５図及び第６図は第１図に示す情報処理装置の中の、
周波数変換回路４の構成と動作の説明をしたものである
。第５図（ａ）は周波数変換回路４を取りだしたもので
あるが、信号名は第１図の例と多少ちがっている。周波
数変換指示信号ａｘ（第１図ではＢ）、周波数変換回路
のクロック出力をＣｏｕｔ　（第１図ではＣ）と記して
いる。フリップフロップ（ＦＦ）１０１と１０２が分周
回路として機能する。周波数変換指示信号ａｘの値によ
って分周比が制御されるわけであるが、ａＸと分周比及
びＣｏｕｔとの関係を第５図（ｂ）に、そのタイミング
チャートを同図（Ｃ）に示す。また、ＦＦｌ０Ｉ、１０
２のＱ出力をＱ　　、Ｑ　　とＢしたときのＱ　　、Ｑ　　の状態遷移図を第６図に示Ｂす。同図（ａ）がａｘ−０の場合、同図（ｂ）がａｘｍ
ｌの場合である。

第７図及び第８図は周波数変換回路の第２の実施例に係
る図であり、これは周波数変換回路が２分周、３分周、
４分周の３つの分周比を有する場合の実施例である。第
７図（ａ）の回路４１が周波数変換回路であり、第１図
の周波数変換回路４と置き換わるものである。しかし、
回路４１は３つの分周比を有するため、周波数変換指示
信号はａｘとｂｘの２本必要である。

したがって、第１図の情報処理装置の周波数変換回路４
を回路４１で置き換えるとき、それに伴なって周波数変
換指示回路５についても２本の周波数変換指示信号を出
力するような別の周波数変換指示回路で置き換えなけれ
ばならない。この周波数変換指示回路の例は、簡単にい
くらでも考えられるが、本発明の本質には特に関係ない
ので省略する。

ＦＦ１０３．１０４が周波数変換指示信号ａｘ。

ｂｘの値によって２分周／３分周／４分周回路として機
能するわけであるが、その関係をｆｆ１７図（ｂ）に、
そのタイミングチャートを第７図（Ｃ）に示す。第７図
においては発振回路からの信号０４８Ｍが４８ＭＨｚで
ある場合が示しであるが、特にこれに限定されるもので
はない。ＦＦ１０３．１０４のＱ出力をそれぞれＱ　　
、Ｑ　　としたときＢのＱ　　、Ｑ　　の状態遷移図を第８図に示す。同図Ｂ（ａ）はａｘ−ＩＳｂｘ−０の場合、同図（ｂ）はａｘ
−１、ｂｘｍｌの場合、同図（ｃ）はａｘ−１、ｂｘ−
１の場合である。

第９図と第１０図は周波数変換回路の第３の実施例に係
る図である。第９図（ａ）の回路４２は周波数変換回路
であり、第７図（ａ）の回路４１に非常によく似ている
が一部修正されている。それは、クロック出力（Ｃｏｕ
ｔ）の波形のロー期間とハイ期間のデユーティである。

第７図（ａ）のクロック出力Ｃｏｕｔのデユーティは、
２分周のとき１：１であり、３分周のとき１：２であり
、４分周のとき２：２であった。これに対し、第９図（
ａ）のＣｏｕｔのデユーティは、２分周のとき１：１で
あり、３分周のとき１：２であり、４分周のとき１：３
となっており、分周比をｍとするとデユーティはすべて
１：ｍ−１の形になっている。

第９図（ａ）のＦＦ１０５．１０６は、ＦＦ１０３．１
０４と全く同じ回路であり、ａｘ。

ｂｘの値に対する動作も全く同じである。しかし、第９
図（ａ）ではもうひとつのＴ；’Ｆ１０７が追加されて
おり、これが出力Ｃｏｕｔの波形デユーティをコントロ
ールして、１：ｍ−１の形にしている。ａｘ、ｂｘとＣ
ｏｕ　を及び分周比の関係を第１１図（ｂ）に、そのタ
イミングチャートを同図（ｃ）に示す。ｍ１０図はＦＦ
１０５．１０６．１０７のＱ出力であるＱ　％ＱＢ１Ｑ
ｏの状態遷＾柱間である。

第１１図（ａ）〜（ｅ）は周波数変換回路の第４の実施
例に係る図である。同図（ａ）が周波数変換回路の回路
図であり、ＣＬＫＩ、ＣＬＫＯｌＣＡはそれぞれ周波数
変換回路のクロック入力、クロック出力および周波数変
換指示信号である。

第１１図（ａ）の周波数変換回路において、ＣＬＫＯの
周波数はＣＡ　−０のときＣＬＫＩと同一であり、ＣＡ
−１のときＣＬＫＩの周波数の１７２となっている。す
なわち、ＣＬＫＩの周波数をｆとすると、第１１図Ｃａ
）の回路はｆとｆ／２の周波数を作り出す周波数変換回
路であるといえる。

なお、この関係は同図（ｂ）にまとめられている。

第１１図（ａ）の回路の特徴は、クロック人力ＣＬＫＩ
のパルスを一定割合で間引くことにより周波数変換して
、クロック出力ＣＬＫＯを作り出しているという点であ
り、第５図（ａ）、第７図（ａ）および第９図（ａ）の
回路が、クロック人力を分周した分周出力をクロック出
力とすることにより周波数変換している点と大きく異な
っている。

以下、第１１図（ａ）の周波数変換回路の動作を簡単に
説明する。第１１図（ａ）の回路において、ＦＦ２００
はＣＬＫＩのパルスを間引く割合を作り出すカウンタと
して動作する。回路２２０は間引き割合制御カウンタで
あり、間引き割合制御信号２３０を出力する。クロック
パルスＯＮ／ＯＦＦ制御回路２４０はＯＲゲートで構成
されている。間引き割合制御信号２３０がローレベルの
ときは、クロック人力ＣＬＫＩはそのままクロックパル
スＯＮ／ＯＦＦ制御回路２４０を通過してクロック出力
ＣＬＫＯとなり、制御信号２３０がハイレベルのときは
ＣＬＫＩはＯＲゲート２４０で止められて、ＣＬＫＯは
Ｈに固定されてクロックパルスは出ない。周波数変換指
示信号ＣＡがＬのときはＦＦ２００の出力は常にＬであ
り、したがって制御信号２３０もＬとなる。すなわち、
ＣＡがＬのときはＣＬＫＯ−ＣＬＫＩとなる。また、Ｃ
ＡがＨのときは間引き割合制御カウンタ２２０は２進カ
ウンタとなり、制御信号２３０　ｉ；ｔ　ＣＬＫＩパル
スが１発大るごとに反転してＬとＨを交互にくり返す。

すなわち、ＣＡがＨのときはＣＬＫＩは２回に１回パル
スが間引かれてＣＬＫＯに出ていく。ＣＬＫＩの周波数
をｆとすると、ＣＬＫＯの周波数はＣＡ””Ｌのときｆ
となり、ＣＡ−Ｈのときｆ／２となる。

第１１図（ｃ）及び同図（ｄ）は間引き割合制御カウン
タの動作を状態遷移図と状態遷移表で表わしたものであ
る。第１１図（ｃ）の状態遷移図において、状！！ＳＯ
のときＣＬＫＩのパルスはクロックパルスＯＮ　／　Ｏ
Ｆ　Ｆ　＄制御回路であるＯＲゲ−）２４０を通過し、
状ＢＳ１のときＣＬＫＩのパルスはＯＲゲート２４０で
止められる。第１１図（ａ）の回路の動作タイミングチ
ャートを同図（ｅ）に示す。このチャートは、３つのバ
スサイクルが実行された場合の例であり、第１サイクル
と第３サイクルではＣＬＫＯの周波数はｆとし、第２サ
イクルではＣＬＫＯの周波数はｆ／２としている。周波
数変換指示信号ＣＡはバスサイクルごとに値が決まる信
号であり、周波数変換指示回路によって作られるわけで
あるが、本実施例においてはこの信号は新たなバスサイ
クルが始まったあとの最初のＣＬＫＩの立上りのタイミ
ングＴｔまでに安定し、以後、そのバスサイクルが終了
するまでの間、正しい値を保持しているものと仮定して
いる。

第１２図（ａ）〜（ｅ）は周波数変換回路の第５の実施
例に係る図である。同図（ａ）が周波数変換回路の回路
図であり、ＣＬＫＩの周波数をｆとするときは、周波数
変換指示信号ＣＡがＬのときＣＬＫＯの周波数はｆとな
り、ＣＡがＨのときＣＬＫＯの周波数はｆ／３となって
いる（第１２図（ｂ）参照）。第１２図（Ｃ）と同図（
ｄ）は、同図（ａ）の間引き割合制御カウンタ２２１の
状態遷移図と状態遷移表であり、第１２図（ｅ）は同図
（ａ）の回路のタイミングチャートである。

第１３図（ａ）〜（ｅ）は周波数変換回路の第６の実施
例に係る図である。同図（ａ）が周波数変換回路の回路
図であり、そのＣＡとＣＬＫＯの関係は同図（ｂ）のと
おりである。第１３図（ｃ）と同図（ｄ）は、間引き割
合制御カウンタ２２２の状態遷移図と状態遷移表であり
、第１３図（ｅ）は同図（ａ）に示す回路のタイミング
チャートである。

第１４図（ａ）〜（ｄ）は周波数変換回路の第７の実施
例に係る図である。同図（ａ）が周波数変換回路の回路
図であり、これは２本の周波数変換指示信号ＣＳＣによ
ってＣＬＫＯには４種Ａ類の周波数を出力することができる。ＣＳＣＡとＣＬＫ
Ｏの４種類の周波数の関係は同図（ｂ）のようになる。

第１４図（ｃ）と同図（ｄ）は間引き割合制御カウンタ
２２３の状態遷移図と状態遷移表である。

第１５図（ａ）、（ｂ）は周波数変換回路の第８の実施
例に係る図である。同図（ａ）が周波数変換回路の回路
図であり、この回路では、４本の周波数変換指示信号ｃ
　　、ｃ　　Ｓｃ　　Ｓｃ　　によりＣＢＡってＣＬＫＯには１６種類の周波数を出力することがで
きる。ｃ　　、、ｃ　　Ｓｃ　　、ｃ　　とＣＬＫＯＣ
ＢＡの関係は、第１５図（ｂ）に示すとおりである。

第１６図（ａ）〜（ｅ）は周波数変換回路の第９の実施
例に係る図である。同図（ａ）が周波数変換回路の回路
図であり、周波数変換指示信号ＣＡとクロック出力ＣＬ
ＫＯの関係は同図（ｂ）に示すとおりであり、これは第
１１図（ｂ）と同じである。すなわち、第１６図（ａ）
に示す第９の実施例は第１１図（ａ）の第４の実施例と
同じ機能を持っており、ともにＣＬＫＯの周波数はｆと
ｆ／２の２通りである。しかし、両者の間には大きな違
いがひとつある。それは、バスサイクルが始まってから
、周波数変換指示信号ＣＡが正しい値に安定するまでの
時間である。第１１図に示示す第４の実施例においては
、ＣＡはバスサイクルが始まった後の最初のＣＬＫＩの
立上りタイミングＴｌまでに正しい値が出力されるもの
としていた。これに対して第１６図（ａ）〜（ｅ）に示
す第９の実施例では、ＣＡはＴ１までには正しい値が出
力されず、Ｔ１の次のＣＬＫＩの立下りタイミングＴ２
までに正しい値が出力されるものとしている。この場合
、状態ＳＯにおいて、ＣＡの値によってＳＯ（ＣＡ−０
のとき）または５１（ＣＡ−１のとき）へ分岐するとい
う第１１図（Ｃ）のような状態遷移図は作れず、この時
点ではＣＡの値がまだ正しくないので無条件に８１へ分
岐させることになり、第１６図（ｃ）のような状態遷移
図ができ上がる。第１６図（ｃ）中の“１”は無条件分
岐を示す。

この関係で、間引き割合制御カウンタ３２０の構造は第
１１図（ａ）のカウンタ２２０の構造と多少ちがってく
る。また、第１１図（ａ）においては状態ＳＯのとき（
ＱＡ−０のとき）ＣＬＫＩのパルスを通過させ、状８Ｓ
１のとき（ＱＡ−１のとき）止めればよいので、状態Ｓ
ＯＯ４０あることを示す信号２３０とＣＬＫＩをＯＲす
ることによりクロックパルスＯＮ／ＯＦＦ制御回路を構
成していた。これに対して、第１６図（ａ）では、状態
ＳＯＯ４０とき常にＣＬＫＩのパルスを止めるのではな
く、状態ＳＯＯ４０かつ、ＣＡ−１のときにのみ、ＣＬ
Ｋｌを止めなければならないので、ＯＲゲート３４０の
ようなりロックＯＮ／ＯＦＦ制御回路が必要となる。第
１６図（Ｃ）及び第１６図（ｄ）はそれぞれ間引き割合
制御カウンタ３２０の状態遷移図と状Ｂｌ！！移表であ
り、第１６図（ｅ）は第１６図（ａ）のタイミングチャ
ートである。

第１７図（ａ）〜（ｅ）は周波数変換回路の第１０の実
施例に係る図であり、第１２図（ａ）〜（ｅ）の第５の
実施例と同じ働きをする。第１２図（ａ）のＣがタイミ
ングＴｌまでに正しい値が出力されるのに対し、第１７
図（ａ）のＣＡはＴ　までには正しい値が出力されるが
、Ｔ１までには正しい値は出力されない。そのＣＡのタ
イミングのちがいに対応したものが本実施例である。

第１７図（ｂ）はＣＡとＣＬＫＯの関係を示している。

同図（ｃ）と同図（ｄ）は間引き割合制御カウンタ３２
１の状Ｂ遷移図と状態遷移表であり、第１７図（ｅ）は
同図（ａ）の回路のタイミングチャートである。

第１８図（ａ）〜（ｅ）及び第１９図（ａ）〜（ｄ）は
、それぞれ周波数変換回路の第１１及び第１２の実施例
に係る図であり、それぞれ第１３図（ａ）〜（ｅ）の第
６の実施例及び第１４図（ａ）〜（ｄ）の第７の実施例
と同じ働きをする。

違いは周波数変換指示信号のタイミングのみであり、先
の２つの実施例（第９と第１０の実施例）と同様である
。

次に、上記のような周波数変換回路に対して、変換指示
を与える周波数変換指示回路について説明する。

第２０図は本発明の情報処理装置に用いられる周波数変
換指示回路の第１の実施例回路図である。

システムクロック（ＳＣＬＫ）信号４０はＣＰＵクロッ
ク（ＣＬＫ）信号を２分周した信号で、情報処理装置に
電源が入ったあと、ＣＰＵが最初に実行する命令（これ
はメモリリードバスサイクルであり、Ｍ／１０、Ｓｌ、
５Ｏ−１，０，１となる）によって位相を決めている。

第２５図にＣＬＫと５ＣＬＫの関係及び、第２０図の各
信号のタイミングの関係を示した。信号４１はメモリラ
イトバスサイクルを示す信号であり、第２５図に示すよ
うにサイクル中（サイクルＣ７参照）ずつとハイになっ
ている。ステート識別信号すなわちＭ／ｌ０１Ｓ１、Ｓ
Ｏはバスサイクルの最初のみしか出ないので、これを引
き伸ばして、サイクル中はハイを出力するようになって
いる。信号４２から４６は同様に、それぞれ、メモリリ
ードバスサイクル（第２５図のサイクルＣ５）、ホール
ドサイクル（Ｃ８）　、Ｉ１０ライトバスサイクル（Ｃ
２）　、Ｉ１０リードバスサイクル（Ｃ１）、割込みア
クルッジサイクル（Ｃ４）を示す信号である。信号４７
はＣＰＵのアイドルサイクルを示す信号であり、第２５
図のサイクルＣ３とＣ６のように、いずれのバスサイク
ルも実行されていないときにハイとなる。ＣＰＵは通常
、メモリリード、メモリライト、Ｉ１０リード、Ｉ１０
ライト、割込みアクノレツジ、ホールト等のバスサイク
ルを実行して、ＣＰＵの外部に対してアクセスを行なう
が、外部へのアクセスよりも、ｃＰＵの内部処理が忙し
い状態（たとえば乗除算命令実行中）になると、外部へ
のアクセスがないという状態がおこる。この状態をアイ
ドルサイクルといい、信号４７はこの状態を検出する信
号である。第３８図においてはＣ２のＩ１０ライトバス
サイクルとＣ４の割込みアクルッジサイクルの間、及び
Ｃ５と０７の間にアイドルサイクルが入った場合のタイ
ミングが示しである。アイドルサイクルの長さはそのと
きのＣＰＵの内部処理の状態によって決まる。格納手段
４８はメモリライトバスサイクル実行時のＣＰＵクロッ
クの周波数を決める情報（周波数変換指示情報）を格納
するものであり、ＣＰＵがメモリライトバスサイクルを
実行すると信号４１はハイとなり、格納手段４８に格納
された情報が周波数変換指示信号５５に出力され、これ
が周波数変換回路に伝えられる。格納手段４９から５４
は同様にそれぞれ、メモリリードバスサイクル、ホール
トサイクル、Ｉ１０ライトバスサイクル、Ｉ１０リード
バスサイクル、割込みアクルッジサイクル、及びアイド
ルサイクルに対応する周波数変換指示情報を格納するも
のである。格納手段４８から５４としては、ＤＩＰスイ
ッチ、レジスタ、ＲＯＭ、ＲＡＭ等が考えられる。

なお、第２０図ではレジスタの例が示しである。

格納手段としてレジスタやＲＡＭ等を用いた場合、プロ
グラム（ソフトウェア）によって周波数変換指示情報を
格納手段に設定することが可能となる。

第２１図から第２４図は、それぞれが本発明の情報処理
装置に用いられる周波数変換指示回路の第２ないし第５
の実施例の構成図である。

第２１図の第２実施例は第２０図の第１実施例と比べて
、各バスサイクル及びアイドルサイクルごとに対応する
周波数変換指示情報が、２ｂｉｔずつあるという点のみ
が異なるだけで他は同じである。格納手段５６はメモリ
ライトバスサイクルに対応する周波数変換指示情報２ｂ
ｉｔを格納するものであり、ＣＰＵがメモリライトバス
サイクルを実行時、この２ｂｉｔの情報が周波数変換指
示信号６３と６４に出力される。格納手段５７から６２
も同様に各サイクルに対応する周波数変換指示情報を格
納するものである。

第２２図に示す第３の実施例は、各バスサイクルにさら
にアドレスを組み合わせたものである。

ゲート８８はステート識別信号５ＩＳＳＯからアドレス
をラッチするための信号を作り出しており、ラッチ７９
によってアドレスＡ２３、Ａ２２、Ａ９、Ａ８をラッチ
している。ラッチされたアドレスはゲート８０及び８１
によってデコードされている。ゲート８０はメモリを２
つの領域に分けるためのものである。ゲート８０の出力
はＡ２３−Ａ２２−０のときハイとなるが、これに対応
するメモリ領域をＭｌと呼び、それ以外のメモリ領域を
Ｍ２と呼ぶことにする。すなわちＭｌはアドレス０ＯＯ
ＯＯＯＨ〜３ＦＦＦＦＦＨ（Ｈは１６進数を示す記号で
ある）、Ｍ２はアドレス４０００００Ｈ−ＦＦＦＦＦＦ
Ｈである。ゲート８１はＩ１０領域を２つに分けるため
のゲートである。ゲート８１の出力はＡ９−Ａ８−０の
ときハイとなるが、これに対応するＩ１０領域を１１と
呼び、それ以外のＩ１０領域を１２と呼ぶことにする。

すなわち、１１はアドレス０ＯＯＨ〜０ＦＦＨです、１
２はアドレス０００）！〜３ＦＦＨである。なお本実施
例ではメモリアドレス空間は１６Ｍバイト、Ｉ１０アド
レス空間はＩＫバイトとしている。また、メモリ領域、
Ｉ１０領域ともに、さらに細分することも可能であるが
、説明を簡単にするために、本実施例ではそれぞれ２つ
の領域とした。

ゲート６５から７２はバスサイクルとアドレス領域の組
み合わせを作るためのものであり、それぞれ、Ｍｌに対
するメモリライト（６５）、Ｍ２へのメモリライト（６
６）、Ｍｌへのメモリリード（６７）　、Ｍ２へのメモ
リリード（６８）、１１へのＩ１０ライト＜６９）、１
２へのＩ１０ライト（７０）、１１へのＩ１０リード（
７１）、Ｉ２へのＩ１０リード（７２）の各バスサイク
ルを示す信号を作っている。格納手段７３から７７は周
波数変換指示情報を格納するものである。格納手段７３
はメモリサイクルに関する４ｂｉｔの周波数変換指示情
報（Ｍｌへのメモリライト、Ｍ２へのメモリライト、Ｍ
ｌへのメモリリード、Ｍ２へのメモリリードそれぞれに
対応する情報）を格納している。格納手段７５はＩ１０
サイクルに関する４ｂｉｔの周波数変換指示情報（１１
へのＩ１０ライト、Ｉ２へのＩ１０ライト、１１への１
１０リード、Ｉ２へのＩ１０リドそれぞれに対応する情
報）を格納している。格納手段７４．７６．７７はそれ
ぞれホールトサイクル、割込みアクルッジサイクル、ア
イドルサイクルに対応する周波数変換指示情報を格納し
ている。信号７８は周波数変換指示信号である。

第２３図は周波数変換指示回路の第４の実施例を示し、
周波数変換指示情報の格納手段としてメモリ素子を使っ
た例である。ゲート８２〜８４は各バスサイクル信号を
エンコードするためのものであり、各サイクルは前頁の
表のようにエンコードされる。エンコードされた信号８
２〜８４はメモリ素子８５の上位アドレス３ビツトに接
続されている。また、ラッチ８７でラッチされた８ｂｉ
ｔのアドレス信号がメモリ素子８５の下位８ｂｉｔに接
続されている。メモリ素子８５は２ＫｗｏｒｄＸ１ｂｉ
ｔ構成であり、バスサイクルを示す信号３ｂｉｔとアド
レス信号８ｂｉｔを入力しており、各バスサイクルごと
に、２５６のアドレス領域に対して、周波数変換指示情
報を格納することができる。ただし、アドレス領域が意
味を持つのはメモリライト、メモリリード、Ｉ１０ライ
ト、Ｉ１０リードの各バスサイクルのみである。

そして、メモリ素子８５の出力が周波数変換指示信号８
６となる。

第２４図は、周波数変換指示回路の第５の実施例に係り
、周波数変換指示情報の格納手段としてメモリ素子を使
った点で、第４の実施例とは別の例である。メモリ素子
９０は４ＫｗｏｒｄＸ８ｂｔｔ構成であり、ラッチ手段
８９のラッチによってラッチされた１２本のアドレス信
号をメモリ素子のアドレス人力としており、４０９６の
アドレス領域ごとに、周波数変換指示情報が格納される
。１９のアドレス領域に対して各バスサイクルに対応す
る情報がメモリ内に並列に格納されている。メモリ素子
のデータ出力９１〜９８は、それぞれが各サイクルに対
応している。たとえば、データ出力９１はメモリライト
バスサイクルに対応しているが、データ出力９８は余り
であって使われていない。信号９つは周波数変換指示信
号である。メモリ素子８５．９０としてはＲＯＭＳＲＡ
Ｍ等が考えられる。ＲＡＭの場合はソフトウェアによる
設定が可能となる。

第２５図は第２０図〜第２４図に示す周波数変換指示回
路の各実施例のタイミングの説明であるが、注意事項が
ある。ひとつはＲＥＡＤＹ信号の扱いであるが、本説明
ではＲＥＡＤＹは常にローすなわち常にレディであるも
のとしてタイミングが示しである。これは説明を簡単に
するためのものであり、もしＲＥＡＤＹがハイの場合、
各バスサイクルはＲＥＡＤＹがハイの期間だけ引き伸ば
されることになる。もうひとつの注意事項はＣＬＫ信号
の周期である。第２５図ではＣＬＫは常に周期が一定で
あるとして示しているが、実際は各バスサイクルごとに
定義された周波数変換指示信号に従ってダイナミックに
変化する。しかし、その場合も各信号のＣＬＫに対する
相対的関係は第３８図と全く同じであり、第２５図は各
信号のＣＬＫ信号に対する相対的関係を示すタイミング
チャートとして見ることができる。

次に、第１図および第２図に示した技術をとり入れたマ
イクロプロセッサを説明する。

第２６図がその第１の実施例であり、図中のブロック９
が本発明によるマイクロプロセッサである。これは、従
来からあるマイクロプロセッサ１（８０２８６）と第１
図で説明した周波数変換回路４および周波数変換指示回
路５とを同一チップ上にとり込んだものである。マイク
ロプロセッサ９のクロック人カフには、発振回路３で生
成された一定周波数の波形を入力しており、本実施例に
おいては４８　Ｍ　Ｈｚである。周波数変換回路４及び
周波数変換指示回路５の動作は第２図と全く同じであり
、したがって、図中のクロック信号８はマイクロプロセ
ッサ９がメモリバスサイクルを実行したときは２４　Ｍ
　Ｈｚとなり、■１０バスサイクルを実行したときは１
６ＭＨｚとなる。マイクロプロセッサ９の内部動作クロ
ックはクロック信号８を２分周したものであり、これは
メモリバスサイクルのとき１２ＭＨｚとなり、Ｉ１０バ
スサイクルのとき８ＭＨｚとなる。クロック信号８はマ
イクロプロセッサ９の出力端子として外部に出ており、
これを見ることにより、内部動作クロックの周波数を知
ることができる。コマンドデコード回路２は第１図のも
のと全く同じである。第２６図の回路全体と第１図の回
路全体とは完全に同じであるが、第２６図ではバスサイ
クルの種類によって内部動作クロックが変化し、バスサ
イクルの実行時間を変える機能が１チツプのマイクロプ
ロセッサ９の中にとり込まれている点が第１図のものと
異なる。

第２７図は本発明の第２の実施例に係るマイクロプロセ
ッサを示している。本実施例によるマイクロプロセッサ
１９と第２６図のマイクロプロセッサは、周波数変換指
示回路５がマイクロプロセッサの外にあるか又は内にあ
るかである。第２７図においては周波数変換指示回路５
がマイクロプロセッサ１９の外にあり、マイクロプロセ
ッサ１９は外部からの周波数変換指示信号Ｂを入力端子
１８より入力し、この信号の指示により内部動作クロッ
クの周波数を切換えている。第２図の回路全体の動作は
第２６図の回路の動作と同じである。

第２８図は本発明の第３の実施例に係るマイクロプロセ
ッサ３１と、メモリ装置３１．３２と、Ｉ１０装置３４
．３５を示している。メモリ装置３２はマイクロプロセ
ッサ３１のメモリアドレス領域Ａに対応した高速メモリ
であり、１２ＭＨｚで動作可能である。また、メモリ３
３はメモリアドレス領域Ｂに対応した低速メモリであり
、８ＭＨｚで動作可能である。Ｉ１０装置３４はＩ１０
アドレス領域Ｃに対応し、１２ＭＨｚで動作可能である
。Ｉ１０装置３５はＩ１０アドレス領域りに対応し、８
　Ｍ　Ｈｚで動作可能である。マイクロプロセッサ３１
は１２ＭＨｚと８　Ｍ　Ｈｚの２種類の内部動作クロッ
ク周波数をもち、アドレス領域Ａに対するメモリバスサ
イクル、及びアドレス領域Ｃに対するＩ１０バスサイク
ルのとき１２ＭＨｚとなり、アドレス領域Ｂに対するメ
モリバスサイクル及びアドレス領域りに対するＩ１０バ
スサイクルのとき８　Ｍ　Ｈｚとなる。第２８図に示す
第３の実施例と第２６図に示す第１の実施例はよく似て
いるが、第２６図のマイクロプロセッサ９ではバスサイ
クルの種類のみによって内部動作クロック周波数が決ま
っていたのに対して、第２８図のマイクロプロセッサ３
１ではバスサイクルの種類とアドレス領域とから内部動
作クロックの周波数が決まるという点が異なっている。

以上の実施例では、従来からあるＣＰＵ　（本例では８
０２８６）にクロック切換えの回路を付加した１チツプ
のマイクロプロセッサを示したが、新規開発のマイクロ
プロセッサに当初から本発明の技術を取り入れた設計を
行なえば、より性能のよいマイクロプロセッサが得られ
る。

次に、本発明に係るクロック制御回路を用いた情報処理
装置について、詳細に説明する。

第２９図（ａ）は第１の実施例に係るクロック制御回路
を用いた情報処理装置を示している。マイクロプロセッ
サ１はＣＰＶ８０Ｃ２８６であり、ＣＬＫはそのクロッ
ク端子である。本実施例においてはＣＬＫの最高周波数
は２４ＭＨｚ、すなわちＣＰｖは１２ＭＨｚバージョン
品であるとする。

クロック制御回路２は信号ＣＬＫＯ３を出力しマイクロ
プロセッサ１のクロック入力に与える。クロック周波数
指示手段４は本実施例ではスライドスイッチ５の位置に
よって周波数が切換えられる。

スイッチ５が下の位置にあるとき出力信号ＳはＬとなり
、スイッチ５が上の位置にあるとき信号ＳはＨとなる。

信号ＳはＦＦ１２によって同期化されて信号ＣＡとなる
。発振回路６の周波数は２４ＭＨｚである。間引き割合
制御回路７はＣＡ　（ＦＦ１２のＱ出力）の値によって
、間引き割合制御信号１０を制御している。クロックパ
ルスＯＮ／ＯＦＦ制御回路１１については、本実施例で
はＯＲゲートで構成されている。ＯＲゲート１１の一方
の入力は発振回路６の出力ＣＬＫＩであり、これがもう
一方の入力の間引き割合制御信号１０によって、イネー
ブルされたリゾイスエーブルされたりする。間引き割合
制御信号１０がＬのときはＣＬＫＩがそのままＯＲゲー
ト１１を通ってＣＬＫＯとなる。間引き割合制御信号１
０がＨのときはＯＲゲート１１の出力はＣＬＫＩに無関
係にＨとなり、ＣＬＫＩはＯＲゲート１１を通過できな
い。言い換えると、発振回路６の出力パルスは間引き割
合制御信号１０の値によってＯＲゲート（クロックパル
スＯＮ／ＯＦＦ制御回路）１１を通過したり、通過でき
なかったりする。

ＣＡ−りのときＦＦ８のＤ入力は常にＬとなり、したが
って間引き割合制御信号１０も常にＬとなる。このとき
、ＣＬＫＩはＯＲゲート１１を常に通過し、ＣＬＫＯは
ＣＬＫＩに一致する。すなわち、ＣＬＫＯは２４ＭＨｚ
となる。また、ｃＡ−ＨのときはＦＦ８は２分周回路と
なり、ＣＬＫＩの立上りエツジごとに反転し、間引き割
合制御信号１０はＣＬＫＩの１パルスごとにＨとＬをく
りり返す。信号１０がＬのときＣＬＫ　ＩはＯＲゲート
１１を通過し、信号１０がＨのとき通過できないため、
ＣＬＫＩ２パルスのうち１パルスがＯＲゲート１１で間
引かれ、ＣＬＫＯにはＣ４，Ｋｌのパルスの半分のみが
通過し、ＣＬＫＯの周波数は１２ＭＨｚとなる。

以上をまとめると第２９図（ａ）の回路の動作は次のよ
うになる。スイッチ５が下の位置にあるトキは、ＣＬＫ
ＩのパルスはすべてＯＲゲート１１を通過して、ＣＬＫ
Ｏは２４　Ｍ　Ｈｚとなり、スイッチ５が上の位置にあ
るときは、ＣＬＫＩのパルスのうちの半分がＯＲゲート
１１で間引かれて、ＣＬＫＯは１２ＭＨｚとなる。すな
わち、間引き割合制御回路７により、間引き割合を０％
（１００％イネーブル）とするとＣＬＫＯ−ＣＬＫｌと
なり、間引き割合を５０％（５０％イネーブル）とする
とＣＬＫＯ−（１／２）ｘＣＬＫ　１となる。

以上の動作をタイミングチャートで示したのが第２９図
（ｅ）である。同図（ｂ）はＣＡとＣＬＫＯの関係を表
にまとめたものであり同図（ｃ）と同図（ｄ）はそれぞ
れ、間引き割合制御回路７の状態遷移図と状態遷移表で
ある。

第３０図（ａ）〜（ｅ）は第２の実施例に係る図であり
、第３０図（ａ）はクロック制御回路の要部を示す。第
２９図（ａ）の間引き割合ｉｆ；１３　ｍ回路７とクロ
ックパルスＯＮ／ＯＦＦ制御回路１１の部分の別の実施
例である。第３０図（ａ）に示されていない部分は第２
９図（ａ）と同じと考えてよい。間引き割合制御回路２
２１は２つのＦＦ２０１と２０２より構成されている。

間引き割合制御信号２３１はクロックパルスＯＮ／ＯＦ
Ｆ制御回路である。ＯＲゲート２４１に入力される。

ＦＦ２０１，２０２のＱ出力をＱ　　、Ｑ　　と表わＢ
　　＾すことにする。Ｃ−Ｌのときは常に（ＱＢ。

ＱＡ）−（０，０）となり、間引き割合制御信号２３１
は常にＬとなる。このとき、ＣＬＫＩのパルスは全てＯ
Ｒゲート２４１を通過して、ＣＬＫＯはＣＬＫＩに一致
する。すなわち、ＣＬＫＩの周波数をｆとすると、ＣＡ
−ＬのときＣＬＫＯの周波数もｆとなる。ＣＡ−Ｈのと
きは、（ＱＢ。

ＱＡ）は（０，Ｏ）→（０，１）　−（１，Ｏ）→（０
，０）と遷移し、間引き割合制御回路２２１は３分周回
路となる。このとき、間引き割合制御信号２３１は３口
中１回だけＬ（すなわちイネーブル）となり、このとき
のみＣＬＫＩのパルスがＯＲゲート２４１を通過し、そ
れ以外は通過できない。すなわち、ＣＬＫＩのパルスの
１／３のみがＯＲゲート２４１を通過し、残りの２７３
はＯＲゲート２４１で間引かれ、ＣＬＫＯの周波数はｆ
／３となる。以上の動作をタイミングチャートで示した
のが第３０図（ｅ）である。第３０図（ｂ）は、ＣＡと
ＣＬＫＯの関係を表にまとめたものであり、第３０図（
ｃ）及び第３０図（ｄ）はそれぞれ間引き割合制御回路
２２１の状Ｐｉ遷移図及び状態遷移表である。

第３１図（ａ）〜（ｅ）は第３の実施例に係る図であり
、ＣＡ−ＬのときＣＬＫＯの周波数はｆ（ＣＬＫＩの周
波数をｆとしたとき）となり、ＣＡ−ＨのときＣＬＫＯ
の周波数はｆ／４となる。

第３２図（ａ）〜（ｄ）は第４の実施例に係る図である
。第３２図（ａ）においてＣ、ＣはＢＡクロックの周波数を指示するための２本の信号であり、
４種類の周波数が指示可能である。（ＣＢ。

ＣＡ）−（０，０）のときは、ＦＦ２０５゜２０６のＱ
出力の（Ｑ、Ｑ）は常に（０，０）ＢＡとなり、間引き割合制御信号２３３は常にＬとなる。こ
のとき、ＣＬＫＩのパルスはすべてクロックパルスＯＮ
／ＯＦＦ制御回路であるＯＲゲート２４３を通過し、Ｃ
ＬＫＯの周波数はｆとなる（ＣＬＫＩの周波数をｆとし
たとき）。（ＣＢ。

Ｃ）−（０，１）のときは（Ｑ、Ｑ）はＡ　　　　　　
　　　　　　　　　　　　　　　　　　　ＢＡ（０，０
）−４（０，１）→（０，０）と遷移し、間引き割合制
御回路２２３は２分周回路として動作する。このとき、
制御信号２３３は２図中１回の割合でＬ（すなわちイネ
ーブル）となり、ＣＬＫＩのパルスはＯＲゲート２４３
で１／２　（５０％）間引かれるため、ＣＬＫＯの周波
数はｆ／２となる。（Ｃ、Ｃ）−（１，０）のときはＢ
Ａ（Ｑ、Ｑ）は（０，Ｏ）→（０，１）→（１゜ＢＡ０）→（０，０）と遷移し、間引き割合制御回路２２３
は３分周回路として動作する。このとき、制御信号２３
３は３口中１回の割合でＬ（すなわちイネーブル）とな
り、ＣＬＫＩのパルスはＯＲゲート２４３で２／３　（
６６，６７％）間引かれるため、ＣＬＫＯの周波数はｆ
／３となる。

（Ｃ、ＣＡ）−（１，１）のときは（Ｑ　　。

Ｂ　　　　　　　　　　　　　　　　　９ＱＡ）ハｃｏ
、　０）→（０，１）−（１，Ｏ）　−（１，１）呻（
０，Ｏ）と遷移し、間引き割合制御回路２２３は４分周
回路として動作する。このとき、制御信号２３３は４口
中１回の割合でＬ（すなわちイネーブル）となり、ＣＬ
ＫＩのパルスはＯＲゲート２４３で３／４　（７５％）
間引かれるため、ＣＬＫＯの周波数はｆ／４となる。

以上のＣ，ＣＡとＣＬＫＯの関係を表にまとめると、第
３２図（ｂ）のようになる。同図（Ｃ）及び（ｄ）はそ
れぞれ、間引き割合制御回路２２３の状態遷移図及び状
態遷移表である。

第３３図（ａ）〜（Ｃ）は第５の実施例に係る図である
。同図（ａ）は４本のクロック周波数指示信号Ｃ、Ｃ、
Ｃ、Ｃによって１６種類ＤＣＢＡのクロック（ＣＬＫＯ）を生成するための間引き割合制
御回路２２４及びクロックパルスＯＮ／ＯＦＦ制御回路
２４４を示したものである。本実施例の動作は第３２図
（ａ）を参照すれば簡単に理解できるので説明は省略す
る。Ｃ、Ｃ、Ｃ。

ＣＢＣＡとＣＬＫＯの関係を表にまとめると、第５図（ｂ）
のようになる。

第３４図（ｃ）はクロック周波数指示信号Ｃ９゜Ｃ、Ｃ
、Ｃを作り出すクロック周波数指示ＣＢ　　　＾手段の実施例である。本実施例では、クロック周波数指
示手段３０１はレジスタ３００を有し、これはプログラ
ムによる設定ができるようになっている。したがって、
ＣＰｖが走っている間にプログラムによってＣＰｖクロ
ックの周波数を自由に切換えられる。

〔発明の効果〕

パソコンメーカーは常日頃、性能をアップさせた新製品
の設計を行なっている。最近のＣＰＵ及びメモリは高速
化が非常に進んできており、処理速度の向上が新製品設
計の最も重要な点となってきている。処理速度を向上さ
せるにはＣＰＵクロック周波数を上げ、メモリもそれに
見合った高速のものを使えばよいが、それだけでは大き
な問題がひとつ残ってしまう。それは、オプションスロ
ットと呼ばれる拡張ボード用のコネクタに出してやる信
号のタイミングである。パソコンメーカーの従来の製品
用には、数多くの拡張ボードが数多くのサードパーティ
及びパソコンメーカー自身によって作られ、世の中に出
回っているのである。

したがって、パソコンメーカーは新製品を設計する際、
旧製品用に作られた拡張ボードも動作するように、オプ
ションスロットの信号のタイミングを設計しなければな
らない。通常、旧製品は新製品に比べ低速であり、拡張
ボードも低速に設計されている。したがって、オプショ
ンスロットの動作速度も落してやらなければならない。

従来はウェイトを挿入する（ウェイト方式）ことによっ
てこれに対応してきたが、このウェイト方式ではバスサ
イクル時間だけは簡単に合わせられるが、個々の信号の
タイミングまでは旧製品のオプションスロットのタイミ
ングに合わせきれないため、動作しない拡張ボードも一
部あった。これに対して本発明では、ＣＰＵのクロック
をバスサイクルによってダイナミックに切換える方法で
ある。この、いわばダイナミッククロックチェンジ方法
と呼ぶべき方式では、オプションスロットに対するバス
サイクルのときにはＣＰＵクロックを落して、旧製品に
おいてＣＰＵがオプションスロットをアクセスしたとき
のＣＰＵクロック周波数と同じ周波数にする。これによ
れば、新製品と旧製品のオプションスロットの信号のタ
イミングは完全に同じになり、旧製品用に作られた拡張
ボードが新製品上でも、全て動作することが保証される
わけである。

すなわち、本発明によれば、旧製品に対する高速化を図
りつつ、かつ、旧製品とコンパチビリティ（拡張ボード
の互換性）の非常に高い新製品（パーソナルコンピュー
タ）が設計できる。

また、バスサイクルごとにダイナミックに内部動作クロ
ックを切換える機能を内部にもつマイクロプロセッサ、
すなわち本発明によるマイクロプロセッサを作ってシス
テムを設計すると、以下のようなメリットもある。これ
を第３図を使って説明する。

第２８図のマイクロプロセッサ３１の内部動作クロック
周波数は１２ＭＨｚと８ＭＨｚであったが、半導体技術
の進歩に伴ない、１６ＭＨｚと８ＭＨｚの内部動作クロ
ック周波数のマイクロプロセッサが製造可能になったと
仮定して、これを使った新製品の設計を考えてみよう。

なお、アドレス領域Ａに対するメモリバスサイクル及び
アドレス領域Ｃに対するＩ１０バスサイクルのとき１６
Ｍ　Ｈｚで、アドレス領域Ｂに対するメモリバスサイク
ル及びアドレス領域りに対するＩ１０バスサイクルのと
き８　Ｍ　Ｈｚとする。このとき、メモリ装置３３及び
Ｉ１０装置３５に対する信号のタイミングはどちらのマ
イクロプロセッサも同じ８ＭＨｚであるので、メモリ装
置３３、Ｉ１０装置３５は再設計せずに、そのまま使う
ことができる。

すなわち、装置３２と３４の部分のみ再設計すればよい
ので、新製品開発の負担が非常に軽くなり、設計の効率
化をはかることができる。

また、本発明のクロック制御回路を適用すると、実施例
である第２９図（ａ）と従来例である第３９図（ａ）を
比べれば明らかなように、本発明によれば発信回路の原
発振周波数を低くすることができ、またＣＰＶクロック
生戊生成めの回路量も少なくすることができる。すなわ
ち、本発明によれば電波障害を少なくし、コストを低く
することができる格別の効果がある。

【図面の簡単な説明】

第１図は第１実施例の情報処理装置の構成図、第２図は
第１実施例の情報処理装置の動作説明図、第３図は第２
実施例の情報処理装置の構成図、第４図は実施例に係る
情報処理装置の一般的構成図、第５図は本発明に係る周
波数変換回路の第１実施例の説明図、第６図は周波数変
換回路の第２の実施例の状態遷移の説明図、第７図は周
波数変換回路の第２の実施例の図、第８図は周波数変換
回路の第２の実施例の状態遷移図、第９図は周波数変換
回路の第３の実施例の説明図、第１０図は周波数変換回
路の第３の実施例の状態遷移図、第１１図は周波数変換
回路の第４の実施例の説明図、第１２図は周波数変換回
路の第５の実施例の説明図、第１３図は周波数変換回路
の第６の実施例の説明図、第１４図は周波数変換回路の
第７の実施例の状態遷移図、第１５図は周波数変換回路
の第８の実施例の説明図、第１６図は周波数変換回路の
第９の実施例の説明図、第１７図は周波数変換回路の第
１０の実施例の説明図、第１８図は周波数変換回路の第
１１の実施例の説明図、第１９図は周波数変換回路の第
１２の実施例の説明図、第２０図は本発明に係る周波数
変換指示回路の第１の実施例の回路図、第２１図は周波
数変換指示回路の第２の実施例の回路図、第２２図は周
波数変換指示回路の第３の実施例の回路図、第２３図は
周波数変換指示回路の第４の実施例の回路図、第２４図
は周波数変換指示回路の第５の実施例の回路図、第２５
図は周波数変換指示回路の各実施例の作用説明図、第２
６図はマイクロプロセッサとして構成した本発明の第１
の実施例の構成説明図、第２７図はマイクロプロセッサ
として構成した第２の実施例の構成図、第２８図は実施
例のマイクロプロセッサを用いた情報処理装置のブロッ
ク構成図、第２９図はクロック制御回路を用いた本発明
の第１実施例に係る情報処理装置の構成図、第３０図は
第２実施例に係るクロック制御回路の要部の構成図、第
３１図は第３実施例に係るクロック制御回路の要部の構
成図、第３２図は第４実施例に係るクロック制御回路の
要部の構成図、第３３図は第５実施例に係るクロック制
御回路の要部の構成図、第３４図はクロック周波数指示
手段の一実施例の構成図、第３５図は基準となる情報処
理装置の構成図、第３６図は基準となる情報処理装置の
動作説明図、第３７図は従来の情報処理装置の構成図、
第３８図は従来の情報処理装置の動作説明図、第３９図
は従来技術におけるクロック制御の説明図、第４０図は
従来技術におけるクロック制御の説明図である。１・・・ＣＰＵ、２・・・コマンドデコード回路、３・
・・発振回路、４・・・周波数変換回路、５・・・周波
数変換指示回路。

Claims

【特許請求の範囲】１、中央処理装置を含む情報処理装置において、一定周波数のパルス信号を出力する発振回路と、前記中
央処理装置から出力されたステート識別信号を入力し、
このステート識別信号の関数としての周波数変換指示信
号を生成して出力する周波数変換指示回路と、前記パル
ス信号を入力すると共に、このパルス信号の周波数を前
記周波数変換指示信号に従って変換して出力する周波数
変換回路とを備え、前記中央処理装置は前記周波数変換
されたパルス信号をクロック信号として入力することを
特徴とする情報処理装置。２、前記周波数変換指示回路は、前記中央処理装置のス
テート識別信号から当該中央処理装置の実行するバスサ
イクルを識別し、各バスサイクルごとに予め定められた
周波数変換指示信号を出力することを特徴とする請求項
１記載の情報処理装置。３、前記周波数変換指示回路は、前記中央処理装置のス
テート識別信号から当該中央処理装置の実行するバスサ
イクル及びアイドルサイクルを識別し、各バスサイクル
及びアイドルサイクルごとに予め定められた周波数変換
指示信号を出力することを特徴とする請求項１記載の情
報処理装置。４、前記周波数変換指示回路は、前記中央処理装置のス
テート識別信号とアドレス信号とから当該中央処理装置
の実行するバスサイクル及びアドレス領域を識別し、各
アドレス領域に対する各バスサイクルごとに予め定めら
れた周波数変換指示信号を出力することを特徴とする請
求項１記載の情報処理装置。５、前記周波数変換指示回路は、前記中央処理装置の実
行する各バスサイクル及びアイドルサイクルに対応する
周波数変換指示情報を格納する格納手段を有し、前記中
央処理装置の実行するバスサイクル及びアイドルサイク
ルごとに対応する前記格納手段に格納された前記周波数
変換指示情報を出力することを特徴とする請求項１記載
の情報処理装置。６、前記周波数変換指示回路は、前記中央処理装置の実
行する各バスサイクル及びアイドルサイクルと各アドレ
ス領域に対応する周波数変換指示情報を格納する格納手
段を有し、前記中央処理装置の実行するバスサイクル及
びアイドルサイクル及びアドレス領域ごとに対応する前
記格納手段に格納された前記周波数変換指示情報を出力
することを特徴とする請求項１記載の情報処理装置。７、前記周波数変換指示情報がプログラムにより設定可
能であることを特徴とする請求項５または請求項６記載
の情報処理装置。８、前記周波数変換回路が２種類以上の分周比を有する
分周回路で構成されることを特徴とする請求項１記載の
情報処理装置。９、前記周波数変換回路が２分周と３分周の２つの分周
比を有する分周回路であることを特徴とする請求項８記
載の情報処理装置。１０、前記周波数変換回路が２分周と３分周と４分周の
３つの分周比を有する分周回路であることを特徴とする
請求項８記載の情報処理装置。１１、前記周波数変換回路において２種類以上の分周比
で分周されたすべてのクロック出力波形のロー期間とハ
イ期間の比が１：ｎ−１又はｎ−１：１（ｎは分周比）
であることを特徴とする請求項８記載の情報処理装置。１２、前記周波数変換回路が前記発振回路の出力するパ
ルス信号を一定割合で間引いたり、又はいっさい間引か
ずに前記発振回路の出力と同じ信号を出力することによ
り周波数変換することを特徴とする請求項８記載の情報
処理装置。１３、前記周波数変換回路が２回に１回の割合でパルス
を間引くことにより前記発振回路の出力の周波数を１／
２におとす場合と、前記発振回路の出力を間引かずにそ
のまま通すことにより周波数を変えない場合との２つの
場合があることを特徴とする請求項１２記載の情報処理
装置。１４、前記周波数変換回路がｍ回中（ｍ−１）回パルス
を間引くことにより前記発振回路の出力の周波数を１／
ｍに落とす場合と、前記発振回路の出力を間引かずにそ
のまま通すことにより周波数を変えない場合との２つの
場合があることを特徴とする請求項１２記載の情報処理
装置。１５、前記周波数変換回路が２種類以上の一定割合でパ
ルスを間引く場合と、パルスを間引かない場合とがある
ことにより、前記周波数変換回路の出力の周波数が３種
類以上あることを特徴とする請求項１２記載の情報処理
装置。１６、一定周波数のパルス信号を生成する外部の発振回
路よりクロック入力端子に前記パルス信号の供給を受け
るマイクロプロセッサにおいて、当該マイクロプロセッ
サが実行すべきバスサイクルの種類によって、前記パル
ス信号より作られる当該マイクロプロセッサ内部の動作
クロックの周波数を変え得る機能を有することを特徴と
するマイクロプロセッサ。１７、一定周波数のパルス信号を生成する外部の発振回
路よりクロック入力端子に前記パルス信号の供給を受け
るマイクロプロセッサにおいて、当該マイクロプロセッ
サの実行するバスサイクルの種類とアドレス領域によっ
て、前記パルス信号より作られる当該マイクロプロセッ
サ内部の動作クロックの周波数を変え得る機能を有する
ことを特徴とするマイクロプロセッサ。１８、前記マイクロプロセッサ内部の動作クロック信号
の周波数を観察するための信号を取り出す出力端子を有
することを特徴とする請求項１６又は請求項１７記載の
マイクロプロセッサ。１９、一定周波数のパルス信号を生成する外部の発振回
路よりクロック入力端子に前記パルス信号の供給を受け
るマイクロプロセッサにおいて、当該マイクロプロセッ
サは内部の動作クロックの切換えを指示する信号を入力
する切換指示入力端子を有し、この切換指示入力端子か
らの指示により前記パルス信号より作られる当該マイク
ロプロセッサ内部の動作クロックの周波数を変え得る機
能を有することを特徴とするマイクロプロセッサ。２０、請求項１６、１７、１８および１９のいずれかに
記載のマイクロプロセッサを含むことを特徴とする情報
処理装置。２１、クロック入力端子を有するマイクロプロセッサと
、このクロック入力端子に２種類以上の周波数のクロッ
クを供給するクロック制御回路とを少なくとも含み、前
記マイクロプロセッサは２種類以上の動作スピードモー
ドを有する情報処理装置において、前記クロック制御回路は、クロックの周波数を指示するクロック周波数指示手段と
、一定周波数のパルス信号を出力する発振回路と、前記発
振回路の出力パルスを一定割合で間引くための間引き割
合制御信号を作り出す間引き割合制御回路と、前記発振回路の出力パルスを前記間引き割合制御信号に
よりディスエーブルかイネーブルかにするクロックパル
スＯＮ／ＯＦＦ制御回路とを有して成り、前記間引き割合制御回路の間引き割合を前記クロック周
波数指示手段からの指示に従って変化させることにより
、マイクロプロセッサへ供給するクロックの周波数を制
御することを特徴とする情報処理装置。２２、前記間引き割合制御信号を常にイネーブルとする
ことにより、マイクロプロセッサへ供給するクロックの
周波数が前記発振回路の周波数に一致することを特徴と
する請求項２１記載の情報処理装置。２３、前記間引き割合制御信号を前記発振回路の出力に
同期させて、当該発振回路の出力の１周期分を１回とし
たとき周期的にｎ回（ｎは自然数）中１回の割合でイネ
ーブルにすることにより、マイクロプロセッサへ供給す
るクロックの周波数が前記発振回路の周波数の１／ｎと
なるようにしたことを特徴とする請求項２１記載の情報
処理装置。２４、前記クロック周波数指示手段がレジスタを有して
なり、このレジスタの値をプログラムで書き込むことに
より、マイクロプロセッサへ供給するクロックの周波数
をプログラムで設定可能としたことを特徴とする請求項
２１記載の情報処理装置。