JPH03871Y2 - - Google Patents

Description

【考案の詳細な説明】 産業上の利用分野 本考案は、スイツチングレギユレータ、特に起
動時に発生する突入電流によるスイツチングトラ
ンジスタの破壊を防止できるスイツチングレギユ
レータに関する。

従来の技術 一般にスイツチングレギユレータは、入力側に
整流回路とコンデンサとからなるコンデンサイン
プツト型の整流平滑回路を設け、この整流平滑回
路の直流ライン間に出力変圧器の１次巻線とスイ
ツチングトランジスタとを直列に接続し、このス
イツチングトランジスタをオン・オフ動作させる
ことにより出力変圧器の２次巻線に接続された負
荷に直流電流を供給する。しかし、このスイツチ
ングレギユレータでは、負荷がランプ負荷やコン
デンサを含む負荷であると、起動時にスイツチン
グトランジスタに突入電流が流れるためスイツチ
ングトランジスタが破壊することがあつた。

考案が解決しようとする問題 このようなスイツチングトランジスタの破壊を
防止するため、従来スイツチングトランジスタの
ベースにパルス幅が徐々に広くなるパルスを印加
してスイツチングトランジスタの導通時間を徐々
に拡大する方法が採用されている。この方法でも
突入電流によるスイツチングトランジスタの破壊
を防止できるが、負荷に定常電流が供給されるま
での時間がかかり、また上記の方法を用いてパル
ス幅を急激に広げて負荷に定常電流が供給される
までの時間を短くすると、スイツチングトランジ
スタが安全動作領域を越え破壊する欠点があつ
た。

考案の概要 本考案は、入力側の整流平滑回路のコンデンサ
とスイツチングトランジスタとの直流ラインに抵
抗とサイリスタとからなる並列回路を設けると共
に、スイツチングトランジスタが起動してから所
定時間後にサイリスタにゲート信号を付与する遅
延回路を駆動変圧器に設けられた巻線とサイリス
タのゲートとの間に接続することにより、上記欠
点を解消したもので、ランプ負荷やコンデンサを
含む負荷に電力を供給する場合にスイツチングト
ランジスタを破壊せず、かつ負荷に定常電流が供
給されるまでの時間を短縮化できるスイツチング
レギユレータを提供するものである。

実施例 以下、本考案の実施例を第１図及び第２図につ
いて説明する。

第１図は他励式のスイツチングレギユレータで
あり、全波整流回路１の直流ライン間に入力平滑
用コンデンサ２が接続され、コンデンサ２の両端
に、出力変圧器６の１次巻線７とスイツチングト
ランジスタ３及び抵抗４とトライアツク（双方向
性三端子サイリスタ）５の並列回路が直列に接続
されている。出力変圧器６に設けられた２次巻線
８には、ダイオード１０とコンデンサ１１からな
る整流平滑回路９が接続され、整流平滑回路９の
出力端子に負荷１２が接続されている。また、ト
ランジスタ３を駆動するために、駆動変圧器１３
と負荷１２の両端に接続された制御回路１７とか
らなる駆動回路３４が設けられている。駆動変圧
器１３は制御回路１７に接続された１次巻線１４
と、トランジスタ３のベース・エミツタ間に接続
された２次巻線１５と、遅延回路１９にダイオー
ド１８を介して接続された３次巻線１６とを有す
る。制御回路１７にはパルス幅変調回路が含まれ
ており、出力電圧に応じた駆動パルスが出力され
る。遅延回路１９は抵抗２２とコンデンサ２３と
からなる積分回路と、コンデンサ２３が所定レベ
ルに充電されときに導通する定電圧ダイオード２
４と、コンデンサ２５と抵抗２６からなるノイズ
除去回路とを備えている。コンデンサ２５と抵抗
２６の両端はトライアツク５の主電極T₁とゲー
トＧ間に接続されている。また、トライアツク５
の主電極T₂は、抵抗４、コンデンサ２及び全波
整流回路に接続されている。

上記回路において、交流電源（図示せず）が全
波整流回路１に印加されると交流電圧は、全波整
流回路１で整流され、平滑用のコンデンサ２を充
電する。コンデンサ２が充電されると制御回路１
７から駆動変圧器１３の１次巻線１４に、第２図
Ａに示すような駆動パルスが印加され、２次巻線
１５に矢印４０で示される向きの電圧が誘起され
る。このため、トランジスタ３がオンになり、１
次巻線７と抵抗４を介して電流が流れ、２次巻線
８に巻線に応じた電圧が誘起される。この電圧
は、ダイオード１０に対し、４３で示す逆バイア
スの向きである。

次に、制御回路１７から１次巻線１４に、駆動
パルスが印加されなくなると、２次巻線１５に電
圧が誘起されなくなり、トランジスタ３はオフと
なる。その結果、２次巻線８にダイオード１０を
オンにする向きの電圧が発生し、トランジスタ３
がオンの期間に出力変圧器６に蓄積されたエネル
ギーが整流平滑回路９を介して負荷に放出される
出力変圧器６に蓄積されたエネルギーの放出が終
了すると、制御回路１７の駆動パルスによつて再
びトランジスタ３がオンになり、同様な動作が繰
り返される。一方、トランジスタ３のオフ期間に
３次巻線１６に誘起された電圧は直ちにはトライ
アツク５のゲートに印加されず、ダイオード１８
で整流され、抵抗２２を通じてコンデンサ２３が
充電される。コンデンサ２３合充電電圧が定電圧
ダイオード２４のレベルを越ええる電圧に達した
とき、第２図Ｂのようにt₁で示す時点でゲート信
号が発生し、トライアツク５のゲートＧに印加さ
れる。即ち、トランジスタ３が起動してから所定
時間の遅延を伴つてトライアツク５が駆動され
る。この遅延時間はトライアツク５がオンしたと
き、トランジスタ３が破壊しない最短時間になる
ように設定されている。したがつて、トライアツ
ク５がオンになるときには、既に負荷１２に制限
された電流が供給されているので、トランジスタ
３に過大な電流が流れない。

以上の通り、本考案の回路では、起動時に抵抗
４を介してトランジスタ３に電流が流れ、負荷に
制限された電流が供給される。また、所定時間後
に抵抗４がトライアツク５により短縮されて負荷
に定常電流が供給されるので、突入電流によるト
ランジスタ３の破壊を防止でき、負荷に定常電流
が供給されるまでの時間を短縮することができ
る。

本考案は、上記実施例に限定されず、さらに変
形が可能である。上記実施例では、トランジスタ
３のオフ時に出力変圧器６に蓄えられたエネルギ
ーを負荷１２に供給するフライバツク方式のレギ
ユレータを示したが、トランジスタ３のオン時に
エネルギーを負荷に供給するフオワード方式のレ
ギユレータにも適用できる。また、抵抗４とトラ
イアツク５からなる並列回路は、トランジスタ３
のコレクタと入力側のコンデンサ２を接続するラ
インに設けることもできる。また、トライアツク
５は１個又は逆並列に接続した逆阻止３端子サイ
リスタで構成することもできる。また、遅延回路
２１は種々変更することが可能である。

考案の効果 本考案は、入力側整流平滑回路のコンデンサと
スイツチングトランジスタとの接続ラインに、抵
抗とサイリスタからなる並列回路を設けると共
に、遅延回路を駆動変圧器に設けられた巻線とサ
イリスタのゲートとの間に接続したので、起動時
におけるスイツチングトランジスタの破壊を防止
でき、且つ負荷に定常電流が供給されるまでの時
間を短縮できる利点を有する。

【図面の簡単な説明】

第１図は本考案の実施例を示す他励式のスイツ
チングレギユレータの回路図、第２図はスイツチ
ングトランジスタの駆動信号とトライアツクの動
作との関係を示すタイムチヤートである。 １……全波整流回路、２……コンデンサ、４…
…抵抗、３……スイツチングトランジスタ、５…
…サイリスタ、６……出力変圧器、７……１次巻
線、８……２次巻線、１２……負荷、１３……駆
動変圧器、１６……３次巻線、１９……遅延回
路、３４……駆動回路、Ｇ……ゲート。

Claims (1)

【実用新案登録請求の範囲】
1. 整流回路とコンデンサとからなるコンデンサイ
   ンプツト型整流平滑回路の直流ライン間に、出力
   変圧器の１次巻線とスイツチングトランジスタと
   を直列に接続し、駆動変圧器を有する駆動回路の
   出力にもとづいて前記スイツチングトランジスタ
   をオン・オフ動作させることにより、前記出力変
   圧器の２次巻線から直流に変換した出力を負荷に
   供給するスイツチングレギユレータにおいて、前
   記コンデンサと前記スイツチングトランジスタと
   を接続するラインに抵抗とサイリスタの並列回路
   を設けると共に、前記スイツチングトランジスタ
   が起動してから所定時間後に前記サイリスタにゲ
   ート信号を付与する遅延回路を前記駆動変圧器に
   設けられた巻線と前記サイリスタのゲートとの間
   に接続したことを特徴とするスイツチングレギユ
   レータ。