JPH0385643A - 通信システムのためのプログラム・スケジューリング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、プログラム・スケジューリング機構及び上記
機構を実施するためのスケジューラに関する。本発明は
、異なる様々な優先度をもつプログラムから構成される
マイクロコードを含む通信システムで使用される。本発
明は、様々な通信システムに適用できるが、その有利な
適用例であるモデムに関して具体的に説明することにす
る。本発明によるスケジューラは、モデムに適用すると
き、タスク指名を行ない、優先順位の高い割込みプログ
ラムと優先順位の低い主プログラムの間で全体的同期を
保持しなければならない。

Ｂ、従来の技術 第１０図に概略的に示す周知のモデム・マイクロコード
の全体的構造は、プロセッサの可用性に従ってタスクを
指名するスケジューラ、送信機構及び受信機構モジュー
ル、監視モジュール、制御ネットワーク管理（ＣＮＭ）
モジュールなど様々なモジュールを含む主プログラムと
、フェーズ・ロック式発振器（ＰＬＯ）で発生される通
信システムまたはモデムから、データ端末装置（ＤＴＥ
）、ホスト、通信制御装置などネットワークの残りの部
分に接続された回線から入ってくる情報またはそれらの
回線へ出ていく情報を含む故に優先順位が最高の割込み
を受けたときに実行されるモジュールを含む割込みプロ
グラムとからなる。

モデムが活動状態のとき、主プログラム、特に送信機構
プログラム及び受信機構プログラムのモジュールは要求
で駆動される。すなわち、特定の要求ビットがオンのと
き、スケジューラがそれらのモジュールに制御権を与え
る。スケジューラとは、モデム・プロセッサが直列プロ
セッサであるために順次実行しなければならない、主プ
ログラムのすべてのプログラム部分の間での時分割を担
当するプログラムである。要求ビットとは、当該の要求
の後で実行される主プログラムのモジュールに、ある事
象を知らせるために、割込みプログラムのモジュールが
セットするビットである。

割込みプログラムは、ＰＬＯから取り出した周波数で定
期的に、主として同期入出カサ−ビスからなる短い処理
を実行し、そのあと主プログラムに制御権を戻し、主プ
ログラムは、以前に入出カ− サービスから供給または要求されたデータに作用する。

ＣＮＭ１操作盤サポート、回線交換、オンライン・テス
トなど「非同期」プログラムと呼ばれる主プログラムの
他の部分は、割込みプログラム、送信機構プログラム、
受信機構プログラムが使用しない残りの計算能力を共用
する。非同期タスクは、専用プログラム・スケジューラ
でスケジューリングされる。この専用プログラム・スケ
ジューラはそれ自体既知であり、スケジューリングの他
に、非同期タスクを短いモジュールに分割して、同期主
プログラムのモジュールの後に実行されるようにし、そ
の分割点及び戻り点を管理する。

中程度の回線速度（９６００または１４４００ｂｌ：＋
ｓ）で動作する通常のモデムでは、主プログラムのモジ
ュールによって実行される計算（アナログ／ディジタル
またはディジタル／アナログ変換、信号サンプルの計算
など）は、常に回線から供給されるデータまたは送信機
構／受信機構割込みプログラムを使って回線に供給され
るデータと０ 同期される。しかし、２つの割込みの間の遅延よりも長
いタスクが発生すると、主プログラムの実行は割込みプ
ログラムよりも後になり、オーバラン状況が発生する。

回線速度が１９２００ｂｐｓに増加したときは、９ｔ３
００ｂｐｓまたは１４４００ｂｐｓで動作するモデムで
使用するものに比べて計算アルゴリズムがずっと複雑に
なるので、所与の時間により多くの情報ビットを扱わな
ければならないため、この問題がさらに大きくなる。す
なわち、技術上または経済上の理由からプロセッサの性
能を高めることができない場合、及びモデムにおいて、
走行時間を制限するために回線から入るデータまたは回
線へ出るデータの緩衝空間を依然として制限しなければ
ならない場合、ボトルネックに達して、プロセッサが急
速に同期割込みプログラムで処理されるデータの量に圧
倒されてしまうことになる。

したがって、長時間にわたって主プログラムの実行のた
めに残される時間が不足し、やはりオーバラン状況、す
なわち割込みプログラムによるタスク実行要求の設定か
ら主プログラムによる関連タスクの実行までの遅延が長
くなりすぎる状況が発生する。モデムにおいては、これ
は、そのうちにモデムから供給されるすべてのデータが
意味を失ってしまう状況になるので、破局的なエラーで
ある。

Ｃ０発明が解決しようとする課題 本発明の一目的は、上記に説明したような従来技術に関
連する問題を解決するスケジューリング機構、すなわち
マイクロコード・タスクの適正なスケジューリングを行
ない、それによってプロセッサの計算負荷に余り影響を
与えずに、−時的な計算上の過負荷を時間的により平均
化された計算負荷に変える機構、及び上記の機構を実施
するスケジューラを提供することにある。

本発明の他の目的は、上記モジュールまたは主プログラ
ムの諸タスクの実行を求める際に割込みプログラムが生
成する要求に対して、限られた一時的遅延時間内で、主
プログラムの諸モジュール、とくにサンプルの計算を擬
似同期的に実行できるようにすることである。要求に対
して、タスクを遅れて実行しても、そのタスクが上記限
られた遅延時間内に実行される限り、オーバーラン状態
にはならないことが前提である。

本発明の他の目的は、それでもオーバランが発生した場
合、そのオーバランを検出できるようにすることである
。

００課題を解決するための手段 本発明の基本原理は、回線速度と同期して動作する第１
の優先順位の高いプログラム（割込みプログラムという
）と、上記第１のプログラムから供給される情報で動作
する優先順位のより低い第２のプログラム（主プログラ
ムという）の間で、同期の制御された一時的喪失すなわ
ち擬似同期を受け入れることである。これは、上記第１
のプログラムと第２のプログラムの間で許される最大−
時遅延が、通信システム処理装置の平均処理負荷、及び
通信システムを介して伝送される情報に対して合理的に
受け入れることのできる一時遅延の関数として決定され
る。

外部からの、たとえばデータ端末装置（ＤＴＥ）３− からのデータを同期割込み（すなわち高優先順位）プロ
グラムが受け取って、それを後で（優先順位が相対的に
低い）擬似同期の主プログラムが処理できるようにデー
タ・バッファに記憶するという通信システムに適用する
場合、本発明は、下記のステップを含むスケジューリン
グ機構と上記機構を実施するためのスケジューラを特徴
とする。

・限られた１組の受信データを上記の高優先順位プログ
ラムと同期した速度でバッファ手段に緩衝記憶するステ
ップ。

・当該の各組の緩衝データに対して実行すべきタスクに
対応する、処理要求を順次生成するステップ。

・要求されたタスクが対応する処理要求に対して制御さ
れた遅延でもって実行され、それによって他の一時タス
クを実行するための空いた処理ウィンドウが生成される
ように、タスクの順次擬似同期実行をスケジューリング
するステップ。

Ｅ、実施例 本発明は、優先順位の異なる２つ以上のプログ４ ラムが通信回線速度から誘導された速度で同期して動作
するどんな通信システムにも適用できるが、モデムへの
その適用例について具体的に説明することにする。もち
ろん、そのために本発明の一般性が損なわれるものでは
ない。

先に説明したように、第１０図は、モデムで一般に見ら
れるマイクロコードの全体構造を示すものである。ここ
で、「割込み型」プログラムと主プログラムが分離して
いることが重要である。割込みプログラムは、人出カサ
−ビスに関係する高優先順位のプログラムである。この
種のプログラムは、ＤＴＥから受け取った情報を考慮に
入れ、処理して、モデムのスループットが十分大きくな
るように速やかにネットワークの回線に送出しなければ
ならないので、モデム・マイクロコード内での優先順位
が最高である。同様に、モデムがたとえば１９２００ｂ
ｐｓの回線速度で受け取った情報も、アナログ／ディジ
タル変換とその後の信号処理をできるだけ速く開始する
ために、直ちに考慮に入れなければならない。

したがって、割込みプログラムは、割込み信号を生成し
て、前にモデムが受け取った情報に対して動作中の主プ
ログラムの実行を停止させ、（後で説明する）高優先順
位プログラム・セグメントに制御権を与える。割込みプ
ログラムによって開始されたセグメントが終わると、主
プログラムは中断点から実行を再開する。主プログラム
は、回線の同期に対して擬似同期的に実行される受信モ
ジュールと送信モジュールを含んでいる。というのは、
これらのモジュールの動作の対象となる情報を最初に回
線から、またはＤＴＥインタフェースを介して割込みプ
ログラムの同期モジュールまたはセグメントから受信し
ていなければならないからである。主プログラムは、さ
らに、監視モジュール、ＣＮＭモジュールなど、回線速
度に対して全体的に非同期的に動作するモジュールを含
んでいる。連続する２つの主プログラムの間に処理時間
が余っている場合、そうした空いた処理ウィンドウをス
ケジューラ・プログラムが使って、低優先順位の非同期
タスクを扱う時間を延ばす。

従来技術で見られ本発明によって解決される問題をより
はっきり理解できるように、次に第１１図、第１２図、
及び第１３図に関して、データ端末装置ＤＴＥ７からＶ
２４インタフェース及びモデムを介して電話線６へ至る
、マイクロコード式送信機能、及び送信処理サイクルに
ついて詳しく説明する。回線からモデムを介してＤＴＥ
７への受信機能も同様に説明できるが、第１１図から明
らかなように受信は送信と対称的なので、本明細書では
詳しくは説明しない。送信機能の説明で送信データ、デ
ィジタル／アナログ・コンバータ、送信信号サンプルと
いう所が、受信機能ではそれぞれ受信データ、アナログ
／ディジタル・コンバータ、受信信号サンプルとなるこ
とを指摘するに留めておく。

第１１図に概略的に示すように、マイクロコード化送信
機能は、次のステップから構成される。

（１）ＤＴＥ７のＶ２４インタフェース上に供給される
送信データ（ＴＤ）ビットを非直列化レジスタ１で読み
取り、それを送信データ・バッファ７− ４に記憶するステップ。これは割込み型プログラム・セ
グメントに対応する。

（２）バッファ４から１バイトのデータを読み取り、こ
の送信データ・バイトから１組の送信信号サンプルを計
算して、それを送信サンプル・バッファ手段５に記憶す
るステップ。これはより低い優先順位レベルで行なわれ
る。

（３）１組の送信信号サンプルをディジタル／アナログ
Ｄ／Ａ＋アナログ／ディジタルＡ／Ｄコンバータ３に書
き込み、送信の場合はそれによってサンプルをアナログ
信号に変換して、電話線６上に送出するステップ。送信
機能のこの最後の部分も、割込みプログラムの１セグメ
ントによって生成される割込み信号によって開始される
高優先順位のタスクである。

同様に、マイクロコード化受信機能は、次のステップか
ら構成される。

（１）電話線６から信号を受信した後、アナログ／ディ
ジタル・コンバータ３から供給されるディジタル・サン
プルを読み取り、そのサンプルを受８ 信サンプル・バッファ手段５に記憶するステップ。

これは割込み型プログラム・セグメントに対応する。

（２）１組のディジタル受信サンプルから１組の受信デ
ータ・ビットを計算し、それを受信データ・バッファ手
段４に記憶するステップ。これはより低い優先順位レベ
ルで行なわれる。

（３）１バイトの受信データ・ビットを受信データ直列
化レジスタ１に書き込むステップ。受信機能のこの最後
の部分も、割込みプログラムによって生成される割込み
信号によって開始される高優先順位のタスクである。

次に、送信機能の場合に話を戻す。

この機構の説明は、最も複雑な１９２００ｂＩ）Ｓの速
度の場合について行なう。１４４００ｂｐｓ１９ｔ３０
０ｂｌ）ｓなど他のビット速度の場合も同じ原理に従う
が、データ及び信号サンプルの緩衝記憶及び処理のセグ
メント化に関する制約がより少なくなる。

割込みプログラムは、逐次データ伝送速度から誘導した
一定の周波数Ｆ１で周期的に、■２４インタフェースの
非直列化レジスタ１を読み取って、−時に８ビツトの送
信データ（ＴＤ）を非直列化し、次いでそれらのデータ
をＴＸＤＡＴと呼ばれるバッファ４（第１１図のＴ）に
記憶する。

主送信プログラムは、（後で詳しく説明するように）割
込みプログラムによって周波数Ｆ２で生成される要求に
よって要求されたとき、ＴＸＤＡＴバッファ内にある最
も古い１個７ビツトの送信データから１組の送信信号サ
ンプルを計算する。

次いでこれらのサンプルはＸＳＡＭＰＬバッファ５（第
１１図のＸ）に記憶される。

割込みプログラムは、一定の周波数Ｆ３で周期的にＸＳ
ＡＭＰＬバッファ５からの１個の送信信号サンプルをＤ
／Ａコンバータ入出力レジスタ３に書き込み、それを電
話線６に送出する。

割込みを生成する割込みプログラムは、送信部分と受信
部分の２つの部分に分かれていることに留意されたい。

どちらの部分が使用されるかは、モデム内のデータ流れ
の方向、すなわちＤＴＥ７から電話線６へ（送信動作）
か、それとも電話線６からＤＴＥ７へ（受信動作）かに
応じて選択される。データ流れの方向に応じて、２つの
独立したＰＬＯを使って割込みを生成することが好まし
い。上記のように対称性があるので、以下では送信方向
に関係する割込みプログラムについて述べる。

割込み送信プログラムの活動化及び処理割込み送信プロ
グラムは、毎秒１４４００割込みの周波数でＰＬＯによ
って生成される送信割込みＩＯ〜Ｉ４１　（第１３図）
によって駆動される。

次に第１２図、第１３図、第１４図に関して、割込み送
信プログラムと主送信プログラムの活動化及び処理につ
いてより詳しく説明する。（これに関連するハードウェ
ア及びデータ流れは、本発明の実施例として後で詳細に
説明する第１図及び第３図を参照するとよくわかる。） ６回に１回の割込みＩＯ，ＩＯ，１１２，、。

どどに、すなわち（８Ｘ１／１４４００＝１／２４００
）４１６．６マイクロ秒ごとに、割込みプ１ ０グラムによって読取り信号（ＲＯ，、、、Ｒｅ）が生
成されて、ｖ２４インタフェース非直列化レジスタ１を
読み取る。入りデータ速度が１９２０ｏｂｐ　ｓの場合
、各読取り信号ごとに８ビツトの送信データが並列に読
み取られ（したがって、定周波数Ｆ１＝毎秒８ビットの
読取り動作２４００回となる）　、ＴＸＤＡＴ循環バッ
ファ４に記憶される。バッファ４は７ｘ８＝５６ｔビツ
トを格納することができる（第１図）。それぞれ８ビツ
トのＲＡＭ位置７個が１つのＸＤＩＮポインタ８によっ
て制御される。

８ビツトの送信データのストリングが記憶されるごとに
、ＸＤＩＮポインタは７を法とする１ずつ増分される。

したがって、ＴＸＤＡＴバッファ４を完全に充填するに
は７回の読取り／記憶動作が必要である。

第１図にＸＤＩＮポインタ８とＸＤＯＵＴポインタ１０
の間のｌＮ１０ＵＴ間隔で概略的に示したある遅延１１
で、ＴＸＤＡＴ循環バッファ４に記憶されたデータが７
ビツトのグループとして送２ 信サンプル計算機構２に送られる。この送信は、周波数
Ｆ２で行なわれる。遅延１１が可変なので周波数Ｆ２も
変動するが、長時間で見ると、Ｆ２は１９２００ｂＩ）
ｓのデータ流れ、すなわち毎秒７ビツトの送信動作２７
４３回に相当する。

７ビツトの各グループごとに、主プログラムの低優先順
位タスクに従って計算機構２の内部で、１組の送信サン
プルが計算される。上記のサンプルはそれぞれ１６ビツ
トでコード化されており、５個または６個まとめて、Ｘ
ＳＡＭＰＬ循環バッファ５の、Ｘ５ＩＮポインタ１２で
指示されるＲＡＭ位置にロードされる。高優先順位の割
込みプログラムによってＰＬＯ速度（毎秒１４４００割
込み）で送信割込みが生成されると、ポインタＸ５ＯＵ
Ｔ１４の位置に応じてサンプルが１個ずつＸＳＡＭＰＬ
バッファ５から読み出されて、Ｄ／Ａコンバータ入出力
レジスタ３に書き込まれ、そこでデータが変換されて電
話線に送出される。

Ｘ　Ｓ　ＡＭＰ　Ｌ循環バッファは長さ４２ＲＡＭ位置
であり、Ｘ５ＯＵＴポインタによって制御される。この
Ｘ５ＯＵＴポインタは各サンプル処理ごとに４２を法と
する１ずつ増分される。バッファから１組のサンプル（
下記の理由から、１組は５個または６個のサンプルから
構成される）が読み取られるごとに、要求Ｒｎ　（ｎ＝
０〜７）、送信の場合は送信要求Ｘｎが記入されて、Ｘ
ＳＡＭＰＬバッファを新しい１組のサンプルで充填すヘ
キ時間がきたことを主送信プログラムに知らせる。

したがって、主送信プログラムは要求主導型である。第
１３図の下部に示すように、スケジューラが記入された
Ｘｎ要求を見つけるたびに、そのタスクが指名される。

送信要求は、先に見たように割込み送信プログラムによ
って記入される。

ＴＸＤＡＴバッファを完全に空にするには８個の送信要
求Ｘ０−Ｘ７が必要である。各送信要求によって、主送
信プログラムが送信処理サイクルの対応するタスクＴｎ
（またはステップｎ）に入る。

送信処理サイクル 先に第１２図に関して説明したように、送信処理は４２
割込み間隔に対応する時間（これは８ボー・タイムに相
当する）続くサイクルに従って動く。このサイクルの間
に、５６ビツト（７×８ビツト）の送信データがＶ２４
インタフェースのレジスタ１から読み取られ、４２個の
送信サンプルがＤ／Ａコンバータ入出力レジスタ３に書
き込まれる。

上記のサンプル数（４２）は、モデムの計算機構２で使
用する数字アルゴリズムによって決まるもので、別のサ
ンプル数や、送信サイクルの諸ステップに入れるサンプ
ルの別のグループ分けを使用しても、本発明に影響はな
い。４２は８の倍数でないので、処理サイクルを、６個
のサンプルに関する２つのステップ（Ｓｏ、８１）と、
５個のサンプルに関する６つのステップ（８２〜Ｓ７）
に分けるためにこの数を選んだ。

各ステップの実行時にＸｎ要求が記入される。

ただし、ｎはステップ番号に対応する（ＸＯ−Ｘ７）。

これらの要求は主送信プログラムのタスク・スケジュー
リングに使われる。各要求に主送信プ２５ ０グラムのあるタスクが対応し、割込みプログラムの各
側込み（ＩＯ−Ｉ４１）に上記割込みプログラムのある
セグメントが対応する。

したがって、この割込みプログラムは４２個の基本セグ
メントを含む。−例を挙げると、第１３図から理解でき
るように、セグメントＯは割込みＩＯによって開始され
、下記の一連のタスクによって定義される。

・非直列化レジスタ１から８ビツトを読み取らせる読取
り信号ＲＯを生成するタスク。

・サンプル・バッファ５からサンプルＷＯを読み取り、
それを電話線上で送信するためＤ／Ａコンバータ入出力
レジスタ３に書き込むタスク。

・Ｏ送信タスクＯを実行すべく主プログラムを呼び出す
ために、送信要求ＸＯを記入するタスク。

・次の割込みプログラム・セグメント項目（すなわちセ
グメント１）を準備するタスク。

したがって、次の割込み１１に続いて、割込みプログラ
ムは直接にセグメント１に進む。セグメント１は、サン
プル・バッファ５からサンプルＷ２６ ０１を読み取って、Ｄ／Ａコンバータ入出力のレジスタ
３に書き込むタスクのみを含んでいる。割込み送信プロ
グラムの残りすべてのセグメントは、前述のいずれかの
タイプである。

もちろん、ある処理サイクルのすべての割込み１Ｏ−Ｉ
４１及びそれに対応するセグメントが実行を終えると、
新しいサイクルが始まる。すなわち、Ｉ４１に対応する
セグメントは、■０に対応するセグメントに入る準備を
する。

要約すると、完全な送信処理サイクルは、次の動作から
構成される。

（１）前に計算した送信サンプルをＤ／Ａコンバータに
４２回書き込む。

（２）８つの送信要求（ＸＯ〜Ｘ７）を順に８回記入し
て、１タスクごとに５個または６個１組の送信サンプル
を順に８回計算するタスクを実行させる。各タスクごと
に入力として７データ・ビットのストリングが必要とな
る。上記のビットは、Ｖ２４非直列化レジスタ１によっ
て供給されるＴＸＤＡＴバッファ４のデータ・バイトか
ら読み出される。

（３）Ｖ２４非直列化レジスタ１によって供給される新
しいデータ・バイトを順に７回読み取る（ＲＯ−Ｒ６）
。

上記の主送信プログラムの計算タスクは、次の動作から
なる。

（１）送信データ循環バッファＴＸＤＡＴ４から７ビツ
ト１組のデータを獲得する。上記１組のデータは、ＸＤ
ＯＵＴポインタ１０で指示される位置から取り出される
（第１図）。

（２）上記７ビツト１組のデータを使って、（上記に説
明したようにタスク番号に応じて）５個または６個１組
の送信信号サンプルを計算する。

（３）上記の５個または６個１組の信号サンプルを送信
サンプル・バッファ手段、すなわち循環バッファＸＳＡ
ＭＰＬＥ５の、Ｘ５ＯＵＴポインタ１４で指示される位
置に記憶する。

第１３図の下部に、「最良の場合」すなわち従来技術の
モデムで見られる通常の場合に、主送信プログラムによ
って実行されるタスクのタイミングを示す。この場合、
上記の各送信プログラム・タスク（空白領域１６）は対
応する送信要求Ｘｎによってトリガされ、直ちに実行さ
れ、次の送信要求Ｘｎ＋１が発生する前に終了する。タ
スクＯの間に計算されるサンプルＷ６〜Ｗ１０は、タス
ク１の間にＤ／Ａコンバータに送られ、以下同様である
。

しかし、本明細書の前文で説明したように、２つの同期
送信タスクの間でスケジュールを調整する必要のある、
非同期機能（ＣＮＭ１監視など）を提供する高速で精巧
なモデムでは、この制約は許容できない。モデムにおい
ては、（本明細書で記述する）送信タスク処理及び受信
タスク処理は、ボー・タイムに基づいて行なわれる。簡
単なスケジューリング機構を用いる通常の場合は、どの
タスク処理も次のボー・タイムが始まる前に終了しなけ
ればならない。その場合、要求Ｘｎ＋１が記入されたと
きタスクＴｎがまだ実行中である場合、そのたびごとに
ボー・タイム・オーバランを検出しなければならない。

この状況は一般にタスク計９− 算の過負荷のために起こるものであり、この過負荷は、
非同期処理の実行、あるいは回線上の伝送状況が困難で
より多くの計算が必要となるための長すぎる同期処理の
実行によるものである。このような非同期機能のタイミ
ングを、第１３図に斜線部分１８で示す。

図からすぐにわかるように、非同期タスク１８が、次の
送信タスクの同期実行の前の利用可能な時間１６を超え
るとすぐ、オーバラン状態が発生し、モデムから渡され
るデータは全く意味がなくなる。

この問題に対する２つの論理的解決法は、次のようなも
のであろう。

（１）主送信プログラムの処理装置の性能を高めて、同
期機能と非同期機能の実行時間を共に短縮する。ただし
、この方策はコストが高くつく。

（２）送信データ・バッファＴＸＤＡＴ４のレベルでの
入りデータ・ビットと出データ・ビットの間、及び送信
サンプル・バッファＸＳＡＭＰＬ５のレベルでの記憶サ
ンプルと送信サンプルの間の０− 緩衝空間を増大させる。しかし、そうするとモデム入出
力間の情報の全移行時間が増加するので、高性能モデム
では許容できない。

本発明によれば、非同期タスクが使用すべき空いた処理
ウィンドウを作成することにより、データの入力と出力
の間の全移行時間に影響を与えずに、同期タスク及び非
同期タスクの実行のフレキシビリティを増大させる、第
３の方法が提供される。

下記に述べる改良された機構のおかげで、−時的なタス
ク計算の過負荷が一定の限界のもとで許容されるように
なる。こうした−時的過負荷は通常見られるものであり
（長い初期設定、受信機構の同期時間で実行される特殊
なアルゴリズム、データ伝送速度変更の指示を含むトレ
ーニング・シーケンスを受信した際のオンザフライ・ポ
ート構成変更など）、当然考慮に入れるべきものである
。

本発明によれば、累積タスク過負荷が、所与の数を超え
るサービス待ち要求などの大域的遅延を生じるときだけ
、オーバランが検出される。非同期タスクは、通常の条
件ではこの種のオーバランが決して起こらないように定
義されスケジューリングされる（限られた長さの非同期
タスクの区分）。

いずれにせよ、平均すると「ボー・タイム当り１同期タ
スク処理」という規則が、ここに提案する機構を用いる
場合でも依然として成立する。タスク過負荷を受け入れ
るのに必要な計算サイクルは、非同期プログラムから盗
用されるが、これはそれらの非同期プログラムにとって
有害ではない。

主送信プログラムの処理の順次遅延実行という原理は、
第２図を見ると最もわかりやすい。

主プログラム（送信機構プログラム、受信機構プログラ
ム、監視など）の諸モジュールの処理はマイクロプロセ
ッサによって順次実行されるので、主送信プログラムの
実行が、送信要求が記入された時間に比べて遅れること
があり得る。所与の割込み要求信号（Ｘ　ｎ　Ｎ　Ｘ　
ｎ　＋　１１３３．）は、対応する主プログラムのタス
ク（Ｔ　ｎ　１Ｔ　ｎ　＋１１．、、）の実行が始まる
まで、高レベル状態に留まる。−例を挙げると、主プロ
グラムのタスクＴｎは送信要求Ｘｎの直後に実行される
が、タスクＴｎ＋１は要求Ｘｎ＋１に対して遅延２０で
もって実行される。遅延′２０は１ボー・タイム、すな
わち連続する２つの要求の間隔より長いので、タスクＴ
ｎ＋１は要求Ｘｎ＋２よりも後で実行される。この状況
は、従来技術によるモデムではオーバランに相当するも
のになるが、本発明によれば、主プログラムの連続する
２つのタスクの実行の間の許容可能な遅延または弾力性
に相当する。この遅延によって空いた処理ウィンドウが
生成され、その間に非同期タスクまたは一時同期タスク
をスケジューリングし実行することができる。

その結果、本発明によれば、主プログラムの諸タスクの
実行は、第１３図で説明したような、割込みプログラム
と同期して発生される要求Ｘｎに対して擬似同期的なも
のになる。

タスクＴｎ＋１を要求Ｘｎ＋１に対して遅延してスケジ
ューリング（第２図）できるのは、少くとも情報の移行
時間が極めて重要であるモデムで３３ は、妥当な遅延値の範囲内だけであることに留意された
い。

後で説明するスケジューリング機構の実施態様において
は、要求とそれに対応するタスク実行との間の最大遅延
２０は、３ボー・タイムであると仮定する。ボー・タイ
ムとは連続する要求間の間隔である。それよりも大きな
遅延が現れると、許容される弾力性を越えてしまい、認
識する必要があるオーバラン状況が発生する。

すなわち、スケジューラが未処理の要求を４個見つける
とオーバラン条件に達し、モデムがリセットされて、デ
ータ伝送が中断され、回復不能なデータ・エラーの発生
が避けられる。

さらに、連続するタスクの実行間の間隔を弾力的にする
ことのできるこのスケジューリング機構の利点の１つは
、必要なときだけ、すなわち比較的長い非同期処理の実
行１８または一時同期タスクをスケジューリングしなけ
ればならないときだけ、実行遅延を用いることである。

後続の一定数の擬似同期タスク実行の後、第１３図の下
部に示４ す正常状況が回復される。

最後に、本発明によるスケジューリング機構は、処理能
力のオーバランが最小で、処理時間を最適に利用するこ
とができる。

本発明によるスケジューリング機構のモデム・データ流
れに対する作用は、第１図を見ると最もわかりやすい。

第１図は、ポインタ（ＸＤ　Ｉ　Ｎ）８、！＝　（ＸＤ
ＯＵＴ）１０のそれぞれの位置を示したものである。Ｘ
ＤＩＮポインタ８は、割込みプログラムによってＴＸＤ
ＡＴ循環バ・ソファ４に記憶されるデータ・バイトの位
置を示す。これはｆｌ”１９２００ｂｐｓ１すなわち毎
秒２４００ｘ８ビツトの一定周波数で行なわれる。ＸＤ
ＯＵＴポインタ１０は、モデムの送信サンプル計算機構
２が一時に必要とするデータの７ビツトの位置を示す。

必要なビットが７ビツトであるかどうかは、モデムで使
用している計算アルゴリズムに応じて決まる。−時に別
のビット数が必要とされる場合でも、’ＸＤＯＵＴＸ５
ＩＮポインタ１２数が影響を受けるだけで、割込みプロ
グラムの要求と主プログラムのタスク実行の間に遅延を
置くという原理そのものは影響を受けない。第１図では
、この遅延はｌＮ１０ＵＴ間隔１１及び１３で示される
。その意味は、割込みプログラムと主送信プログラムが
、ＴＸＤＡＴバッファ４またはＸＳＡＭＰＬバッファ５
の同じ区域内では動作しないということである。各プロ
グラムは、それ自体のｌＮ１０ＵＴポインタを使ってこ
れらの共通バッファを操作する。これらのポインタは、
それらの値の「間隔」が正常条件でのデータ・オーバラ
ンを阻止するように初期設定される。

割込みプログラムによって使用されるＸＤＩＮポインタ
８及びＸ５ＯＵＴポインタ１４の進行速度は一定である
。

ＸＤＩＮでは、この速度は毎秒８ビツトが２４００回変
位する速度に等しく、１９２００ｂＩ）ｓのデータ伝送
速度に相当する。Ｘ５ＯＵＴでは、この速度は毎秒１４
４００個のディジタル・サンプルがＤ／Ａコンバータ３
に送られる速度に相当する。

スケジューリング機構によって「弾力性」がもたらされ
るため、主送信プログラムが使用するＸＤＯＵＴポイン
タ１０及びＸ５ＩＮポインタ１２の進行速度は一定では
ない。とはいえ、平均すると、これらのポインタの進行
速度は、割込みプログラムが使用するポインタの進行速
度に等しくなる。ポインタ値の間でオーバライドのない
弾力性が得られるのは、後で説明する同期タスク・スケ
ジューラ３０によってスケジューリング機構の動作が可
能となるためである。

第３図は、本発明のスケジューリング機構を使用したモ
デム、より一般には通信システムの構成図である。通信
システムは、最も一般的な構成では、同期入出力装置２
２を含む。モデムの場合には、入出力装置２２は、第１
図に示すＶ２４人出力直列化／非直列化レジスタ１及び
Ｄ／Ａコンバータ入出力レジスタ３からなる。

入出力動作（すなわち、モデムの場合ではデータまたは
サンプルの送受信）は、割込み、ならびに同期プログラ
ム２４によって供給されるタイミ７ ングによって実行される。モデムの場合はこの同期プロ
グラムを割込みプログラムと呼ぶ。

データはデータ・バッファ２６に両方向から緩衝記憶さ
れる。モデムの場合は、このデータ・バ・ソファは、第
１図に示したＴＸＤＡＴバッファ４及びＸＳＡＭＰＬバ
ッファ５に再グループ化される。

ＴＤとＸＳはそれぞれ送信データ及び送信サンプルを表
す。破線の矢印は、受信流れを示す。

擬似同期プログラム２８（モデムの場合は、主送信／受
信機構プログラム）は、スケジューラ３０によって行な
われるタスク・スケジューリングに従って、バッファ記
憶データを使ってタスクを実行する。したがって、上記
のスケジューラ３０は、同期プログラム２４から供給さ
れるタスク要求を走査する。通常は同期的な各タスクが
、対応する要求に対して制御された遅延でもってスケジ
ューリングされる。

次に、第３図に示した本発明によるスケジューラの２つ
の実施態様について説明する。ここでは、通信システム
がモデムであると仮定して説明を行３８ なうが、本発明の一般性はそれによって損なわれるもの
ではない。

第４Ａ図及び第４Ｂ図に関して、タスク・スケジューラ
の実施態様の原理を説明する。第４Ａ図及び第４Ｂ図に
示した原理にもとづくスケジューラの第１のハードウェ
アによる実施態様を第５図ないし第８図に関して説明す
る。マイクロコード式決定テーブルを用いたより好まし
い実施態様は、第９図に示されている。

第４Ａ図に示すように、スケジューラ３０は、次のもの
から構成される。

・１個の循環式要求バッファ３４゜８ビツト長で、各要
求ピッ）ＸＯ−Ｘｌはそれぞれ主送信プログラム処理の
所与のタスクに関係する。

・１個の大域ウィンドウＷＧ３６゜８ビツト長で、これ
は、隣接する２個のウィンドウ、すなわち選択ウィンド
ウＷＳ３８とオーバラン・ウィンドウＷＯ４０から構成
される。

ＷＳウィンドウ３８は、３ビット長で、要求選択用であ
る。３ビット長なのは、同じバッファのｌＮ１０ＵＴポ
インタの値の間の最大遅延に対して最大で３個の未処理
要求しか許されないためである。

ＷＯウィンドウ４０は、５ビツト長で、オーバラン検査
用である。

・スキャナ４２゜ＷＳウィンドウ３８及びＷＯウィンド
ウ４０を介して要求バッファ３４の内容を頻繁に走査す
る。このスキャナは、主プログラム・タスクの実行後ご
とに活動化される。

第４Ａ図は、初期設定時ならびに送信処理サイクルの各
開始時のウィンドウの位置を示している。

第４Ａ図及び第４Ｂ図に示したスケジューラの動作は次
の通りである。

初期設定時 ＷＳウィンドウ３８がビットＸＯに位置合せされる。Ｗ
ＯウィンドウがビットＸ３に位置合せされる。ＷＳウィ
ンドウとＷＯウィンドウは、ＷＧウィンドウ３６の隣接
するサブセットである。要求バッファ３４のすべてのビ
ットが、この２つのウィンドウでカバーされる。

ＷＳはＸ２−Ｘｌ−ＸＯ要求ビットをカバーする。

ＸＯはＸｌ−ＸＯ−Ｘ５−Ｘ４−Ｘ３要求ビツトをカバ
ーする。

最初にＸＯ要求を記入するために並列に、割込みプログ
ラムが準備される（次いでＸｌ、Ｘ２、Ｘ３、Ｘ４、Ｘ
５、ＸＯ、Ｘｌ、Ｘ０１Ｘ１が順次記入される）。

送信処理実行中 スキャナ４２に制御権が与えられるたびに、スキャナ４
２はまずＷＯウィンドウ４０を通して要求バッファを見
る。これはオーバランの検出に相当する。すべてのビッ
トがＯにセットされているはずである。’　ｏｏｏｏｏ
　’以外の値は、オーバラン要求または不良要求が待機
していることを意味し、ＭＯＤＥＭ　　ＲＥＳＥＴ信号
が生成される（未処理の要求が４個以上ある）。

次いで、スキャナは、有効なビットの組合せがあるかど
うか、ＷＳウィンドウ３８を通して要求バッファを見る
。不連続ビットがオンである組合１　− せは無効と宣言され、ＭＯＤＥＭ　　ＲＥＳＥＴ信号が
生成される。

有効な組合せをその意味と共に以下に示す。

・“０００“活動状態の要求なし。待機。

・”００１”活動状態の要求１個。関連処理をスケジュ
ーリングする。

・°０１１“要求２個。（一番右のＸｎ要求に優先権が
与えられる）。

・“１１１“要求３個。（一番右のＸｎ要求に優先権が
与えられる）。

無効な組合せをその意味と共に以下に示す。

・’０１０“不良要求が待機中、一番右のビットがオフ
。

・“１００“不良要求が待機中、一番右のビットがオフ
。

・′１０１“不良要求が待機中、不連続ビットがオン。

“１１０“不良要求が待機中、一番右のビットがオフ。

組合せが’　ｏｏｏ　”のときは、何も行なわれな２ い。ＷＳウィンドウ及びＷＯウィンドウを通して有効な
組合せが見えたとき、 ・一番右の、すなわちＷＳのもとて最も古いオンの要求
ビットに対応する主送信プログラムのタスクが選択され
る。

・選択された対応する要求ビットがＯにセットして、要
求バッファに入れられる。

・大域ウィンドウＷＧ３Ｂが左に１位置だけシフトされ
て回転される。

その後、要求バッファ３４内に活動状態の要求がある限
り、同様にして処理が続行する。

たとえば、第４Ａ図において、ＸＯ要求が選択され、要
求バッファがシフトされた後の新しい位置設定は第４Ｂ
図に示すようになる。

ＷＳウィンドウ３８はバッファ３４のＸ３−Ｘ２−Ｘ１
要求ビツトをカバーする。

ＷＯウィンドウ４０はバッファ３４のＸｏ−Ｘ７−Ｘ５
−Ｘ５−Ｘ４要求ビツトをカバーする。

ウィンドウ及び要求バッファのサイズは、適用業務によ
って決まることに留意されたい。必要とされる「弾力性
」またはタスク数に応じて、これらのサイズは容易に変
更できる。たとえば、１４４００ｂｐｓのモデムでは、
要求バッファと大域ウィンドウＷＧは４ビツト長、選択
ウィンドウＷＧは２ビツト長、オーバラン検査ウィンド
ウＷＯは２ビツト長となる。

第５図は、スケジューラ３０の第１の実施態様のハード
ウェア構成図である。次のようなブロックが含まれる。

・割込みプログラム論理ブロック（ＩＮＴＥＲＲＵＰＴ
）４４ ・要求設定論理ブロック（ＲＥＱＵＥＳＴＳ）４・ウィ
ンドウ選択論理ブロック（ＷＩＮＤＯＷＳ）８ ・シフト／回転論理ブロック（ＳＨＩＦＴ）５０・オー
バラン検出論理ブロック（ＯＶＥＲＲＵＮ）２ ・要求選択論理ブロック（ＳＥＬＥＣＴＩＯＮ）４ ・要求妥当性検査論理ブロック（ＶＡＬＩＤＡＴＩＯＮ
）５６ 要求は、割込み論理ブロック４４によって要求バッファ
内の専用の場所でセットされる。次に、ウィンドウ選択
論理ブロック４８で、それらの要求が分析され、オーバ
ランの検出及び要求の選択と妥当性検査が行なわれる。

要求の妥当性が確認されると、シフト／回転論理ブロッ
ク５０が活動化され、当該タスクのスケジューリングが
行なわれる。

シフト／回転論理回路５０が活動状態になると、ウィン
ドウ・バッファ３６を１ビツト位置シフトし回転させる
。５ＨＩＦＴ信号の活動化は、要求妥当性検査論理ブロ
ック５６の出力によって行なわれる。

また、タスクｎのスケジューリングが完了すると、線５
８を介して要求設定論理回路４６に対応する要求をリセ
ットするための情報が供給される。

第６図は、要求設定論理ブロック４６の詳細を示す。

＝４５ ・入カニ要求をオンにセットするための割込み論理ブロ
ック４４からのＸｏ−８ＥＴないしＸ７−８ＥＴ、要求
をオフにセットするための要求妥当性検査論理ブロック
５６からのＸｏ−ＶＡＬないしＸ７−ＶＡＬ　（Ｃ）。

初期設定時に活動状態となる、すべての要求ビットをオ
フにセットするためのＸ−ＩＮＩＴ信号。

・出カニ要求選択論理ブロック５４及びオーバラン検出
論理ブロック５２に送られる要求ビットＸＯないしＸ７
゜ 第７図は、ウィンドウ選択論理ブロック４８の詳細を示
す。

・入カニシフト／回転論理ブロック５０からのシフト／
回転信号。Ｗ−８ＨＩＦＴシフト信号がオンになるたび
に、ウィンドウ・バッファ３６（８ビツト）が１ビツト
位置ずつシフトされ回転される。もう１つの入力である
ーＷ−Ｉ　Ｎ　Ｉ　Ｔ−は初期設定時に活動状態となり
、ＷＯ〜Ｗ２ビットを１″にセットし、Ｗ３〜Ｗ７ビツ
トを０″にセットする。

４６一 ・出カニ要求選択論理ブロック５２及びオーバラン検出
論理ブロック５４に送られるＷＯ−Ｗ７ビツト。Ｗｎビ
ットのもとで最も古い、値が”１″の要求ビットを選択
するためのＷＯ−８ＥＬないしＷ７−８ＥＬ、ＷＯ−８
ＥＬないしＷ７−８ＥＬビツトのうちで一時に１個のＷ
　ｎ　−Ｓ　Ｅ　Ｌビットがオンになる。

第８図は、オーバラン検出論理ブロック５２、要求選択
論理ブロック５４、要求妥当性検査論理ブロック５６を
示す。

・入カニ要求設定論理ブロック４６からのＸＯ〜Ｘ７ビ
ツト。ウィンドウ選択論理ブロック４８からのＷＯ−Ｗ
７ビツト。ウィンドウ選択論理ブロック４８からのＷＯ
−８ＥＬないしＷ７−８ＥＬビツト。

・出カニタスクＴｏ−Ｔ７のスケジューリング用及び要
求設定論理ブロック４６用のＸｏ−ＶＡＬないしＸ７−
ＶＡＬビット。

モデム・リセット用のＸ−０ＶＥＲ信号、シフト／回転
論理ブロック５０用のＷ−８ＨＩＦＴ信号。

このように、スケジューラ３０のこのハードウェアによ
る実施態様では、モデムの送信処理サイクルのタスクＴ
ｏ−Ｔ７のスケジューリングが可能となる。受信処理サ
イクル用にも同様のスケジューラが使用できるが、両サ
イクルは対称形なのでここでは説明しない。

次に、第９図に関して、マイクロコード式テーブル・ル
ックアップ方式に基づくさらに簡単なスケジューラ３０
について説明する。

このマイクロコード式スケジューラの実施態様で使用さ
れる原理は、要求バイトの値（Ｘ７、Ｘ６１．、、　、
ＸＯ）を用いて、特定の各要求サイクルごとにマイクロ
コード式命令を含む決定テーブル６０を指すというもの
である。この命令は、次に実行すべきタスク番号（０〜
７）を供給し、最後に処理された送信（または受信）要
求に対応するビットがＯにセットされている要求バイト
の新しい値を供給する。

上記のマイクロコード式決定テーブル６０の実施態様及
びそれを使ってタスクのスケジューリングを行なう方法
を、第９図に示す。

割込みプログラムから（第３図参照）送信タスク・スケ
ジューラ・エントリ７０に供給される要求バイト６８は
、モデムのプロセッサ（図示せず）がＢＲＡＮＣＨＴＡ
ＢＬＥ命令のオペランドとして使用する。すなわち、要
求バイト６８は決定テーブル６０へのインデックスとし
て使用される。

テーブル６０は、２５６個（すなわち要求バイトの可能
な値の数）の位置６２を含むＲＯ８（読取り専用記憶装
置）によって実施できる。

テーブル６０の各位置６２はそれぞれ実行可能なマイク
ロコード式命令を含み、その命令が実行されると、ハー
ドウェア・スケジューラに関して記述したウィンドウＷ
Ｓ３８とＷＯ４０の役割を統合し、図に示す２つの戻り
パラメータを供給する。より正確に言うと、 ・要求バイト６８の無効な各値には、それぞれ「モデム
・リセット」プログラムへの分岐を含むテーブル命令が
対応する。

・要求バイト６８の有効な各値には、それぞれ１４９− １ビツト値のモデム・プロセッサ（図示せず）の内部レ
ジスタのロードを含むテーブル命令が対応する。

この１１ビツトの値は、２つのパラメータ（６４，６６
）を含んでいる。

・３ビツトでコード化された送信タスク番号（ｎ）。こ
れは、スケジューリングされる次の送信タスクの要求番
号Ｘｎに対応する。

・８ビツト値。これは、新しい要求バイト値、すなわち
最後に実行されたタスクに対応する要求ビットが０にリ
セットされている要求バイト値に対応する。

第９図に示すように、テーブル６０から供給される新し
い要求バイト値は、先に説明した通り、割込みプログラ
ムによって次のスケジューリング動作が求められるまで
、モデム・プロセッサによって記憶される。

その他に、テーブル６０から供給される送信タスク値は
、主送信プログラムの対応するタスク（タスク０１＋＋
＋、タスク７）を活動化するの０ にも使用される。

次に、決定テーブル６０のルックアップを用いるタスク
・スケジューラの動作について、例を引きながらより詳
しく説明する。

テーブル・ルックアップによる要求選択の側辺下の例で
は、要求バッファの要求ビットには次のように左から右
へと順番に番号を振る。ＸＯは、要求バッファが受け取
った最も古い要求を表す。

ｌＸ７１Ｘ６１Ｘ５１Ｘ４１Ｘ３１Ｘ２１Ｘ１１ＸＯＩ
（１）要求バイトがＢｖ０００００１１０７（Ｘ”０６
）を含む例 これは、Ｘ１ビツトとＸ２ビツトが割込みプログラムに
よって記入されたことを意味する。組合せＸ２ＸＩＸＯ
＝１１０は有効である。その値は１６進法でｘ’ｏｅ’
である。スケジューラは対応するテーブル命令をアドレ
スする。このテーブル命令は、２進値“００１００００
０１００“をプロセッサの内部レジスタにロードさせる
。

スケジューラは上記レジスタの内容を取り戻す。

戻された２進値において、 ・右側８ビツト’０００００１００’は、要求バイトを
更新するはずの値を表す。要求Ｘ２ビツトだけが存在す
る。選択された要求Ｘ１ビツトは、更新された要求バイ
ト中でＯにセットされた。

・左側３ビツト“ＯＯｌ“は、要求Ｘ１に対応する送信
タスク番号“１′を表す。スケジューリングされると、
送信タスク１は、以前に実行されたタスクの番号が“０
“であったかどうか検査する。

そうでない場合は、「モデム・リセット」プログラムに
分岐する。

（２）要求バイトがＢ’００００１１１１’　（Ｘ’Ｏ
Ｆ”）を含む例 これは、４個の要求ＸＯ〜Ｘ３が活動状態にあることを
意味する。主送信プログラムは割込みプログラムに対し
て遅れている。これはオーバラン状態である。

インデックス値Ｘ’ＯＦ“に対応するテーブル命令は、
「モデム・リセット」プログラムへの分岐を含んでいる
。

（３）要求バイトがＢ’１ｌＯ０１０００“　（Ｘ“Ｃ
８“）を含む例 これは、３個の要求が活動状態にあるが、不連続の要求
ビットがオンなので、どこかでエラーが発生したことを
意味する。

インデックス値Ｘ’Ｃ８’に対応するテーブル命令は「
モデム・リセット」プログラムへの分岐を含んでいる。

（４）要求バイトがＢ”　１１０００００１　’　　（
Ｘ’０１′）を含む例 これは、３個の要求が活動状態にあることを意味する。

このバッファは循環式なので、オン・ビットは連続して
いる。この組合せは有効である要求は（古いものから順
に）ＸＯ、Ｘ７、ＸＯである。

インデックス値ｘ’ｃｉ’に対応するテーブル命令は、
２進値“１１０１００００００１“をロードすることを
含んでいる。

この２進値において、 ・右側８ビツトは、要求バイトを更新するはずの値を表
す。要求ビットＸ７とＸＯだけが存在する。

５３ 選択されたＸＯ要求ビットはＯにセットされた。

・左側３ビツトは、要求Ｘ６に対応するタスク番号“６
“を表す。スケジューリングされると、送信タスク６は
、以前に実行されたタスク番号が１５１だったかどうか
検査する。そうでない場合は、「モデム・リセット」プ
ログラムに分岐する。

適切なマイクロ命令でテーブル６０をセットアツプする
ため、以下の規則を使用するアルゴリズムが使用できる
。

（１）テーブル命令アドレス’ｏｏ’は、空の要求バッ
ファに対応する。送信タスクは実行されない。出口への
分岐をとり、スケジューラは活動状態の要求を待つ。

（２）そのアドレスが、不連続ビットがオンの要求バッ
ファ値に対応する各テーブル命令は、「モデム・リセッ
ト」プログラムへの分岐を含んでいる。

（３）そのアドレスが、４個以上の連続ビットがオンの
要求バッファ値に対応する各テーブル命令は、「モデム
・リセット」プログラムへの分岐を４ 含んでいる（他の実施態様では、これはウィンドウＷＯ
４０の役割であった）。

（４）そのアドレスが、４個未満の連続ビットがオンの
要求バッファ値に対応する各テーブル命令は、１１ビツ
ト値をロードすることを含んでいる。

そのうち左側３ビツトはスケジューリングされるタスク
の番号を表し、右側８ビツトは、選択された要求ビット
をクリアするために循環式要求バッファに記憶される新
しい値を表す。

選択された要求は、オンの連続ビットのグループ中の一
番右側のビットに対応する（ウィンドウＷＳ３８の役割
）。

送信タスクの順序保全性は、最後に実行されたタスクの
番号を新しく提案されたものと比較することによって制
御される。有効な順序は、０１１．２．３．４．５．６
．７．０．１．２１００．である。

順序外れが検出されると、「モデム・リセット」プログ
ラムに分岐する。

最後に、決定テーブル６０の１つの命令が、スケジュー
ラのすべての機能、すなわちオーバラン検出、タスク要
求の選択と妥当性検査を実行する。

さらに、送信要求の選択と受信要求の選択に同じ決定テ
ーブルが使用できる。

これら諸機能の実施は非常に簡単である。この機構のチ
ューニング（弾力性）は、決定テーブルの内容（ウィン
ドウのサイズ）を変更することによって容易に行なえる
。

このモデム・プログラムはマイクロプロセッサにおける
計算負荷の影響を非常に受けやすいと先に述べた。送信
処理と受信処理の異なるタスクのスケジューリングは頻
繁に実行されるので、このスケジューリング機構が必要
とする計算負荷を最小限に減らさなければならない。

この目的は、本発明による高速で簡単な適応的スケジュ
ーリング機構及びスケジューラによって達成される。

さらに、本発明によるスケジューリング機構及びスケジ
ューラは、以下のことを行なうことができる。

・オーバランの検出 ・不良要求待機の検出 ・要求番号の選択 ・要求バッファの更新（待ち行列解除）・送信タスクの
指名 １０発明の効果 本発明によれば、割込みプログラムによって要求が生成
されると直ちにタスクのスケジューリングを行なう代り
に、タスクがそれに対応する要求に対して制御された遅
延でもってスケジューリングされる。したがって、非同
期タスクまたは同期−時タスクを実行するための空いた
処理ウィンドウが作成される。全体として、処理能力を
増加させずに、より多くの同期タスク及び非同期タスク
が実行できる。

【図面の簡単な説明】

第１図は、本発明におけるモデムを通るデータ流れ及び
データ・サンプルの緩衝記憶と送信の原理を表す図であ
る。 第２図は、本発明に従って割込みプログラムと７− 主プログラムが一時的同期喪失でもって動作する流れ図
である。 第３図は、本発明による原理を実施するために通信シス
テム中で必要とされる全体構造を表す図である。 第４Ａ図は、要求バッファが第１の位置にある、第３図
に示したスケジューラの基本構造を示す図である。 第４Ｂ図は、要求バッファが第２の位置にある、第３図
に示したスケジューラの図である。 第５図は、スケジューラ論理の概略図である。 第６図は、第５図に示した要求設定論理ブロックの詳細
図である。 第７図は、第５図に示したウィンドウ選択論理ブロック
の詳細図である。 第８図は、第５図に示したオーバラン検出、要求選択、
要求妥当性検査の各論理ブロックの詳細図である。 第９図は、スケジューラ及びオーバラン検出の別の実施
態様の動作を説明する概略図である。 ８− 第１０図は、既知のモデム・マイクロコードの全体構造
を表す図である。 第１１図は、モデムのマイクロコード式送信及び受信機
能の動作原理を示す図である。 第１２図は、モデムの送信または受信処理サイクルに関
わるクロック信号、常にデータ・ストリームと同期して
いる割込みプログラムを表す図である。 第１３図は、送信タスクの同期実行を含む、第１２図に
示した処理サイクルの一部分の詳細を示す図である。 ３０・・・・スケジューラ、３４・・・・要求バッファ
、３６・・・・大域ウィンドウ（ＷＧ）、３８・・・・
選択ウィンドウ（ＷＳ）、４０・・・・オーバラン・ウ
ィンドウ（ＷＯ）、４２・・・・スキャナ、４４・・・
・割込みプログラム論理ブロック、４６・・・・要求設
定論理ブロック、４８・・・・ウィンドウ選択論理ブロ
ック、５０・・・・シフト／回転論理ブロック、５２・
・・・オーバラン検出論理ブロック、５４・・・・要求
選択論理ブロック、５６・・・・要求妥当性検査論理ブ
ロック。

Claims (10)

【特許請求の範囲】
1. （１）低優先順位の主プログラムの諸タスクによって処
   理されるデータを、高優先順位のプログラムによって決
   定される速度で同期して受け取り、処理されたデータを
   同期的に出力するシステムにおいて、 限られた１組の受信データを上記高優先順位プログラム
   と同期した速度でバッファ手段に緩衝記憶する手段と、 上記緩衝記憶されたそれぞれの組のデータに関して実行
   されるべきタスクに対応した処理要求を順次生成する手
   段と、 上記処理要求に対して、対応する特定のタスクが制御さ
   れた遅延で実行され、それにより他の一時的なタスクを
   実行するための空いた処理ウィンドウが作成されるよう
   に、要求されたタスクの擬似同期実行を順次スケジュー
   ルする手段と を含む、上記主プログラムの諸タスクをスケジューリン
   グするためのプログラム・スケジューリング機構。
2. （２）上記システムが通信システムであり、送信データ
   非直列化レジスタと、送信データ・サンプル計算機構と
   、上記サンプルをアナログ信号に変換して電話線上を送
   信させるディジタル／アナログ・コンバータとを含むモ
   デムであり、送信処理に関わる高優先順位プログラム及
   び低優先順位プログラムがそれぞれ、 送信ディジタル・データ・クロックと同期し、送信要求
   （Ｘ０、．．．、Ｘｎ）を生成し、送信データの組を送
   信データ・バッファ手段に記憶する割込みプログラム、
   及び 上記割込みプログラムによって上記送信要求が設定され
   たとき、上記送信データ・バッファ手段からディジタル
   送信データを読み取り、上記送信データを計算して送信
   信号サンプルを生成し、上記サンプルをサンプル送信バ
   ッファ手段に記憶する送信主プログラム から構成される、請求項１に記載のプログラム・スケジ
   ューリング機構。
3. （３）上記システムが通信システムであり、電話線から
   アナログ信号を受け取るアナログ／ディジタル・コンバ
   ータと、受信データ・サンプル計算機構と、ＤＴＥイン
   タフェースの受信ポートに接続された直列化レジスタと
   を含むモデムであり、受信処理に関わる高優先順位プロ
   グラム及び低優先順位プログラムがそれぞれ、 受信され変換されたディジタル・データ・クロックと同
   期し、ディジタル／アナログ・コンバータから供給され
   るディジタル・サンプルを受信サンプル・バッファ手段
   に記憶する割込みプログラム、及び 上記割込みプログラムによって要求が記入されたとき、
   上記受信サンプル・バッファ手段に記憶されたディジタ
   ル・サンプルを読み取り、ディジタル受信データ・サン
   プルを計算し、上記サンプルを受信データ・バッファ手
   段に記憶する、要求主導型の主受信プログラム から構成される、請求項１に記載のプログラム・スケジ
   ューリング機構。
4. （４）割込みプログラムと主送信プログラムの両方によ
   って実行される送信処理が、 前のタスク実行中に計算されたディジタル・サンプルを
   ディジタル／アナログ・コンバータに送るステップと、 送信データ・バッファ手段から１組の送信データ・ビッ
   トを得るステップと、 上記１組の送信データ・ビットを使って、１組の新しい
   送信信号サンプルを計算するステップと、上記１組の送
   信信号サンプルを、後で割込みプログラムの速度でディ
   ジタル／アナログ・コンバータ及び電話線に送信するた
   めに、送信サンプル・バッファ手段に記憶するステップ
   と を含む、請求項２に記載のプログラム・スケジューリン
   グ方法。
5. （５）割込みプログラムと主受信プログラムの両方によ
   って実行される受信処理が、 前のタスク実行中に計算されたディジタル受信データを
   データ端末装置の直列化レジスタに送るステップと、 受信サンプル・バッファ手段から１組のディジタル受信
   サンプルを得るステップと、 上記１組のディジタル受信サンプルを使って、１組の新
   しい受信データ・ビットを計算するステップと、 上記１組の受信データ・ビットを、後で割込みプログラ
   ムの速度で上記データ端末装置の受信ポートに送るため
   に受信データ・バッファに記憶するステップと を含む、請求項３に記載のプログラム・スケジューリン
   グ方法。
6. （６）走査ウィンドウを通して走査するためのスキャナ
   論理と、同期的割込みプログラムによって循環式要求バ
   ッファに順次ロードされる送受信要求（Ｘ０、．．．、
   Ｘ７）（Ｒ０、．．．、Ｒ７）と、上記走査時にオーバ
   ラン条件を満たすかどうか判定し、満たさない場合は次
   にサービスすべきタスク要求を決定するスケジューラを
   含む、請求項１に記載のプログラム・スケジューリング
   機構。
7. （７）上記スケジューラの走査ウィンドウが、主プログ
   ラムの事象が同期的割込みプログラムに対して遅すぎ、
   オーバラン条件に相当することを検出するため、オーバ
   ラン検出論理によって監視される第１のウィンドウＷＯ
   と、スケジューリングすべき次のタスクに対応する処理
   要求を選択しその妥当性検査を行なうため、それぞれ要
   求選択論理及び要求妥当性検査論理によって監視される
   第２のウィンドウＷＳとを含む、 請求項６に記載のプログラム・スケジューリング機構。
8. （８）上記スケジューラが、スケジューリングすべき次
   のタスクを決定し、通信システムをリセットさせるオー
   バラン条件を検出するためのマイクロコード式決定テー
   ブルを含む、 請求項７に記載のプログラム・スケジューリング機構。
9. （９）上記マイクロコード式決定テーブルが、すべての
   要求（Ｘ０、．．．、Ｘ７）を含む要求バッファの可能
   な各値ごとに、上記要求バッファをテーブルへのインデ
   ックスとして使ってアクセスされる位置を含み、実行時
   、及び要求バッファの値が、スケジューリングされる次
   のタスクの番号と最後に実行されたタスクに対応する要
   求ビットが０にリセットされた、要求バッファに対する
   更新値との有効な組合せに相当する場合に、各位置に実
   行可能なマイクロコード式命令がロードされる、請求項
   ８に記載のプログラム・スケジューリング機構。
10. （１０）要求バッファの値が無効な組合せに相当する場
    合に、上記マイクロコード式命令を実行すると、モデム
    ・リセット命令への分岐が起こる、 請求項９に記載のプログラム・スケジューリング機構。