JPH0385012A - Pulse generating circuit - Google Patents

Abstract

PURPOSE:To output a pulse with an optional pulse width by selecting any of frequency-divided clock signals according to stored pulse information and outputting the result as a count clock signal. CONSTITUTION:A counter 100 starts count of a clock signal 204 with a scan start pulse (STS) signal 205 and outputs an address signal 110. A ROM 101 outputs a stored pattern data according to the address signal 110. A frequency divider circuit 105 frequency-divides the clock signal 204 according to the designated frequency division ratio and outputs a frequency division clock 108. A latch circuit 102 selects any of the clock signal 204 or the frequency division clock signal 108 according to a pattern data of the ROM 101 and outputs the result as a count clock signal of the counter 100. Thus, the pulse with an optional pulse width is outputted.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えば液晶やラインセンサなどを駆動するパ
ルス信号を発生するパルス発生回路に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a pulse generation circuit that generates a pulse signal for driving, for example, a liquid crystal or a line sensor.

［従来の技術］ 従来のパルス列発生回路（ビットパターン発生回路）の
構成を第５図に示す。この回路ではクロック信号２０４
とスキャン開始パルス（ＳＴＳ）信号２０５を入力し、
カウンタ２００によりこのクロック信号２０４を計数し
て、ＲＯＭ２０１のアドレスを作成している。この回路
より出力されるビットパターンは、例えばラインセンサ
なとのにリセット信号や転送信号などを出力するための
もので、ＲＯＭ２０１にはこれら信号の周期及びクロッ
ク２０４の周期を考慮したデータが書込まれている。[Prior Art] The configuration of a conventional pulse train generation circuit (bit pattern generation circuit) is shown in FIG. In this circuit, the clock signal 204
and scan start pulse (STS) signal 205,
A counter 200 counts this clock signal 204 to create an address for the ROM 201. The bit pattern output from this circuit is for outputting a reset signal, transfer signal, etc. to a line sensor, for example, and data is written in the ROM 201 in consideration of the period of these signals and the period of the clock 204. It is rare.

カウンタ２００でアドレスされたＲＯＭ２０１のデータ
は順次読出され、ラッチタイミング発生回路２０３より
のラッチ信号によりラッチ回路２０２にラッチされる。Data in the ROM 201 addressed by the counter 200 is sequentially read out and latched into the latch circuit 202 by a latch signal from the latch timing generation circuit 203.

このラッチタイミング発生回路２０３は、カウンタ２０
０のクロック２０４とラッチ回路２０２とのタイミング
を決定するもので、クロック信号２０４を遅延あるいは
反転させた信号をラッチ信号として出力している。This latch timing generation circuit 203 has a counter 20
0 clock 204 and the latch circuit 202, and outputs a signal obtained by delaying or inverting the clock signal 204 as a latch signal.

［発明が解決しようとする課題］ 以上説明した従来のパルス列発生回路では、この回路よ
り出力されたビットパターンを入力する、例えばライン
センサの機種に対応したデータがＲＯＭ２０１に記憶さ
れている。このため、例えばクロック信号２０４の周期
が変更されると、ビットパターンとして駆動回路に出力
されるデータの周期が変動するため、ＲＯＭ２０１の内
容を変更して、そのクロック周期の変更に対応しなけれ
ばならなかった。[Problems to be Solved by the Invention] In the conventional pulse train generation circuit described above, the ROM 201 stores data corresponding to, for example, the model of the line sensor that inputs the bit pattern output from this circuit. For this reason, for example, if the cycle of the clock signal 204 is changed, the cycle of data output as a bit pattern to the drive circuit changes, so the contents of the ROM 201 must be changed to accommodate the change in the clock cycle. did not become.

本発明は上記従来例に鑑みてなされたもので、記憶手段
に記憶されたビットパターンを変更することなく、任意
のパルス幅のパルスを出力できるパルス発生回路を提供
することを目的とする。The present invention has been made in view of the above conventional example, and an object of the present invention is to provide a pulse generation circuit that can output a pulse of any pulse width without changing the bit pattern stored in the storage means.

〔課題を解決するための手段］ 上記目的を達成するために本発明のパルス発生回路は以
下の様な構成からなる。即ち、計数クロック信号を入力
して計数する計数手段と、パルス情報を記憶し、前記計
数手段よりの計数値をアドレスとして入力する記憶手段
と、クロック信号を指定された分周比に従って分周する
分周手段と、前記クロック信号あるいは前記分周手段に
より分周されたクロック信号のいずれかを前記パルス情
報に従って選択し、前記計数手段の計数クロック信号と
して出力する選択手段とを有する。[Means for Solving the Problems] In order to achieve the above object, the pulse generation circuit of the present invention has the following configuration. That is, a counting means for inputting and counting a counting clock signal, a storage means for storing pulse information and inputting the counted value from the counting means as an address, and dividing the clock signal according to a specified frequency division ratio. It has a frequency dividing means, and a selection means for selecting either the clock signal or the clock signal frequency-divided by the frequency dividing means according to the pulse information and outputting the selected clock signal as a counting clock signal of the counting means.

［作用］ 以上の構成において、記憶手段は、パルス情報を記憶し
ており、計数クロック信号を入力して計数する計数手段
よりの計数値をアドレスとして入力する。クロック信号
あるいは、クロック信号を指定された分周比に従って分
周する分周手段により分周されたクロック信号のいずれ
かを、記憶手段に記憶されたパルス情報に従って選択し
、その計数手段の計数クロック信号として出力すること
により、記憶手段より読出したパルス情報のパルス幅を
任意に変更して出力することができる。[Operation] In the above configuration, the storage means stores pulse information, and inputs the count value from the counting means that counts by inputting the counting clock signal as an address. Either a clock signal or a clock signal whose frequency is divided by a frequency dividing means that divides the clock signal according to a specified frequency division ratio is selected according to the pulse information stored in the storage means, and the counting clock of the counting means is selected. By outputting the pulse information as a signal, the pulse width of the pulse information read from the storage means can be arbitrarily changed and output.

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。[Embodiments] Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

［パルス列発生回路の説明　（第１図）］第１図は実施
例のパルス列発生回路の構成を示す回路図である。[Description of Pulse Train Generation Circuit (FIG. 1)] FIG. 1 is a circuit diagram showing the configuration of a pulse train generation circuit according to an embodiment.

図において、１００はカウンタで、ＳＴＳ信号２０５に
よりクロック信号２０４の計数を開始して、ＲＯＭ１０
１のアドレス信号を出力している。１０１はカウンタ１
００よりのアドレス信号に従って、そのアドレスに格納
されているビットパターンデータを出力するＲＯＭであ
る。１０２はラッチタイミング発生回路１０３よりのラ
ッチ信号により、ＲＯＭｌ０Ｉの出力をラッチするラッ
チ回路である。尚、これら１００〜１０３の部分は、第
５図に示す従来例の回路の２００〜２゜３のそれぞれに
対応しており、ＳＴＳ信号２０５及びクロック信号２０
４も第５図に示された信号と同じものである。In the figure, 100 is a counter that starts counting the clock signal 204 in response to the STS signal 205, and
1 address signal is output. 101 is counter 1
This ROM outputs bit pattern data stored at an address according to an address signal starting from 00. A latch circuit 102 latches the output of the ROM10I in response to a latch signal from the latch timing generation circuit 103. Note that these portions 100 to 103 correspond to 200 to 2°3, respectively, in the conventional circuit shown in FIG.
4 is also the same signal as shown in FIG.

１０４はクロック切換回路で、ラッチ回路１０２にラッ
チされたＲＯＭｌ０Ｉのビットデータ１０７の値に従っ
て、クロック信号２０４あるいは分周回路１０５よりの
分周クロック１０８のいずれかを選択して、カウンタク
ロック１０９としてカウンタ１００に出力している。１
０５は分周回路で、ＳＴＳ信号２０５とクロック信号２
０４とを入力しており、分周比切換スイッチ１０６によ
り指示された分周比に従って、クロック信号２０４をＳ
ＴＳ信号２０５に同期して分周した分周クロック１０８
を出力している。104 is a clock switching circuit which selects either the clock signal 204 or the frequency divided clock 108 from the frequency dividing circuit 105 according to the value of the bit data 107 of the ROM10I latched in the latch circuit 102, and selects either the clock signal 204 or the frequency divided clock 108 from the frequency dividing circuit 105, and selects it as the counter clock 109. It is outputting to 100. 1
05 is a frequency dividing circuit, which divides the STS signal 205 and clock signal 2.
04, and the clock signal 204 is input to S according to the frequency division ratio specified by the frequency division ratio changeover switch 106.
Divided clock 108 frequency-divided in synchronization with the TS signal 205
is outputting.

［動作説明　（第１図〜第４図）］ 第２図はＲＯＭｌ０Ｉに書込まれたデータ例を示す図で
ある。このＲＯＭｌ０Ｉはｍワード×ｎビットの容量を
有しているが、説明を簡単にするため、ここではｎ＝３
（ビット）の場合で説明する。ビットＯは後段の駆動回
路（図示せず）への初期化パルスとして利用され、ビッ
ト１は、同じく、その駆動回路の読出しパルスとして使
用されている。そして、ビット２はクロック切換回路１
０４へのクロック切換信号１０７として使用されている
。[Operation Description (FIGS. 1 to 4)] FIG. 2 is a diagram showing an example of data written in ROM10I. This ROM10I has a capacity of m words x n bits, but to simplify the explanation, n=3
(bit) will be explained. Bit 0 is used as an initialization pulse to a subsequent drive circuit (not shown), and bit 1 is similarly used as a read pulse for that drive circuit. And bit 2 is clock switching circuit 1
It is used as a clock switching signal 107 to 04.

第３図は第１図のパルス列発生回路の動作例を説明する
ための図で、ここではＲＯＭｌ０Ｉには第２図のデータ
が記・憶されており、分周比切換スイッチ１０６により
１／２の分周比が設定されているものとする。また、ク
ロック信号２０４の周期をＴ１とする。FIG. 3 is a diagram for explaining an example of the operation of the pulse train generation circuit shown in FIG. 1. Here, the data shown in FIG. It is assumed that the frequency division ratio is set. Further, the period of the clock signal 204 is assumed to be T1.

ＳＴＳ信号２０５がハイレベルになると、カウンタ１０
０はリセットされ、そのアドレス出力１１０は“Ｏ”に
なる。ラッチタイミング発生回路１０３は、クロック信
号２０４の立下がりでラッチ信号をラッチ回路１０２に
出力しているため、タイミングＴ１でラッチ回路１０２
にＲＯＭｌ０１の“０”番地のデータ（＊＊＊・・・０
００）がラッチされる。尚、＊は任意の数を示し、これ
以降は下位３ビツトのみについて説明していく。When the STS signal 205 becomes high level, the counter 10
0 is reset and its address output 110 becomes "O". Since the latch timing generation circuit 103 outputs a latch signal to the latch circuit 102 at the falling edge of the clock signal 204, the latch timing generation circuit 103 outputs a latch signal to the latch circuit 102 at timing T1.
The data at address “0” of ROM101 (***...0
00) is latched. Note that * indicates an arbitrary number, and from now on, only the lower three bits will be explained.

このとき、クロック切換信号１０７はＭＯ”であるため
、クロック切換回路１０４は、１／２に分周された分周
クロック１０８を選択してカウンタクロック１０９とし
て出力している。次にタイミングＴ２でカウンタｌＯＯ
が＋１され、次にクロック信号２０４の立下がり（タイ
ミングＴ３）でラッチ回路１０２にはＲＯＭｌ０Ｉの″
ｌ″番地のデータ（・・・ｏｏ　Ｂがラッチされる。こ
のとき、ビットＯは“１″であるため、初期化パルスが
ハイレベルとなる。At this time, since the clock switching signal 107 is MO'', the clock switching circuit 104 selects the divided clock 108 whose frequency has been divided into 1/2 and outputs it as the counter clock 109.Next, at timing T2 counter lOO
is incremented by +1, and then at the falling edge of the clock signal 204 (timing T3), the latch circuit 102
The data at address l'' (...oo B) is latched. At this time, since bit O is "1", the initialization pulse becomes high level.

次にタイミングＴ４でクロック信号２０４が立上がると
、カウンタ１００は＋１されて、そのアドレス出力１１
０は“２”となる。そして、タイミングＴ５でラッチ回
路１０２にＲＯＭ１０２のアドレス“２“のデータ（・
・・１ｏｏ）がラッチされると、初期化パルスはロウレ
ベルに、クロック切換信号１０７はハイレベルになる。Next, when the clock signal 204 rises at timing T4, the counter 100 is incremented by +1, and its address output 11
0 becomes "2". Then, at timing T5, the data at address "2" of the ROM 102 is transferred to the latch circuit 102 (.
. . 1oo) is latched, the initialization pulse becomes low level and the clock switching signal 107 becomes high level.

これにより、これ以降はクロック切換回路１０４により
クロック信号２０４が選択され、カウンタクロック１０
９としてカウンタ１００に入力される。こうして、タイ
ミングＴ６で読出しパルス（ビット１）がハイレベルに
なり、タイミングＴ７でロウレベルになる。As a result, the clock signal 204 is selected by the clock switching circuit 104 from now on, and the clock signal 204 is selected by the clock switching circuit 104.
It is input to the counter 100 as 9. In this way, the read pulse (bit 1) becomes high level at timing T6 and becomes low level at timing T7.

そして、第３図から明らかなように、初期化パルス（ビ
ットＯ）のパルス幅Ｔ、が２Ｔ、であるのに対し、読出
しパルス（ビット１）のパルス幅Ｔ、は、ＴＩとなる。As is clear from FIG. 3, the pulse width T of the initialization pulse (bit O) is 2T, while the pulse width T of the read pulse (bit 1) is TI.

第４図はクロック信号２０４の周期を第３図の場合の１
／２倍にし、ＲＯＭｌ０Ｉの内容はそのままで、分周比
切換スイッチ１０６による設定を１／４にしたときの状
態を示している。FIG. 4 shows the period of the clock signal 204 equal to 1 in the case of FIG.
2, the content of ROM10I remains unchanged, and the setting by the frequency division ratio changeover switch 106 is set to 1/4.

タイミングＴＩＯでラッチ回路１０２にＲＯＭ１０１の
アドレス“Ｏ″の内容（・・・０００）がラッチされる
と、クロック切換信号１０７が“Ｏ”となり、カウンタ
クロック１０９は分周回路１０５により１／４に分周さ
れたクロック信号となる。ＲＯＭｌ０Ｉの出力データが
アドレス“１”のデータとなると、このデータはタイミ
ングＴ１１でラッチ回路１０２にラッチされる。これに
より、初期化パルス（ビットＯ）がハイレベルになる。When the contents of the address "O" (...000) of the ROM 101 are latched by the latch circuit 102 at timing TIO, the clock switching signal 107 becomes "O", and the counter clock 109 is reduced to 1/4 by the frequency dividing circuit 105. This becomes a frequency-divided clock signal. When the output data of ROM10I becomes the data of address "1", this data is latched by the latch circuit 102 at timing T11. This causes the initialization pulse (bit O) to go high.

次に、タイミングＴ１２でラッチ回路１０２にＲＯＭｌ
０Ｉのアドレス“２”のデータ（・・・１００）がラヅ
チされると、クロック切換信号１０７（ビット２）がハ
イレベルとなり、カウンタクロック１０９はクロック信
号２０４となる。これにより、後続のタイミングＴ１３
及びＴ１４でハイレベルとなる読出しパルス（ビット１
）の周期はＴ、／２となる。これに対し、初期化パルス
のパルス幅は第３図の場合と同様に２Ｔ、どなっており
、初期化パルスのパルス幅を変更することなく、読出し
パルス幅だけを変更することができる。Next, at timing T12, the latch circuit 102
When the data (...100) at address "2" of 0I is reset, the clock switching signal 107 (bit 2) becomes high level, and the counter clock 109 becomes the clock signal 204. As a result, the subsequent timing T13
and the read pulse (bit 1) which becomes high level at T14.
) has a period of T,/2. On the other hand, the pulse width of the initialization pulse is 2T as in the case of FIG. 3, and only the readout pulse width can be changed without changing the pulse width of the initialization pulse.

これは、後段の駆動回路の初期化パルス幅をそのままに
して、その読出しパルスの周期を早くしなければならな
い時などに、ＲＯＭｌ０Ｉのデータを変更する必要がな
く、クロック信号２０４の周期と、その分周比を設定す
るだけで実現できるため極めて有効である。This eliminates the need to change the data in ROM10I when it is necessary to increase the period of the read pulse while leaving the initialization pulse width of the subsequent drive circuit as is. This is extremely effective because it can be achieved simply by setting the frequency division ratio.

尚、第１図の分周比切換スイッチ１０６の代りに、ＣＰ
Ｕなどで分周比を制御することにより、よりインテリジ
ェントなパターン発生回路となる。Incidentally, in place of the frequency division ratio changeover switch 106 in FIG.
By controlling the frequency division ratio using U, etc., a more intelligent pattern generation circuit can be achieved.

又、クロック切換回路１０４を２段の場合で説明したが
、これに限定されるものでなく、より多段に切り換える
ことができる構成にすることにより、より多くのビット
パターン（パルス列）を発生できる。Further, although the clock switching circuit 104 has been described as having two stages, the present invention is not limited to this, and by adopting a configuration that can switch to more stages, more bit patterns (pulse trains) can be generated.

以上説明したように本実施例によれば、ＲＯＭの内容を
変更することなく、出力するパルス列を自由に変更でき
る。これにより、例えば後段に接続されたラインセンサ
などに出力するビットパターンデータの自由度が増すと
いう効果がある。As explained above, according to this embodiment, the pulse train to be output can be freely changed without changing the contents of the ROM. This has the effect of increasing the degree of freedom of bit pattern data to be output to, for example, a line sensor connected at a later stage.

［発明の効果］ 以上説明したように本発明によれば、記憶手段に記憶さ
れるビットパターンを変更することなく、任意のパルス
幅の信号を出力できる効果がある。[Effects of the Invention] As explained above, according to the present invention, there is an effect that a signal with an arbitrary pulse width can be output without changing the bit pattern stored in the storage means.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は実施例のパルス発生回路の概略構成を示すブロ
ック図、 第２図はＲＯＭに記憶されたデータ例を示す図、 第３図は第１図の回路より出力されるパルスデータ例を
示すタイミング図、 第４図は第３図のクロック信号の周期を１／２にしたと
きの、第１図の回路より出力されるパルスデータ例を示
すタイミング図、そして第５図は従来のビットパターン
発生回路の構成を示す回路ブロック図である。 図中、１００・・・カウンタ、１０１・・・ＲＯＭ、１
０２・・・ラッチ回路、１０３・・・ラッチタイミング
発生回路、１０４・・・クロック切換回路、１０５・・
・分周回路、１０６・・・分周比切換スイッチ、１０７
・・・クロック切換信号、１０８・・・分周クロック、
１０９・・・カウンタクロック、１１０・・・アドレス
信号、２０４・・・クロック信号、２０５・・・スキャ
ン開始信号（ＳＴＳ）である。FIG. 1 is a block diagram showing a schematic configuration of the pulse generation circuit of the embodiment, FIG. 2 is a diagram showing an example of data stored in the ROM, and FIG. 3 is an example of pulse data output from the circuit of FIG. 1. 4 is a timing diagram showing an example of pulse data output from the circuit in FIG. 1 when the period of the clock signal in FIG. 3 is halved, and FIG. 5 is a timing diagram showing a conventional bit signal. FIG. 2 is a circuit block diagram showing the configuration of a pattern generation circuit. In the figure, 100...Counter, 101...ROM, 1
02...Latch circuit, 103...Latch timing generation circuit, 104...Clock switching circuit, 105...
- Frequency division circuit, 106... Frequency division ratio selection switch, 107
... Clock switching signal, 108... Frequency division clock,
109...Counter clock, 110...Address signal, 204...Clock signal, 205...Scan start signal (STS).

Claims (1)

【特許請求の範囲】 計数クロック信号を入力して計数する計数手段と、 パルス情報を記憶し、前記計数手段よりの計数値をアド
レスとして入力する記憶手段と、クロック信号を指定さ
れた分周比に従つて分周する分周手段と、 前記クロック信号あるいは前記分周手段により分周され
たクロック信号のいずれかを前記パルス情報に従つて選
択し、前記計数手段の計数クロック信号として出力する
選択手段と、 を有することを特徴とするパルス発生回路。[Scope of Claims] Counting means for inputting and counting a counting clock signal; storage means for storing pulse information and inputting the count value from the counting means as an address; and selecting either the clock signal or the clock signal divided by the frequency dividing means according to the pulse information and outputting the selected clock signal as a counting clock signal of the counting means. A pulse generation circuit comprising: means;