JPH0382060A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0382060A
JPH0382060A JP1218968A JP21896889A JPH0382060A JP H0382060 A JPH0382060 A JP H0382060A JP 1218968 A JP1218968 A JP 1218968A JP 21896889 A JP21896889 A JP 21896889A JP H0382060 A JPH0382060 A JP H0382060A
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JP
Japan
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heat sink
ceramic substrate
semiconductor element
substrate frame
external terminal
Prior art date
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Pending
Application number
JP1218968A
Other languages
English (en)
Inventor
Nobukazu Ito
信和 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0382060A publication Critical patent/JPH0382060A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に放熱板を有するセラミ
ックパッケージの構造に関する。
〔従来の技術〕
従来、この種の半導体装置は、第３図に示すように、半
導体素子３を搭載する放熱板２が外部端子６とは反対の
側においてセラミック基板１に接合されており、放熱フ
ィン７が放熱板２に接合剤８で接着された構造となって
いた。
〔発明が解決しようとする課題〕
上述した従来の半導体装置は、放熱板２が外部端子６と
は反対側に接合されているため、金属細線４を形成する
際に外部端子６が障害となったり、キャップ５ａを封止
する際にシールバスが不充分となることがあり、特に大
きなサイズの半導体素子３を搭載することは不可能であ
る。また、外部端子６のレイアウト上の問題からも搭載
する半導体素子３のサイズは大きく制限されるという欠
点がある。
したがって本発明の目的は、大きな半導体素子も搭載す
ることのできる放熱板を有する半導体装置を提供するこ
とにある。
〔課題を解決するための手段〕
本発明の半導体装置は、セラミック基板と、外部から導
通を持たせるための外部端子と、半導体素子と、この半
導体素子を搭載するための外部端子と同じ側でセラミッ
ク基板に接合されている放熱板と、半導体素子の電極と
外部端子とをセラミック基板内の導電層を介して接続す
るための金属細線と、気密封止のためのキャップとを有
している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図を参照すると、本発明の一実施例の半導体装置は
、セラミック基板１の中央部に放熱板２が接合され、そ
の上に半導体素子３が搭載されており、半導体素子３は
金属細線４とセラミック基板１内の図示されていない内
部配線を介し″て外部端子６と電気的に接続され、キャ
ップ５によって気密封止されている。外部端子６と放熱
板２とはセラミック基板１の同じ側に設けられている。
放熱板２の外側には放熱フィン７が半田あるいは樹脂等
の接合剤８によって接合されている。この半導体装置は
、放熱フィン７を避ける形で穴を開けられたプリント基
板９に実装される。
次に第２図を参照すると、本発明の第２の実施例では、
放熱板２の厚さをスタンドオフの値と同等にし、放熱フ
ィンを接合しない点で第１の実施例と異なり、他は第１
の実施例と同じである。この実施例では、実装時に放熱
板２をプリント基板９に直接接触させ、プリント基板９
に熱を放散させる構造であるため、プリント基板９に開
口部を設ける必要がないという利点がある。
〔発明の効果〕
以上説明したように本発明は、放熱板２を外部端子６と
同じ基板底面側に接合して、半導体素子３や金属細線４
を表面側に設けるため熱放散性が良くかつ大きなサイズ
のチップを搭載できる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例の半導体装置をプリント
板へ実装した状態を示す縦断面図、第２図は本発明の第
２の実施例をプリント板へ実装した状態の縦断面図、第
３図は従来の半導体装置の縦断面図である。 ｌ・・・セラミック基板、２・・・放熱板、３・・・半
導体素子、４・・・金属細線、５，５ａ・・・キャップ
、６・・・外部端子、７・・・放熱フィン、８・・・接
合剤、９・・・プリント基板。

Claims (1)

    【特許請求の範囲】
  1. セラミック基板枠と、その中央に接合した放熱板と、該
    放熱板に搭載した半導体素子と、前記セラミック基板枠
    を気密封止するキャップと、前記セラミック基板枠の前
    記放熱板が接合されているのと同じ側から導出された外
    部端子とを含むことを特徴とする半導体装置。
JP1218968A 1989-08-24 1989-08-24 半導体装置 Pending JPH0382060A (ja)

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