JPH037437A - Frame aligner - Google Patents

Abstract

PURPOSE:To reduce the quantity of delay insertion when a low speed input signal is replaced into a high speed output signal by comparing the phase of a write reset signal with that of a readout reset signal, outputting a selection signal in response to the phase difference and converting an output signal from an elastic storage memory into a signal with a desired frame constitution. CONSTITUTION:A selection circuit 4 receiving a selection signal SEL outputted from the output terminal 6c of a phase comparator 6 selects an input signal DI or the output signal of a delay circuit 3 and gives the selected signal to an elastic storage memory 9. Thus, the elastic storage memory 9 validates a readout clock RCLK once per 4 times to read the input signal DI from the elastic storage memory 9, thereby dispersing the input signal onto the frame of an output signal RD of the elastic storage memory 9. Then A frame conversion circuit 11 applies frame conversion to obtain a high speed output signal DO in which the input signal DI is packed from the head till the nth bit of the frame. Then the quantity of delay insertion when the low speed input signal is replaced into the high speed output signal is reduced.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタル通信網において局内装置に設けら
れるフレームアライナに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a frame aligner provided in an in-office device in a digital communication network.

〔従来の技術〕[Conventional technology]

現在のディジタル通信分野ではディジタル信号レベルで
各種信号処理を行う必要性があることから、局間中継伝
送路の伝送路インタフェース部や局内の装置間パスの装
置間インタフェース部には対向の局あるいは装置から伝
送きれてくるディジタル信号を自局内あるいは自装置内
のクロック信号に乗せ換え、基準位相に位相を確定する
、すなわち位相同期を行うフレームアライナの回路が設
けられているのが通常である。In the current digital communications field, there is a need to perform various signal processing at the digital signal level. Usually, a frame aligner circuit is provided that converts the digital signal transmitted from the station to the clock signal within the station or device itself and fixes the phase to the reference phase, that is, performs phase synchronization.

第３図は従来の７レームアライナを示すプロツり図であ
る。同図において、１はフレーム中にフレーム同期信号
を有するディジタル入力信号ＤＩ（第４図（ｂ）参照）
が人力する入力端子、２はこの入力信号ＤＩが入力し、
フレーム同期信号を検出して入力信号のフレーム同期を
確立すると共にフレーム周期と同周期で書き込みリセッ
ト信号ＷＲを出力するフレーム同期回路、３は第４図（
ｂ）に示す入力信号ＤＩを予め定められた時間だけ遅延
する遅延回路、４は入力端子４ｍに入力信号ＤＩ　が入
力し、入力端子４ｂに遅延回路３の出力信号が入力し、
入力端子４Ｃに入力する選択信号ＳＥＬによって一方の
入力信号を選択して出力端子４ｄから出力する選択回路
、５は読み出しリセット信号ＲＲが入力するリセット端
子、６は入力端子６１に入力する書き込みリセット信号
ＷＲの位相と入力端子６ｂに入力する読み出しリセット
信号ＲＲの位相とを比較し、両者の位相差に応じて選択
信号ＳｇＬを出力端子６Ｃから出力する位相比較器、７
は入力信号ＤＩ　と同速度の第１クロツクＷＣＬＫ（第
４図６）参照）が入力する第１クロツク端子、８は入力
信号ＤＩ　と同速度あるいはそれに近い速度の第２クロ
ツクＲＣＬＫ（第４図（ｄ）参照）が入力する第２クロ
ツク端子、９は入力端子９ａに選択回路４の出力端子４
ｄから出力する出力信号が入力し、入力端子９ｂＫ６き
込みリセット信号ＷＲが入力し、入力端子９Ｃに読み出
しリセット信号ＲＲが入力し、入力端子９ｄに書き込み
クロックＷＣＬＫが人力し、入力端子９＠に読み出しク
ロックＲＣＬＫが入力し、選択回路４の出力信号をフレ
ーム同期回路２からの書き込みリセット信号ＷＲが与え
られた時刻より入力ｉｔ号ＤＩと同速度の書き込みクロ
ックＷＣＬＫで書き込み、外部から与えられてくる読み
出しリセット信号ＲＲが与えられた時刻から書き込まれ
た信号を入力信号ＤＩと同速度あるいはそれに近い速度
の読み出しクロックＲＣＬＫで読み出してフレーム位相
差を吸収して出力端子９ｆから第４図（Ｃ）に示す出力
信号ＲＤが出カスるエラスティックストアメモリ、１０
はフレームアライナの出力（Ｈ号ＤＯが出力する出力端
子である。FIG. 3 is a diagram showing a conventional 7-frame aligner. In the figure, 1 is a digital input signal DI having a frame synchronization signal in the frame (see Figure 4(b)).
is the input terminal for manual input, 2 is the input terminal to which this input signal DI is input,
A frame synchronization circuit 3 detects a frame synchronization signal, establishes frame synchronization of the input signal, and outputs a write reset signal WR at the same period as the frame period.
A delay circuit 4 delays the input signal DI by a predetermined time shown in b), the input signal DI is input to the input terminal 4m, the output signal of the delay circuit 3 is input to the input terminal 4b,
A selection circuit selects one input signal according to the selection signal SEL input to the input terminal 4C and outputs it from the output terminal 4d; 5 is a reset terminal to which the read reset signal RR is input; 6 is a write reset signal input to the input terminal 61. a phase comparator 7 that compares the phase of WR with the phase of the read reset signal RR input to the input terminal 6b and outputs a selection signal SgL from the output terminal 6C according to the phase difference between the two;
8 is the first clock terminal to which the first clock WCLK (see FIG. 4, 6)) having the same speed as the input signal DI is input; 8 is the second clock RCLK (see FIG. d)) is input to the second clock terminal, and 9 is the input terminal 9a of the output terminal 4 of the selection circuit 4.
The output signal output from d is input, the input terminal 9bK6 write reset signal WR is input, the read reset signal RR is input to the input terminal 9C, the write clock WCLK is input to the input terminal 9d, and the input terminal 9@ is input. The read clock RCLK is input, and the output signal of the selection circuit 4 is written from the time when the write reset signal WR from the frame synchronization circuit 2 is given, using the write clock WCLK having the same speed as the input it number DI, and is given from the outside. The signal written from the time when the read reset signal RR is applied is read out using the read clock RCLK having the same speed as the input signal DI or a speed close to it, absorbs the frame phase difference, and outputs the signal from the output terminal 9f to the output signal shown in FIG. 4(C). an elastic store memory 10 that outputs an output signal RD shown in FIG.
is the output terminal of the frame aligner (the output terminal of the H DO).

次に、上記構成による７レームアライナの動作について
第４図（ａ）〜第４図（ｄ）を参照して説明する。Next, the operation of the 7-frame aligner with the above configuration will be explained with reference to FIGS. 4(a) to 4(d).

まず、対向の局ま九は装置から任意の位相で伝送されて
くるフレーム中にフレーム同期信号を有する第４図（ａ
）に示す入力信号ＤＩが入力端子１を介してフレーム同
期回路２．遅延回路３および選択回路４に入力する。こ
のフレーム同期回路２はこの入力信号ＤＩの人力により
、この入力信号ＤＩのフレーム同期を確立すると共にフ
レーム周期と同周期で書き込みリセット侶号ＷＲを位相
比較器６に出力する。この場合、フレーム位相差を吸収
するためのエラスティックストアメモリ９の読み出しフ
レーム位相に書き込みフレーム位相が接近して同一フレ
ーム内のデータがフレーム間を前後する不適正な領域の
幅を入力信号のビット数に換算した蓋（遅延挿脱量）は
入力信号１フレーム艮のビット数の数分の１にすぎない
ことから、ディジタルの入力信号ＤＩに対して１２１類
の遅延回路４が設けられ、エラスティックストモノ七り
９への書き込みフレーム位相は遅延有シまたは無しの２
種類の位相で書き込みが可能となっている。このため、
選択回路４は位相比較器６の出力端子６Ｃからｄカする
選択信号ＳＥＬの入力により、入力信号ＤＩかあるいは
遅延回路３の出力信号が選択さレテエラスティックスト
アメモリ８に入力する。First, the opposing station has a frame synchronization signal in the frame transmitted from the device at an arbitrary phase as shown in Fig. 4 (a).
) is input to the frame synchronization circuit 2 through the input terminal 1. Input to delay circuit 3 and selection circuit 4. The frame synchronization circuit 2 manually establishes frame synchronization of the input signal DI and outputs a write reset signal WR to the phase comparator 6 at the same period as the frame period. In this case, the width of the incorrect area where the write frame phase approaches the read frame phase of the elastic store memory 9 to absorb the frame phase difference and the data in the same frame moves back and forth between frames is determined by the input signal bits. Since the cover (delay insertion/removal amount) converted into a number is only a fraction of the number of bits in one frame of the input signal, a delay circuit 4 of type 121 is provided for the digital input signal DI to prevent errors. The writing frame phase to the stick strike monograph 9 is 2 with or without delay.
Writing is possible with different types of phases. For this reason,
The selection circuit 4 receives a selection signal SEL from the output terminal 6C of the phase comparator 6, and selects the input signal DI or the output signal of the delay circuit 3 and inputs it to the rete elastic store memory 8.

このため、不適正な領域に入った場合は遅延の挿入また
は脱落を行なって適正領域に入るように位相を修正する
ことにより、出力端子１０より対向の局または装置から
任意の位相で入力される信号の速度に対し同速度あるい
はそれに近い速度のクロックに乗せ換えて出力すること
ができる。Therefore, when entering an inappropriate area, by inserting or dropping a delay and correcting the phase so that it falls into an appropriate area, input from the opposing station or device from the output terminal 10 at an arbitrary phase can be made. It is possible to output the signal by replacing it with a clock having the same speed or a speed close to the speed of the signal.

〔発明が解決しようとする味題〕 上述した従来のフレームアライナは、対応の局あるいは
装置から伝送されてくる入力信号の速度に対し、同速度
ろるいはそれに近い速度のクロックに乗せ換えることを
想定した構成となっているので、入力信号の速度よりも
高速なりロックに乗せ換えた出力信号を生成する場合に
は入力信号の速度と出力信号の速度の較差が大きくなる
にしたがって前述した不適正な領域が広がシ遅延挿脱量
が多くなる。すなわち、エラスティックストアメモリか
らの出力信号ＲＤがその’！’！７レームアライナの出
力信号ＤＯになっておシ、エラスティックストアメモリ
９の出力信号ＲＤのフレームの先頭からｎビットまでの
部分に入力信号ＤＩが偏るため第４図（ｃ）に示すよう
に遅延挿脱量が多くなる。[Problem to be Solved by the Invention] The conventional frame aligner described above does not change the speed of the input signal transmitted from the corresponding station or device to a clock at the same speed or a speed close to it. Since this is the assumed configuration, when generating an output signal that is faster than the input signal speed or transferred to a lock, the above-mentioned incorrectness will occur as the difference between the input signal speed and the output signal speed increases. This expands the area and increases the amount of insertion/removal delays. That is, the output signal RD from the elastic store memory is that '! '! 7, the output signal DO of the frame aligner is delayed as shown in FIG. 4(c) because the input signal DI is biased to the n bits from the beginning of the frame of the output signal RD of the elastic store memory 9. The amount of insertion and removal increases.

このため、読み出しフレーム位相に書き込みフレーム位
相が接近して同一フレーム内のデータがフレーム間を前
後する不適正な領域が広くなってしまうという欠点があ
る。For this reason, there is a drawback that the write frame phase approaches the read frame phase and an inappropriate region where data within the same frame moves back and forth between frames becomes wide.

〔課題を解決するための手段〕[Means to solve the problem]

この発明に係るフレームアライナは対向の局からフレー
ム同期信号を有する任意の位相で伝送されてくるディジ
タル入力信号を受信し、この中のフレーム同期信号を受
信して入力信号のフレーム同期を確立すると共にフレー
ム周期と同周期で書き込みリセット信号を発生するフレ
ーム同期回路と、入力信号をあらかじめ定められた時間
だけ遅延させる遅延回路と、選択信号の入力により前記
入力信号あるいはこの遅延回路の出力信号の一方を選択
する選択回路と、この選択回路の出力信号をフレーム同
期回路からの書き込みリセット信号が与えられた時刻よ
り入力信号と同速度の書き込みクロックで書き込み、外
部よυ入力する読み出しリセット信号が与えられた時刻
から書き込まれた信号を人力信号の速度より速い速度の
読み出しクロックで読み出すエラスティックストモノ七
りと、この書き込みリセット信号とこの読み出しリセッ
ト信号の位相を比較し、その位相差に応じて選択信号を
出力する位相比較器と、エラスティックストアメモリか
らの出力信号を所望のフレーム構成に変換するフレーム
変換回路を有している。The frame aligner according to the present invention receives a digital input signal having a frame synchronization signal transmitted at an arbitrary phase from an opposing station, receives the frame synchronization signal therein, and establishes frame synchronization of the input signal. A frame synchronization circuit that generates a write reset signal at the same cycle as the frame cycle, a delay circuit that delays an input signal by a predetermined time, and a selection signal that controls either the input signal or the output signal of the delay circuit. The selection circuit to be selected and the output signal of this selection circuit are written with a write clock at the same speed as the input signal from the time when the write reset signal from the frame synchronization circuit is given, and a read reset signal input from the outside is given. The Elastic Steering Monolith reads out the signal written from the time using a read clock faster than the speed of the human input signal, and compares the phases of this write reset signal and this read reset signal, and selects a selection signal according to the phase difference. , and a frame conversion circuit that converts the output signal from the elastic store memory into a desired frame configuration.

〔作用〕[Effect]

この発明は低速の入力信号を高速の出力信号に乗シ換え
る際の遅延挿脱量を少なくすることができる。The present invention can reduce the amount of delay insertion/removal when switching a low-speed input signal to a high-speed output signal.

〔実施例〕〔Example〕

ｇ１図はこの発明に係るフレームアライナの一実施例を
示すブロック図で１、−例として１フレームにｎビット
のデータを有する入力信号Ｄｒを、入力信号ＤＩの４倍
の速度の出力信号ＤＯにフレームの先頭からｎビットま
での部分にデータが詰った形で乗せ換える場合を示す。Figure g1 is a block diagram showing an embodiment of the frame aligner according to the present invention. 1. As an example, an input signal Dr having n bits of data in one frame is converted into an output signal DO having a speed four times that of the input signal DI. A case is shown in which the data is transferred in a portion from the beginning of the frame to n bits.

同図において、１１はエラスティックストアメモリ９か
らの出力信号ＲＤを所望のフレーム構成＋Ｃ変換するフ
レーム変換回路である。In the figure, reference numeral 11 denotes a frame conversion circuit that converts the output signal RD from the elastic store memory 9 into a desired frame configuration +C.

次に、上記構成によるフレームアライカの動作について
第２図０〜第２図（−）を参照して説明する。Next, the operation of the frame array with the above configuration will be explained with reference to FIG. 20 to FIG. 2(-).

まず、対局の局または装置から任意の位相で伝送されて
くるフレーム中にフレーム同期信号を有する第２図（ｂ
）に示す入力信号ＤＩが入力端子１を介してフレーム同
期回路２．遅延回路３および選択回路４に入力する。こ
のフレーム同期回路２はこの入力信号の入力により、こ
の入力信号ＤＩの７レ一ム同期を確立すると共にフレー
ム周期と同周期で書き込みリセット信号ＷＲを位相比較
器６に出力する。この場合、フレーム位相差を吸収する
ためのエラスティックストアメモリ９の読み出しフレー
ム位相に書き込みフレーム位相が接近して同一フレーム
内のデータがフレーム間を前後する不適正な領域の幅を
入力信号のビット数に換算し走置（遅延挿脱量）は入力
信号１フレーム長のビット数の数分の１にすぎないこと
から入力信号ＤＩに対して１種類の遅延回路４が設けら
れ、工２スティックストアメモリ９への書き込みフレー
ム位相は遅延有）または無しの２ａ類の位相で書き込み
が可能となっている。このため、選択回路４は位相比較
器６の出力端子６Ｃから出力する選択信号ＳＥＬの入力
によυ、入力信号ＤＩかあるいは遅延回路３の出力信号
が選択されてエラスティックストアメモリ９に入力する
。したがって、エラスティックストアメモリ９は読み出
しクロックＲＣＬＫを４回に１回有効にして入力信号Ｄ
Ｉをエラスティックストアメモリ９から読み出すことに
より、エラスティックストアメモリ９の出力信号ＨＤの
フレーム上に入力信号が分散した形にし、その後でフレ
ーム変換回路１１によυフレーム変換を行なって入力信
号ＤＩがフレームの先頭からｎビットまでに詰まった高
速の出力信号Ｄｏ　（第２図（・）参照）を得ることが
でき、出力端子１０から出力することができる。First, in Figure 2 (b
) is input to the frame synchronization circuit 2 through the input terminal 1. Input to delay circuit 3 and selection circuit 4. Upon receiving this input signal, the frame synchronization circuit 2 establishes 7-frame synchronization of the input signal DI and outputs a write reset signal WR to the phase comparator 6 at the same period as the frame period. In this case, the width of the incorrect area where the write frame phase approaches the read frame phase of the elastic store memory 9 to absorb the frame phase difference and the data in the same frame moves back and forth between frames is determined by the input signal bits. Since the delay (delay insertion/extraction amount) is only a fraction of the number of bits in one frame length of the input signal, one type of delay circuit 4 is provided for the input signal DI, The write frame phase to the store memory 9 can be written in a class 2a phase with or without delay. Therefore, the selection circuit 4 selects the input signal DI or the output signal of the delay circuit 3 according to the input of the selection signal SEL outputted from the output terminal 6C of the phase comparator 6 and inputs it to the elastic store memory 9. . Therefore, the elastic store memory 9 enables the read clock RCLK once every four times and inputs the input signal D.
By reading I from the elastic store memory 9, the input signal is dispersed on the frame of the output signal HD of the elastic store memory 9, and then the frame conversion circuit 11 performs υ frame conversion to convert the input signal DI. It is possible to obtain a high-speed output signal Do (see FIG. 2 ()) in which n bits from the beginning of the frame are packed, and output from the output terminal 10.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したように、この発明に係るフレームア
ライナによれば、低速の入力信号を高速の出力信号に乗
せ換える際の遅延挿脱量を少なくすることができる効果
がある。As described above in detail, the frame aligner according to the present invention has the effect of reducing the amount of delay insertion/removal when replacing a low-speed input signal with a high-speed output signal.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明に係るフレームアライナの一実施例を
示すブロック図、第２図（ａ）〜第２図（・）は第１図
の各部の波形を示す図、第３図は従来の７レームアライ
ナを示すブロック図、第４図（、）〜第４図（ｄ）は第
３図の各部の波形を示す図である。 １・・・・入力端子、２・・・・フレーム同期回路、３
・・・・遅延回路、４・φ・Φ選択回路、５・−−・リ
セット端子、６・・・・位相比較器、１晦・・・第１ク
ロツク端子、８・・・舎弟２クロック端子、９・−１１
会エラステイツクストアメモリ、１０・・・−出力端子
、１１・・・・フレーム変換回路。 叉FIG. 1 is a block diagram showing an embodiment of the frame aligner according to the present invention, FIGS. 4(a) to 4(d), which are block diagrams showing a 7-frame aligner, are diagrams showing waveforms of each part in FIG. 3. 1...Input terminal, 2...Frame synchronization circuit, 3
...delay circuit, 4.φ/Φ selection circuit, 5. ---reset terminal, 6..phase comparator, 1..first clock terminal, 8.. second clock terminal. , 9・-11
Elastic storage memory, 10...-output terminal, 11... frame conversion circuit. fork

Claims (1)

【特許請求の範囲】[Claims] 対向の局からフレーム同期信号を有して任意の位相で伝
送されてくるディジタル入力信号を受信し、この中のフ
レーム同期信号を受信して入力信号のフレーム同期を確
立すると共にフレーム周期と同周期で書き込みリセット
信号を発生するフレーム同期回路と、入力信号をあらか
じめ定められた時間だけ遅延させる遅延回路と、選択信
号の入力により前記入力信号あるいはこの遅延回路の出
力信号の一方を選択する選択回路と、この選択回路の出
力信号をフレーム同期回路からの書き込みリセット信号
が与えられた時刻より入力信号と同速度の書き込みクロ
ックで書き込み、外部より入力する読み出しリセット信
号が与えられた時刻から書き込まれた信号を入力信号の
速度より速い速度の読み出しクロックで読み出すエラス
テイツクストアメモリと、この書き込みリセット信号と
この読み出しリセット信号の位相を比較しその位相差に
応じて選択信号を出力する位相比較器と、エラステイッ
クストアメモリからの出力信号を所望のフレーム構成に
変換するフレーム変換回路とを備えたことを特徴とする
フレームアライナ。Receives a digital input signal transmitted from the opposite station with a frame synchronization signal at an arbitrary phase, and receives the frame synchronization signal among these to establish frame synchronization of the input signal and at the same period as the frame period. a frame synchronization circuit that generates a write reset signal in the input signal; a delay circuit that delays the input signal by a predetermined time; and a selection circuit that selects either the input signal or the output signal of the delay circuit by inputting a selection signal. , the output signal of this selection circuit is written from the time when the write reset signal from the frame synchronization circuit is given with a write clock of the same speed as the input signal, and the signal written from the time when the read reset signal input from the outside is given. an elastic store memory that reads out the data using a read clock faster than the speed of the input signal; a phase comparator that compares the phases of this write reset signal and this read reset signal and outputs a selection signal according to the phase difference; A frame aligner comprising a frame conversion circuit that converts an output signal from a stick store memory into a desired frame configuration.