JPH037422A - スイッチング素子駆動回路の保護方式 - Google Patents
スイッチング素子駆動回路の保護方式Info
- Publication number
- JPH037422A JPH037422A JP1143581A JP14358189A JPH037422A JP H037422 A JPH037422 A JP H037422A JP 1143581 A JP1143581 A JP 1143581A JP 14358189 A JP14358189 A JP 14358189A JP H037422 A JPH037422 A JP H037422A
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- JP
- Japan
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- diode
- terminal
- fuse
- varister
- fet
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- Pending
Links
- 230000001419 dependent effect Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 abstract 3
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイッチング素子駆動回路の保護方式、特に、
高電圧、大電流を高周波でスイッチングするスイッチン
グ素子のスイッチング素子駆動回路の保護方式に関する
。
高電圧、大電流を高周波でスイッチングするスイッチン
グ素子のスイッチング素子駆動回路の保護方式に関する
。
従来のスイッチング素子駆動回路の保護方式について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
第２図は従来のスイッチング素子駆動回路の保護方式の
一例を示す回路図である。
一例を示す回路図である。
第２図に示すスイッチング素子駆動回路の保護方式は、
（Ａ）スイッチング信号端子１０２と、ＧＮＤ端子１０
３と、＋ Ｖ ｃｃ端子１０１とを有するスイッチング
部の前記スイッチング端子に一端が接続されたレジスタ
２３、 （Ｂ）レジスタ２３の他端とＧＮＤ端子１０３との間に
接続されたバリスタ４１、 （Ｃ）レジスタ２３の他端に一端が接続されたヒューズ
、５１、 （Ｄ）ヒューズ、５１の他端に接続された第１の出力端
子１０４、 （Ｅ）ＧＮＤ端子１０３に接続された第２の出力端子１
０５、 とを含んで構成される。
３と、＋ Ｖ ｃｃ端子１０１とを有するスイッチング
部の前記スイッチング端子に一端が接続されたレジスタ
２３、 （Ｂ）レジスタ２３の他端とＧＮＤ端子１０３との間に
接続されたバリスタ４１、 （Ｃ）レジスタ２３の他端に一端が接続されたヒューズ
、５１、 （Ｄ）ヒューズ、５１の他端に接続された第１の出力端
子１０４、 （Ｅ）ＧＮＤ端子１０３に接続された第２の出力端子１
０５、 とを含んで構成される。
出力端子１０４にゲートが接続されたＦＥＴ６４が破損
し、ドレインとゲートが短緒した場合、高電圧電源４か
らの電圧が、ヒューズ、５１を経由してバリスタ４１に
かかる。
し、ドレインとゲートが短緒した場合、高電圧電源４か
らの電圧が、ヒューズ、５１を経由してバリスタ４１に
かかる。
高電圧電源４からの短絡電流は、レジスタ２３側よりも
急激に抵抗値の減少したバリスタ４１を経由し、レジス
タ２４を通して高電圧電源４に戻る。
急激に抵抗値の減少したバリスタ４１を経由し、レジス
タ２４を通して高電圧電源４に戻る。
ここで、ヒューズ、５１の遮断容量を、バリスタ４１が
破損せずに耐えている間に溶断するものを選択すること
により、ヒューズ、５１は溶断され、ＦＥＴ６４のゲー
トとレジスタ２３の経路を遮断し、駆動回路を保護する
。
破損せずに耐えている間に溶断するものを選択すること
により、ヒューズ、５１は溶断され、ＦＥＴ６４のゲー
トとレジスタ２３の経路を遮断し、駆動回路を保護する
。
上述した従来のスイッチング素子駆動回路の保護方式は
、バリスタ４１の浮遊容量がスイッチング回路の負荷と
なるので、スイッチング回路が高出力を必要とするとい
う欠点があった。
、バリスタ４１の浮遊容量がスイッチング回路の負荷と
なるので、スイッチング回路が高出力を必要とするとい
う欠点があった。
本発明のスイッチング素子駆動回路の保護方式（Ａ）ス
イッチング信号端子と、ＧＮＤ端子と、＋ＶＣＣ端子と
を有するスイッチング部の前記スイッチング端子に一端
が接続されたレジスタ、（Ｂ）前記ＧＮＤ端子に一端が
接続された電圧依存性抵抗素子、 （ｅ）前記レジスタの他端に一端が接続されたヒューズ
、 （Ｄ）前記ヒューズ、の他端に接続された第１の出力端
子、 （Ｅ）前記ＧＮＤ端子に接続された第２の出力端子、 （Ｆ）前記ヒューズ、の一端にアノードが接続され、前
記電圧依存性抵抗素子の他端にカソードが接続された第
１のダイオード、 （Ｇ）前記電圧依存性抵抗素子め他端にカソードが接続
され、前記＋ＶＣＣ端子にアノードが接続された第２の
ダイオード、 とを含んで構成される。
イッチング信号端子と、ＧＮＤ端子と、＋ＶＣＣ端子と
を有するスイッチング部の前記スイッチング端子に一端
が接続されたレジスタ、（Ｂ）前記ＧＮＤ端子に一端が
接続された電圧依存性抵抗素子、 （ｅ）前記レジスタの他端に一端が接続されたヒューズ
、 （Ｄ）前記ヒューズ、の他端に接続された第１の出力端
子、 （Ｅ）前記ＧＮＤ端子に接続された第２の出力端子、 （Ｆ）前記ヒューズ、の一端にアノードが接続され、前
記電圧依存性抵抗素子の他端にカソードが接続された第
１のダイオード、 （Ｇ）前記電圧依存性抵抗素子め他端にカソードが接続
され、前記＋ＶＣＣ端子にアノードが接続された第２の
ダイオード、 とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
第１図に示すスイッチング素子駆動回路の保護方式は、
（Ａ）スイッチング信号端子１０２と、ＧＮＤ端子１０
３と、＋ＶＣｃ端子１０１とを有するスイッチング部１
００のスイッチング端子１０２に一端が接続されたレジ
スタ２３、 （Ｂ）ＧＮＤ端子１０３に一端が接続されたバリスタ４
１、 りＣ）レジスタ２３の他端に一端が接続されたヒューズ
、５１、 （Ｄ）ヒューズ、５１の他端に接続された第１の出力端
子１０４、 （Ｈ）ＧＮＤ端子１０３に接続された第２の出力端子１
０５、 （Ｆ）ヒューズ、５１の一端にアノードが接続され、バ
リスタ４１の他端にカソードが接続された第１のダイオ
ード３２、 （Ｇ）バリスタ４１の他端にカソードが接続され、＋Ｖ
ｃｃ端子１０１にアノードが接続された第２のダイオー
ド３３、 とを含んで構成される。
３と、＋ＶＣｃ端子１０１とを有するスイッチング部１
００のスイッチング端子１０２に一端が接続されたレジ
スタ２３、 （Ｂ）ＧＮＤ端子１０３に一端が接続されたバリスタ４
１、 りＣ）レジスタ２３の他端に一端が接続されたヒューズ
、５１、 （Ｄ）ヒューズ、５１の他端に接続された第１の出力端
子１０４、 （Ｈ）ＧＮＤ端子１０３に接続された第２の出力端子１
０５、 （Ｆ）ヒューズ、５１の一端にアノードが接続され、バ
リスタ４１の他端にカソードが接続された第１のダイオ
ード３２、 （Ｇ）バリスタ４１の他端にカソードが接続され、＋Ｖ
ｃｃ端子１０１にアノードが接続された第２のダイオー
ド３３、 とを含んで構成される。
ＦＥＴ６４の短絡電流はダイオード３３により＋Ｖｃｃ
端子１０１に流れ込むことなく、ヒューズ、５１、ダイ
オード３２．バリスタ４１を経由して高電圧電源４へと
流れ、所定時間後にヒューズ、５１が溶断され、スイッ
チング部１００を保護する。
端子１０１に流れ込むことなく、ヒューズ、５１、ダイ
オード３２．バリスタ４１を経由して高電圧電源４へと
流れ、所定時間後にヒューズ、５１が溶断され、スイッ
チング部１００を保護する。
一方、正常動作時には、バリスタ４１の浮遊容量はダイ
オード３３を通して＋ＶＣＣに充電されており、ＦＥＴ
６４のゲート端子に＋Ｖの駆動信号電圧がかかった時は
、ダイオード３２を通してバリスタ４１の浮遊容量が充
電されることはない。
オード３３を通して＋ＶＣＣに充電されており、ＦＥＴ
６４のゲート端子に＋Ｖの駆動信号電圧がかかった時は
、ダイオード３２を通してバリスタ４１の浮遊容量が充
電されることはない。
また、ＦＥＴ６４のゲート端子に一■の駆動信号電圧が
かかった時は、ダイオード３２により、バリスタ４１の
浮遊容量の電荷は放電されない。
かかった時は、ダイオード３２により、バリスタ４１の
浮遊容量の電荷は放電されない。
本発明のスイッチング素子駆動回路の保護方式は、２個
のダイオードを追加することにより、スイッチング部の
負荷となる電圧依存性抵抗素子の浮遊容量の影響を回避
できるという効果がある。
のダイオードを追加することにより、スイッチング部の
負荷となる電圧依存性抵抗素子の浮遊容量の影響を回避
できるという効果がある。
４・・・・・・高電圧電源、２３．２４・・・・・・レ
ジスタ、３２．３３・・・・・・ダイオード、４１・・
・・・・バリスタ、５１・・・・・・ヒューズ、、６４
・・・・・・ＦＥＴ、１００・・・・・・スイッチング
部。
ジスタ、３２．３３・・・・・・ダイオード、４１・・
・・・・バリスタ、５１・・・・・・ヒューズ、、６４
・・・・・・ＦＥＴ、１００・・・・・・スイッチング
部。
Claims (1)
- 【特許請求の範囲】 （Ａ）スイッチング信号端子と、ＧＮＤ端子と、＋Ｖ＿
Ｃ＿Ｃ端子とを有するスイッチング部の前記スイッチン
グ端子に一端が接続されたレジスタ、（Ｂ）前記ＧＮＤ
端子に一端が接続された電圧依存性抵抗素子、 （Ｃ）前記レジスタの他端に一端が接続されたヒューズ
、 （Ｄ）前記ヒューズの他端に接続された第１の出力端子
、 （Ｅ）前記ＧＮＤ端子に接続された第２の出力端子、 （Ｆ）前記ヒューズの一端にアノードが接続され、前記
電圧依存性抵抗素子の他端にカソードが接続された第１
のダイオード、 （Ｇ）前記電圧依存性抵抗素子の他端にカソードが接続
され、前記＋Ｖ＿Ｃ＿Ｃ端子にアノードが接続された第
２のダイオード、 とを含むことを特徴とするスイッチング素子駆動回路の
保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143581A JPH037422A (ja) | 1989-06-05 | 1989-06-05 | スイッチング素子駆動回路の保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143581A JPH037422A (ja) | 1989-06-05 | 1989-06-05 | スイッチング素子駆動回路の保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH037422A true JPH037422A (ja) | 1991-01-14 |
Family
ID=15342066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1143581A Pending JPH037422A (ja) | 1989-06-05 | 1989-06-05 | スイッチング素子駆動回路の保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH037422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113396539A (zh) * | 2019-01-31 | 2021-09-14 | 西门子股份公司 | 安全电开关 |
-
1989
- 1989-06-05 JP JP1143581A patent/JPH037422A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113396539A (zh) * | 2019-01-31 | 2021-09-14 | 西门子股份公司 | 安全电开关 |
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