JPH037418A - 負帰還差動増幅回路 - Google Patents
負帰還差動増幅回路Info
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- JPH037418A JPH037418A JP14250089A JP14250089A JPH037418A JP H037418 A JPH037418 A JP H037418A JP 14250089 A JP14250089 A JP 14250089A JP 14250089 A JP14250089 A JP 14250089A JP H037418 A JPH037418 A JP H037418A
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- 239000003990 capacitor Substances 0.000 claims abstract description 20
- 238000007599 discharging Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、集積回路におけるコンデンサを用いた負帰還
差動増幅回路に関するものである。
差動増幅回路に関するものである。
従来の技術
］ンデンサを用いた従来の負帰還差動増幅回路を第５図
に示した回路図を参照して説明する。
に示した回路図を参照して説明する。
この回路は、差動増幅器１に入力端子２と出力端子３お
よびゲイン設定端子４の３つの端子を備え、出力端子３
とゲイン設定端子４の間に帰還抵抗５が接続され、また
ゲイン設定端子４と接地端子間に抵抗６とコンデンサ７
が直列に接続されている負帰還差動増幅回路である。
よびゲイン設定端子４の３つの端子を備え、出力端子３
とゲイン設定端子４の間に帰還抵抗５が接続され、また
ゲイン設定端子４と接地端子間に抵抗６とコンデンサ７
が直列に接続されている負帰還差動増幅回路である。
次に、この回路の動作を説明する。なお初期状態におい
てゲイン設定端子４の直流電位は入力端子２の基準電位
と等しい。入力信号が入力端子２の基＄電位より負債に
ふれる三角波の場合について第６図に示した波形図を用
いて説明する。
てゲイン設定端子４の直流電位は入力端子２の基準電位
と等しい。入力信号が入力端子２の基＄電位より負債に
ふれる三角波の場合について第６図に示した波形図を用
いて説明する。
なお、第６図のａは入力波形とゲイン設定端子の波形を
示し、ｂは出力端子の出力波形を示す。
示し、ｂは出力端子の出力波形を示す。
ゲイン設定端子４に抵抗６を介して直列に接続されてい
るコンデンサ７の充電と放電の時定数が等しいとすると
、入力端子２の入力波形３３に対するゲイン設定端子４
の電位波形３４は入力端子２の基準電位から出発して同
電位から充電と放電を繰り返し、第６図ａに示すように
入力振幅のセンター電位３６までさがり落ち着く。この
時、出力端子３の波形は第６図の出力波形３７のように
ゲイン設定端子４の電位波形３４が入力振幅のセンター
電位３６までさがり、落ち着く時間までデユーティが悪
い矩形パルス波形を出力する。それ以後はデユーティが
５０：５０のパルス信号を出力する。これは、入力が正
弦波の場合についても言える。
るコンデンサ７の充電と放電の時定数が等しいとすると
、入力端子２の入力波形３３に対するゲイン設定端子４
の電位波形３４は入力端子２の基準電位から出発して同
電位から充電と放電を繰り返し、第６図ａに示すように
入力振幅のセンター電位３６までさがり落ち着く。この
時、出力端子３の波形は第６図の出力波形３７のように
ゲイン設定端子４の電位波形３４が入力振幅のセンター
電位３６までさがり、落ち着く時間までデユーティが悪
い矩形パルス波形を出力する。それ以後はデユーティが
５０：５０のパルス信号を出力する。これは、入力が正
弦波の場合についても言える。
発明が解決しようとする課題
従来のコンデンサを用いた負帰還差動増幅回路において
入力信号が入力端子の基準電位より負債にふれる三角波
及び正弦波を前記入力端子に入力した場合、入力の振幅
が大きければ大きいほど、ゲイン設定端子の電位波形は
入力振幅のセンター電位まので直流電位が落ちるのに時
間がかかり、その間の出力端子の出力波形のデユーティ
が悪いという問題があった。
入力信号が入力端子の基準電位より負債にふれる三角波
及び正弦波を前記入力端子に入力した場合、入力の振幅
が大きければ大きいほど、ゲイン設定端子の電位波形は
入力振幅のセンター電位まので直流電位が落ちるのに時
間がかかり、その間の出力端子の出力波形のデユーティ
が悪いという問題があった。
課題を解決するための手段
この問題点を解決するために本発明は、入力端子と出力
端子およびゲイン設定端子の３つの端子を設けた差動増
幅器を備え、前記出力端子と前記ゲイン設定端子間に帰
還抵抗が接続され、前記ゲイン設定端子と接地端子間に
抵抗とコンデンサが直列に接続され、前記出力端子が充
放電補正部の充放電補正入力端子に接続され、また前記
ゲイン設定端子が前記充放電補正部の充放電補正出力端
子に接続されるとともに、前記充放電補正部の充放電補
正出力により、前記ゲイン設定端子に前記抵抗を介して
接続されたコンデンサの充電と放電の時定数を前記入力
端子の入力信号が大入力振幅の時だけ切換え、充電及び
放電を早くするものである。
端子およびゲイン設定端子の３つの端子を設けた差動増
幅器を備え、前記出力端子と前記ゲイン設定端子間に帰
還抵抗が接続され、前記ゲイン設定端子と接地端子間に
抵抗とコンデンサが直列に接続され、前記出力端子が充
放電補正部の充放電補正入力端子に接続され、また前記
ゲイン設定端子が前記充放電補正部の充放電補正出力端
子に接続されるとともに、前記充放電補正部の充放電補
正出力により、前記ゲイン設定端子に前記抵抗を介して
接続されたコンデンサの充電と放電の時定数を前記入力
端子の入力信号が大入力振幅の時だけ切換え、充電及び
放電を早くするものである。
作用
本発明の負帰還差動増幅回路によれば、出力端子に充放
電補正部の充放電補正入力端子を接続し、ゲイン設定端
子に充放電補正部の充放電補正出力端子を接続し、充放
電補正部の充放電補正出力によりゲイン設定端子に抵抗
を介して接続されたコンデンサの充電上放電の時定数を
入力信号が大入力振幅の時だけ切換えて、コンデンサの
充電と放電を早（することにより、ゲイン設定端子の電
位波形を入力振幅のセンター電位まで直流電位をより早
（落とすことができる。
電補正部の充放電補正入力端子を接続し、ゲイン設定端
子に充放電補正部の充放電補正出力端子を接続し、充放
電補正部の充放電補正出力によりゲイン設定端子に抵抗
を介して接続されたコンデンサの充電上放電の時定数を
入力信号が大入力振幅の時だけ切換えて、コンデンサの
充電と放電を早（することにより、ゲイン設定端子の電
位波形を入力振幅のセンター電位まで直流電位をより早
（落とすことができる。
実施例
第１図は本発明の負帰還差動増幅回路の構成図であり、
第２図は本発明の一実施例の具体的な回路図である。第
１図の回路は、差動増幅器１に入力端子２と出力端子３
とゲイン設定端子４の３つの端子を設け、出力端子３と
ゲイン設定端子４間に帰還抵抗５が接続され、また、ゲ
イン設定端子４と接地端子間に抵抗６とコンデンサ７が
直列に接続され、出力端子３が充放電補正部８の充放電
補正入力端子９に接続され、また、ゲイン設定端子４が
充放電補正部８の充放電補正出力端子１０に接続された
負帰還差動増幅回路の構成になっている。次に第２図に
ついて説明する。第２図の回路は、入力端子２と出力端
子３とゲイン設定端子４の３つの端子を持っＮＰＮ）ラ
ンジスタ１３゜１４．１７とＰＮＰｈランジスタ１５，
１６と抵抗１１．１２と電流源１８で構成された差動増
幅器と、充放電補正入力端子９と充放電補正出力端子ｌ
Ｏを持つＮＰＮトランジスタ１９とＰＮＰトランジスタ
２０と抵抗２１で構成された充放電補正部１０とを備え
、出力端子３が帰還抵抗５を通してゲイン設定端子４に
接続され、またゲイン設定端子が直列に接続された抵抗
６とコンデンサ７を介して接地端子に接続され、充放電
補正部８の充放電補正入力端子９が出力端子３に接続さ
れ、充放電補正部８の充放電補正出力端子１０がゲイン
設定端子４に接続されている構成となっている。初期状
態においてゲイン設定端子４の直流電位は入力端子２の
基準電位と等しい。入力信号が入力端子２の基準電位よ
り負側にふれる三角波の場合において、出力端子３の出
力振幅が２ ＶＢＥ （ＶＢＥ ：べ一ス・エミッタ間
電圧）以上出力される入力端子２の入力信号時と出力端
子３の出力振幅が２ＶＢＥ未満である入力端子２の入力
信号時に分けて第３図と第４図に示す。出力振幅が２
ＶＢＥ以上の入力信号を大入力時とし、これを第３図に
おいて説明し、出力振幅が２ＶＢＥ未満の入力信号を小
入力時とし、これを第４図において説明する。この場合
抵抗１１と１２は抵抗値が等しく、抵抗５は抵抗６及び
抵抗２１よりもかなり大きい抵抗値とする。第３図にお
いて、大入力時は入力端子２への入力波形２２に対する
ゲイン設定端子４の電位波形２３は、入力端子２の基準
電位と同電位から放電・充電を繰返し入力振幅センター
電位２５までさがり落ち着く。この時の放電は出力端子
３の振幅が２ＶＢ２以上のため充放電補正部８のＰＮＰ
）ランジスタ２０が導通し、抵抗５．６．１１．２１
で放電されるが、抵抗５が抵抗６，２１に比べて非常に
大きいため、抵抗６，２１とコンデンサ７により放電の
時定数が決定される。また、この時の充電は出力の振幅
が２ＶＢＥ以上あるため充放電補正部８のＮＰＮ）ラン
ジスタ１９が導通し、抵抗５，６．１１．２１で充電さ
れるが、抵抗５が抵抗６，２１に比べて非常に大きいた
め、抵抗６．２１とコンデンサ７により充電の時定数が
決定される。この時の充放電はＣＲの時定数が小さいた
め、充電と放電ともに早く、入力振幅センター電位まで
早くさがり落ち着（。
第２図は本発明の一実施例の具体的な回路図である。第
１図の回路は、差動増幅器１に入力端子２と出力端子３
とゲイン設定端子４の３つの端子を設け、出力端子３と
ゲイン設定端子４間に帰還抵抗５が接続され、また、ゲ
イン設定端子４と接地端子間に抵抗６とコンデンサ７が
直列に接続され、出力端子３が充放電補正部８の充放電
補正入力端子９に接続され、また、ゲイン設定端子４が
充放電補正部８の充放電補正出力端子１０に接続された
負帰還差動増幅回路の構成になっている。次に第２図に
ついて説明する。第２図の回路は、入力端子２と出力端
子３とゲイン設定端子４の３つの端子を持っＮＰＮ）ラ
ンジスタ１３゜１４．１７とＰＮＰｈランジスタ１５，
１６と抵抗１１．１２と電流源１８で構成された差動増
幅器と、充放電補正入力端子９と充放電補正出力端子ｌ
Ｏを持つＮＰＮトランジスタ１９とＰＮＰトランジスタ
２０と抵抗２１で構成された充放電補正部１０とを備え
、出力端子３が帰還抵抗５を通してゲイン設定端子４に
接続され、またゲイン設定端子が直列に接続された抵抗
６とコンデンサ７を介して接地端子に接続され、充放電
補正部８の充放電補正入力端子９が出力端子３に接続さ
れ、充放電補正部８の充放電補正出力端子１０がゲイン
設定端子４に接続されている構成となっている。初期状
態においてゲイン設定端子４の直流電位は入力端子２の
基準電位と等しい。入力信号が入力端子２の基準電位よ
り負側にふれる三角波の場合において、出力端子３の出
力振幅が２ ＶＢＥ （ＶＢＥ ：べ一ス・エミッタ間
電圧）以上出力される入力端子２の入力信号時と出力端
子３の出力振幅が２ＶＢＥ未満である入力端子２の入力
信号時に分けて第３図と第４図に示す。出力振幅が２
ＶＢＥ以上の入力信号を大入力時とし、これを第３図に
おいて説明し、出力振幅が２ＶＢＥ未満の入力信号を小
入力時とし、これを第４図において説明する。この場合
抵抗１１と１２は抵抗値が等しく、抵抗５は抵抗６及び
抵抗２１よりもかなり大きい抵抗値とする。第３図にお
いて、大入力時は入力端子２への入力波形２２に対する
ゲイン設定端子４の電位波形２３は、入力端子２の基準
電位と同電位から放電・充電を繰返し入力振幅センター
電位２５までさがり落ち着く。この時の放電は出力端子
３の振幅が２ＶＢ２以上のため充放電補正部８のＰＮＰ
）ランジスタ２０が導通し、抵抗５．６．１１．２１
で放電されるが、抵抗５が抵抗６，２１に比べて非常に
大きいため、抵抗６，２１とコンデンサ７により放電の
時定数が決定される。また、この時の充電は出力の振幅
が２ＶＢＥ以上あるため充放電補正部８のＮＰＮ）ラン
ジスタ１９が導通し、抵抗５，６．１１．２１で充電さ
れるが、抵抗５が抵抗６，２１に比べて非常に大きいた
め、抵抗６．２１とコンデンサ７により充電の時定数が
決定される。この時の充放電はＣＲの時定数が小さいた
め、充電と放電ともに早く、入力振幅センター電位まで
早くさがり落ち着（。
次に、第４図において、小入力時は、充放電補正部８の
ＰＮＰ ）ランジスタ２０とＮＰＮｈランジスタ１９は
常に遮断状態であり入力端子２の入力波形２８に対する
ゲイン設定端子４の電位波形２９は放電が抵抗５，６．
１１とコンデンサ７で決定される時定数であり、充電は
抵抗５．６．１２とコンデンサ７で決定される時定数で
ある。この時の充放電のＣＲ時定数が第３図の大入力時
と比べると大きいため、充電・放電ともに遅い。しかし
、入力振幅が小さいため、ゲイン設定端子の電位は、入
力振幅センター電位に早くなる。
ＰＮＰ ）ランジスタ２０とＮＰＮｈランジスタ１９は
常に遮断状態であり入力端子２の入力波形２８に対する
ゲイン設定端子４の電位波形２９は放電が抵抗５，６．
１１とコンデンサ７で決定される時定数であり、充電は
抵抗５．６．１２とコンデンサ７で決定される時定数で
ある。この時の充放電のＣＲ時定数が第３図の大入力時
と比べると大きいため、充電・放電ともに遅い。しかし
、入力振幅が小さいため、ゲイン設定端子の電位は、入
力振幅センター電位に早くなる。
以上のように、入力端子２に入力振幅の大きい波形を入
力しても出力波形のデユーティが早（良くなる。
力しても出力波形のデユーティが早（良くなる。
発明の効果
以上のように本発明によれば、充放電補正部を設けるこ
とにより、大入力振幅時でも出力波形のデユーティが早
（良（なる出力信号を取り出すことができる。
とにより、大入力振幅時でも出力波形のデユーティが早
（良（なる出力信号を取り出すことができる。
第１図は本発明の負帰還差動増幅回路の構成図、第２図
は本発明の一実施例による具体的な負帰還差動増幅回路
を示す回路図、第３図は本発明の負帰還差動増幅回路の
大入力振幅時での動作状態における各端子波形図、第４
図は本発明の小入力振幅での各端子波形図、第５図は従
来の負帰還差動増幅回路を示す構成図、第６図は従来の
負帰還差動増幅回路の動作状態における各端子波形図で
ある。 １・・・・・・差動増幅器、２・・・・・・入力端子、
３・・・・・・出力端子、４・・・・・・ゲイン設定端
子、５，６．１１゜１２．２１・・・・・・抵抗、７・
・・・・・コンデンサ、８・・・・・・充放電補正部、
９・・・・・・充放電補正入力端子、１０−・・・・・
充放電補正出力端子、１３．１４，１７．１９・・・・
・・ＮＰＮトランジスタ、１５，１６，２０・・・・・
・ＰＮＰトランジスタ、１８・・・・・・電流源、２２
゜２８．３３・・・・・・入力端子入力波形、２３，２
９゜３４・・・・・・ゲイン設定端子波形、２４．３０
．３５・・・・・・入力基準電位、２５．３６．３９・
・・・・・入力振幅センター電位、２６，３１．３７・
・・・・・出力端子出力波形、２７，３２．３８・・・
・・・出力基準電位。
は本発明の一実施例による具体的な負帰還差動増幅回路
を示す回路図、第３図は本発明の負帰還差動増幅回路の
大入力振幅時での動作状態における各端子波形図、第４
図は本発明の小入力振幅での各端子波形図、第５図は従
来の負帰還差動増幅回路を示す構成図、第６図は従来の
負帰還差動増幅回路の動作状態における各端子波形図で
ある。 １・・・・・・差動増幅器、２・・・・・・入力端子、
３・・・・・・出力端子、４・・・・・・ゲイン設定端
子、５，６．１１゜１２．２１・・・・・・抵抗、７・
・・・・・コンデンサ、８・・・・・・充放電補正部、
９・・・・・・充放電補正入力端子、１０−・・・・・
充放電補正出力端子、１３．１４，１７．１９・・・・
・・ＮＰＮトランジスタ、１５，１６，２０・・・・・
・ＰＮＰトランジスタ、１８・・・・・・電流源、２２
゜２８．３３・・・・・・入力端子入力波形、２３，２
９゜３４・・・・・・ゲイン設定端子波形、２４．３０
．３５・・・・・・入力基準電位、２５．３６．３９・
・・・・・入力振幅センター電位、２６，３１．３７・
・・・・・出力端子出力波形、２７，３２．３８・・・
・・・出力基準電位。
Claims (1)
- 入力端子と出力端子およびゲイン設定端子を設けた差動
増幅器を備え、前記出力端子と前記ゲイン設定端子間に
帰還抵抗が接続され、前記ゲイン設定端子と接地端子間
に直列に抵抗とコンデンサが接続され、前記出力端子が
充放電補正部の充放電補正入力端子に接続され、また、
前記ゲイン設定端子が前記充放電補正部の充放電補正出
力端子に接続されるとともに、前記充放電補正部の充放
電補正出力信号により、前記ゲイン設定端子に前記抵抗
を介して接続されている前記コンデンサの充放電の時定
数を補正することを特徴とする負帰還差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142500A JP2738024B2 (ja) | 1989-06-05 | 1989-06-05 | 負帰還差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142500A JP2738024B2 (ja) | 1989-06-05 | 1989-06-05 | 負帰還差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH037418A true JPH037418A (ja) | 1991-01-14 |
| JP2738024B2 JP2738024B2 (ja) | 1998-04-08 |
Family
ID=15316785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1142500A Expired - Fee Related JP2738024B2 (ja) | 1989-06-05 | 1989-06-05 | 負帰還差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738024B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8419100B2 (en) | 2006-08-15 | 2013-04-16 | Ferno-Washington, Inc. | Bracket for engaging an emergency cot within an emergency vehicle |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185708A (en) * | 1981-05-11 | 1982-11-16 | Hitachi Ltd | Amplifying circuit |
| JPS60216627A (ja) * | 1984-04-12 | 1985-10-30 | Toshiba Corp | デジタルデ−タ生成装置 |
-
1989
- 1989-06-05 JP JP1142500A patent/JP2738024B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57185708A (en) * | 1981-05-11 | 1982-11-16 | Hitachi Ltd | Amplifying circuit |
| JPS60216627A (ja) * | 1984-04-12 | 1985-10-30 | Toshiba Corp | デジタルデ−タ生成装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8419100B2 (en) | 2006-08-15 | 2013-04-16 | Ferno-Washington, Inc. | Bracket for engaging an emergency cot within an emergency vehicle |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2738024B2 (ja) | 1998-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |