JPH0373678A - Adaptive type contour compensating noise canceling circuit - Google Patents
Adaptive type contour compensating noise canceling circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は適応型輪郭補償ノイズキャンセル回路に関し、
特にディジタル信号からなる画像信号の処理を行なう適
応型輪郭補償ノイズキャンセル回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an adaptive contour compensation noise cancellation circuit;
In particular, the present invention relates to an adaptive contour compensation noise canceling circuit that processes image signals consisting of digital signals.
従来、かかる画像のディジタル信号処理においては、輪
郭補償回路およびノイズキャンセル回路は各々単独に用
いられている。Conventionally, in digital signal processing of such images, a contour compensation circuit and a noise cancellation circuit are each used independently.
第４図はかかる従来の輪郭補償回路のブロック図である
。FIG. 4 is a block diagram of such a conventional contour compensation circuit.
第４図に示すように、従来の輪郭補償回路は信号入力端
子群１に接続されたハイパスフィルタ５と、このハイパ
スフィルタ５の出力側に接続された絶対値化回路１４と
、コアリングしきい値端子群１３と絶対値化回路１４に
接続されたコアリング回路１５と、係数入力端子群２と
、コアリング回路１５の出力側に接続された乗算器１６
と、符号回復回路１７と、信号入力端子群１からの入力
信号と符号回復回路１７の出力とを加算する加算器８と
を有し、この加算器８の加算結果が信号出力端子群４か
ら取り出される。As shown in FIG. 4, the conventional contour compensation circuit includes a high-pass filter 5 connected to the signal input terminal group 1, an absolute value conversion circuit 14 connected to the output side of the high-pass filter 5, and a coring threshold. a coring circuit 15 connected to the value terminal group 13 and the absolute value conversion circuit 14; a multiplier 16 connected to the coefficient input terminal group 2 and the output side of the coring circuit 15;
, a code recovery circuit 17 , and an adder 8 that adds the input signal from the signal input terminal group 1 and the output of the code recovery circuit 17 , and the addition result of the adder 8 is output from the signal output terminal group 4 . taken out.
まず、信号入力端子群１からのディジタル信号はハイパ
スフィルタ５により高域周波数成分が出力される。この
出力は絶対値化回路１４に接続されているので、絶対値
となる。この絶対値化回路１４の出力はコアリング回路
１５に接続されており、ここでコアリングしきい値端子
群１３の入力値以下の場合はＯとなり、それ以外の場合
は通過することになる。このコアリング回路１５の出力
は乗算器１６に接続されており、係数入力端子群２の係
数が乗ぜられる。この乗算器１６の出力は符号回復回路
１７に接続されており、ここでは絶対値化回路１４を通
る前の符号に回復させられる。First, high frequency components of the digital signal from the signal input terminal group 1 are outputted by the high pass filter 5. Since this output is connected to the absolute value conversion circuit 14, it becomes an absolute value. The output of this absolute value converting circuit 14 is connected to a coring circuit 15, where if the input value is equal to or less than the input value of the coring threshold terminal group 13, it becomes O, and otherwise it passes. The output of this coring circuit 15 is connected to a multiplier 16, and is multiplied by the coefficient of the coefficient input terminal group 2. The output of this multiplier 16 is connected to a sign recovery circuit 17, where it is recovered to the sign before passing through the absolute value conversion circuit 14.
更に、符号回復回路１７の出力は加算器８に接続されて
いるので、信号入力端子群１の信号と加算され、信号出
力端子群４より出力される。Furthermore, since the output of the code recovery circuit 17 is connected to the adder 8, it is added to the signal of the signal input terminal group 1 and outputted from the signal output terminal group 4.
次に、この輪郭補償回路では、入力の高域周波数成分の
うち、コアリングしきい値端子群１３の入力値よりも大
きい値をエツジと判断し、係数を乗じて原信号に加算す
ることにより、輪郭を補償している。Next, in this contour compensation circuit, among the high frequency components of the input, a value larger than the input value of the coring threshold terminal group 13 is determined to be an edge, multiplied by a coefficient, and added to the original signal. , which compensates for the contour.
第５図は従来のノイズキャンセル回路のブロック図であ
る。FIG. 5 is a block diagram of a conventional noise canceling circuit.
第５図に示すように、従来のノイズキャンセル回路も信
号入力端子群１．係数入力端子群２．ハイパスフィルタ
５．絶対値化回路１１を有し、さらにリミッタしきい値
端子群１８に接続されたリミッタ回路１９と、乗算器２
１．符号回復回路２２゜減算器２０および信号出力端子
群４とを有する。As shown in FIG. 5, the conventional noise canceling circuit also has signal input terminal group 1. Coefficient input terminal group 2. High pass filter 5. A limiter circuit 19 having an absolute value converting circuit 11 and further connected to a limiter threshold terminal group 18, and a multiplier 2.
1. The code recovery circuit 22 has a subtracter 20 and a group of signal output terminals 4.
まず、信号入力端子群１のディジタル信号はハイパスフ
ィルタ５に接続され、高域周波数成分が出力される。こ
のハイパスフィルタ５の出力は絶対値化回路１４に接続
され、絶対値となる。この絶対値化回路１４の出力はリ
ミッタ回路１９に接続されているので、リミッタしきい
値端子群１８の入力値よりも大きい場合はリミッタしき
い値端子群１８の入力値となり、それ以外の場合は通過
する。このリミッタ回路１９の出力は乗算器２１に接続
されており、係数入力端子群２の係数を乗ぜられる。ま
た、乗算器１６の出力は符号回復回路１７に接続されて
いるため、絶対値化回路１４を通る前の符号に回復する
。この符号回復回路２２の出力は減算器２０に接続され
ているため、信号入力端子群１からの信号から減算され
、信号出力端子群４より出力される。First, the digital signal from the signal input terminal group 1 is connected to a high-pass filter 5, and a high frequency component is output. The output of this high-pass filter 5 is connected to an absolute value conversion circuit 14 and becomes an absolute value. The output of this absolute value converting circuit 14 is connected to the limiter circuit 19, so if it is larger than the input value of the limiter threshold terminal group 18, it becomes the input value of the limiter threshold terminal group 18; otherwise, it becomes the input value of the limiter threshold terminal group 18. passes. The output of this limiter circuit 19 is connected to a multiplier 21 and multiplied by the coefficient of the coefficient input terminal group 2. Further, since the output of the multiplier 16 is connected to the code recovery circuit 17, the code is recovered to the code before passing through the absolute value conversion circuit 14. Since the output of this code recovery circuit 22 is connected to the subtracter 20, it is subtracted from the signal from the signal input terminal group 1 and output from the signal output terminal group 4.
かかるノイズキャンセル回路において、入力の高域周波
数成分のうちリミッタしきい値端子群１８の入力値以下
の場合はノイズと判断し、しかも係数を乗じて原信号よ
り減算することにより、ノイズを減衰させることができ
る。In such a noise canceling circuit, if the input high frequency component is less than the input value of the limiter threshold terminal group 18, it is determined to be noise, and the noise is attenuated by multiplying it by a coefficient and subtracting it from the original signal. be able to.
上述した従来の輪郭補償回路及びノイズキャンセル回路
において、第４図に示す輪郭補償回路のみを用いる場合
は、コアリング回路１５の出力についてみると、コアリ
ングしきい値端子群１３のしきい値以下の成分が削除さ
れたディジタル信号、すなわちノイズ成分と判断された
低レベル成分の削除されたディジタル信号と入力端子群
１からの処理されていないディジタル信号が加算される
ため、入力端子群１からのディジタル信号に含まれるノ
イズ成分はそのまま残ってしまうという欠点がある。In the conventional contour compensation circuit and noise cancellation circuit described above, when only the contour compensation circuit shown in FIG. 4 is used, the output of the coring circuit 15 is below the threshold of the coring threshold terminal group 13. The digital signal from which the component has been removed, that is, the digital signal from which the low-level component determined to be the noise component has been removed, is added to the unprocessed digital signal from input terminal group 1. The drawback is that the noise components contained in the digital signal remain as they are.
また、第５図に示すノイズキャンセル回路のみを用いる
場合、リミッタ回路１９の出力であるリミッタしきい値
端子群１８のしきい値より大きい成分の削除されたディ
ジタル信号、すなわちエッヂ成分と判断された高レベル
成分の削除されたディジタル信号が信号入力端子群ｌか
らの処理されていないディジタル信号より減算されるた
め、信号入力端子群１からの処理されていないディジタ
ル信号に比ベエッヂがつぶれてしまうという欠点がある
。Furthermore, when only the noise canceling circuit shown in FIG. 5 is used, the digital signal from which components larger than the threshold value of the limiter threshold terminal group 18, which is the output of the limiter circuit 19, is removed is determined to be an edge component. Since the digital signal from which high-level components have been removed is subtracted from the unprocessed digital signal from signal input terminal group 1, the relative edge of the unprocessed digital signal from signal input terminal group 1 is collapsed. There are drawbacks.
また、第４図に示す輪郭補償回路と第５図に示すノイズ
キャンセル回路の両方を用いる場合、第４図の加算器８
と第５図の減算器２０が必要であり、またコアリング回
路１５とリミッタ回路１９が必要であるため０、回路規
模が大きくなり、半導体集積回路（ＩＣ）により構成す
るとき、ＩＣのチップ面積が増大し、コストが高くなる
という欠点がある。Furthermore, when both the contour compensation circuit shown in FIG. 4 and the noise cancellation circuit shown in FIG. 5 are used, the adder 8 shown in FIG.
Since the subtracter 20 shown in FIG. 5 is required, and the coring circuit 15 and limiter circuit 19 are also required, the circuit scale increases. This has the disadvantage of increasing costs.
本発明の目的は、かかる輪郭補償とノイズキャンセルと
の機能を両方満足させるとともに、回路規模が小さく且
つ低コストの適応型輪郭補償キャンセル回路を提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an adaptive contour compensation canceling circuit that satisfies both the functions of contour compensation and noise cancellation, and is small in circuit scale and low in cost.
本発明の適応型輪郭補償ノイズキャンセル回路は、信号
入力端子群に接続されたノ・イパスフィルタと、前記ハ
イパスフィルタの出力と係数入力端子群およびコントロ
ール端子群に接続された乗算回路と、前記乗算回路の出
力ｎビット （ｎは２以上の正の整数）のうち、最上位
ビットより上位ｍビット （ｍは自然数でｎ２ｍ）が被
減数側に且つ残りの（ｎ−ｍ）ビットが減数側に供給さ
れる減算器と、前記減算器の出力と前記信号入力端子群
が接続された加算器とを有し、前記加算器の出力が信号
出力端子群に接続して構成される。The adaptive contour compensation noise cancellation circuit of the present invention includes a no-pass filter connected to a group of signal input terminals, a multiplication circuit connected to the output of the high-pass filter, a group of coefficient input terminals, and a group of control terminals, and a multiplication circuit connected to a group of signal input terminals. Of the n bits output from the circuit (n is a positive integer greater than or equal to 2), the m bits (m is a natural number, n2m) higher than the most significant bit are supplied to the minuend side, and the remaining (n-m) bits are supplied to the subtrahend side. and an adder to which the output of the subtracter and the group of signal input terminals are connected, and the output of the adder is connected to the group of signal output terminals.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第一の実施例を示す適応型輪郭補償ノ
イズキャンセル回路のブロック図である。FIG. 1 is a block diagram of an adaptive contour compensation noise canceling circuit showing a first embodiment of the present invention.
第１図に示すように、本実施例は信号入力端子群１．係
数入力端子群２．コントロール端子群３と、ハイパスフ
ィルタ５と、乗算回路６と、減算器７および加算器８と
、信号出力端子群４とを有し、入力端子群ｌはハイパス
フィルタ５に接続され、ハイパスフィルタ５の出力と係
数入力端子群２とコントロール端子群３が乗算回路６に
接続されている。この乗算回路６は絶対値化回路の乗算
器の符号回復回路およびビットシフタ回路により構成さ
れている。また、乗算回路６の出力ｎビット （ｎは２
以上の正の整数）のうちＭＳＢより上位ｍビット （ｍ
は自然数でｎ２ｍ）は減算器７の被減数側に接続され、
残りの（ｎ−ｍ）ビットは減数側に接続される。更に、
減算器７の出力と信号入力端子群１とは加算器８に接続
され、この加算結果が信号出力端子群４から取り出され
る。As shown in FIG. 1, this embodiment has a signal input terminal group 1. Coefficient input terminal group 2. It has a control terminal group 3, a high-pass filter 5, a multiplier circuit 6, a subtracter 7 and an adder 8, and a signal output terminal group 4, and the input terminal group 1 is connected to the high-pass filter 5. , the coefficient input terminal group 2 and the control terminal group 3 are connected to a multiplier circuit 6. This multiplication circuit 6 is composed of a code recovery circuit and a bit shifter circuit of a multiplier of an absolute value conversion circuit. Also, the output of the multiplier circuit 6 is n bits (n is 2
m bits higher than the MSB (m
is a natural number and n2m) is connected to the minuend side of the subtractor 7,
The remaining (n−m) bits are connected to the subtrahend side. Furthermore,
The output of the subtracter 7 and the signal input terminal group 1 are connected to an adder 8, and the result of this addition is taken out from the signal output terminal group 4.
次に、かかる輪郭補償ノイズキャンセル回路の動作につ
いて、第３図（ａ）〜（ｆ）の信号波形を参照して説明
する。Next, the operation of the contour compensation noise canceling circuit will be explained with reference to the signal waveforms shown in FIGS. 3(a) to 3(f).
第３図（ａ）〜（「）はそれぞれ第１図におけるディジ
タル信号の波形モデルを示す図である。FIGS. 3(a) to 3(a) are diagrams showing waveform models of digital signals in FIG. 1, respectively.
第３図（ａ、）に示すように、信号入力端子群１より入
力された信号はハイパスフィルタ５に供給され、第３図
（ｂ）に示すような高域周波数成分となって出力される
。このハイパスフィルタ５の出力は乗算回路６に供給さ
れる。この乗算回路６では図示省略している絶対値化回
路の出力が乗算器（省略）の入力に接続され、係数入力
端子群２に入力された係数が乗ぜられる。この乗算器の
出力は符号回復回路（省略）に供給され、前記絶対値化
回路を通る前の符号に回復される。この符号回復回路の
出力はビットシフタ回路（省略）に供給され、コントロ
ール端子群３の入力によりシフト方向およびシフト量が
決定され、その結果ビットシフトされる。As shown in FIG. 3(a), the signal input from the signal input terminal group 1 is supplied to the high-pass filter 5, where it is output as a high frequency component as shown in FIG. 3(b). . The output of this high-pass filter 5 is supplied to a multiplication circuit 6. In this multiplication circuit 6, the output of an absolute value conversion circuit (not shown) is connected to the input of a multiplier (not shown), and is multiplied by the coefficient input to the coefficient input terminal group 2. The output of this multiplier is supplied to a code recovery circuit (omitted), and is recovered to the code before passing through the absolute value conversion circuit. The output of this code recovery circuit is supplied to a bit shifter circuit (not shown), and the shift direction and shift amount are determined by inputs to the control terminal group 3, and as a result, bits are shifted.
かかる絶対値化回路の入力およびビットシフタ回路の出
力をそれぞれ乗算回路６の入力および出力とする。この
乗算回路６の出力をｎビット （ｎは２以上の正の整数
）とすると、乗算回路６はＭＳＢから上位ｍビット９（
ｍは自然数でｎ２ｍ）に第３図（ｃ）に示すようなエッ
ヂ成分と、残りの下位（ｎ−ｍ）ビット１０に第３図（
ｄ）に示すようなノイズ成分とがあられれるようにレベ
ルコントロールを行なう。この乗算回路６の出力のうち
上位ｍビット９は減算器７の被減数側に接続され且つ残
り下位（ｎ−ｍ）ビット１０は減数側に接続されている
ので、減算器７は第３図（ｅ）に示すような波形を出力
する。この減数器７の出力と、第３図（ａ）に示すよう
な信号入力端子群１からの信号とが加算器８に入力され
る。この結果、第３図（「）に示すようなエッヂが強張
され、且つノイズが減衰した出力が加算器８から信号出
力端子群４に出力される。The input of the absolute value converting circuit and the output of the bit shifter circuit are respectively the input and output of the multiplication circuit 6. Assuming that the output of this multiplier circuit 6 is n bits (n is a positive integer of 2 or more), the multiplier circuit 6 outputs from MSB to upper m bits 9 (
m is a natural number (n2m), the edge component as shown in Figure 3(c), and the remaining lower (nm) bits 10 as shown in Figure 3(c).
Level control is performed to eliminate noise components as shown in d). Of the output of this multiplier circuit 6, the upper m bits 9 are connected to the minuend side of the subtracter 7, and the remaining lower (n-m) bits 10 are connected to the subtrahend side. Output a waveform as shown in e). The output of this subtractor 7 and the signal from the signal input terminal group 1 as shown in FIG. 3(a) are input to an adder 8. As a result, an output with strengthened edges and attenuated noise is output from the adder 8 to the signal output terminal group 4 as shown in FIG.
第２図は本発明の第二の実施例を示す適応型輪郭補償ノ
イズキャンセル回路のブロック図である。FIG. 2 is a block diagram of an adaptive contour compensation noise canceling circuit showing a second embodiment of the present invention.
第２図に示すように、本実施例は信号入力端子群１に接
続されたハイパスフィルタ５と、係数入力端子！＃２と
コントロール端子群３およびノ・イパスフィルタ５に接
続された乗算回路６と、減算器７および加算器８と、ノ
アゲー）１１およびアントゲ−）１２とから構成されて
いる。As shown in FIG. 2, this embodiment includes a high-pass filter 5 connected to the signal input terminal group 1, and a coefficient input terminal! #2, a multiplier circuit 6 connected to a group of control terminals 3 and a pass filter 5, a subtracter 7 and an adder 8, and a Noah game) 11 and an anime game) 12.
また、上述した乗算回路６は前述した第一の実施例と同
様に絶対値化回路１乗算器、符号回復回路およびビット
シフタ回路を有している。従って、ハイパスフィルタ５
の出力は絶対値化回路に接続され、この絶対値化回路の
出力と係数入力端子２からの信号が乗算器に供給される
。さらに、この乗算器の出力は符号回復回路に供給され
、この符号回復回路の出力とコントロール端子３からの
信号がビットシフタ回路に供給される。従って、ハイパ
スフィルタ５の出力およびビットシフタ回路の出力を各
々乗算回路６の入力及び出力としている。Further, the multiplication circuit 6 described above has an absolute value converting circuit 1 multiplier, a sign recovery circuit, and a bit shifter circuit, as in the first embodiment described above. Therefore, the high pass filter 5
The output of is connected to an absolute value converting circuit, and the output of this absolute value converting circuit and the signal from the coefficient input terminal 2 are supplied to the multiplier. Furthermore, the output of this multiplier is supplied to a code recovery circuit, and the output of this code recovery circuit and the signal from the control terminal 3 are supplied to a bit shifter circuit. Therefore, the output of the high-pass filter 5 and the output of the bit shifter circuit are used as the input and output of the multiplication circuit 6, respectively.
また、本実施例も前述した第３図（ａ）〜（ｆ）の波形
モデルを参照して説明する。Further, this embodiment will also be explained with reference to the waveform models shown in FIGS. 3(a) to 3(f).
まず、信号入力端子群ｌより入力された第３図（ａ）に
示すような信号はハイパスフィルタ５に供給され、第３
図（ｂ）に示すような高域周波数成分となって出力され
る。このハイパスフィルタ５の出力が乗算回路６に供給
されると、この乗算回路６は出力ｎビット （ｎは２以
上の正の整数）のうち上位ｍビット （ｍは自然数でｎ
２ｍ）に第３図（ｃ）に示すようなエッヂ成分が且つ残
りの（ｎ −ｍ）ビットに第３図（ｄ）に示すようなノ
イズ成分があられれるようにレベルコントロールサレル
。First, a signal as shown in FIG. 3(a) inputted from the signal input terminal group l is supplied to the high-pass filter 5.
The signal is output as a high frequency component as shown in FIG. 2(b). When the output of this high-pass filter 5 is supplied to a multiplier circuit 6, this multiplier circuit 6 outputs n bits (n is a positive integer of 2 or more) of which upper m bits (m is a natural number and n
2m) has an edge component as shown in FIG. 3(c), and the remaining (n-m) bits have a noise component as shown in FIG. 3(d).
乗算回路６の出力のうち上位ｍビット９はノアゲー）１
１と減算器７の被減数側に供給される。The upper m bits 9 of the output of the multiplier circuit 6 are Noah game) 1
1 and is supplied to the minuend side of the subtractor 7.
このノアゲー）１１はｍ入力ノアで構成され、入力ｍビ
ット９の値が０の時のみハイ（以下Ｈとする）を出力す
る。このノアゲート１１の出力はアンドゲート１２の一
方の入力に接続され、しかも乗算回路６の出力ｎビット
のうちの下位（ｎ −ｍ）ビット１０がアンドゲート１
２の他方の入力に接続される。このアンドゲート１２は
２人カアンドが（ｍ−ｎ）個で構成され、各々の２人カ
アンドの一方の入力全てにノアゲート１１の出力が接続
され、もう一方の入力には乗算回路６の出力のうち下位
（ｎ−ｍ）ビット１０の各ビットが接続されており、論
理積をとり結果（ｎ−ｍ）ビットが出力される。このア
ンドゲート１２の出力は減算器７の減数側に接続され、
被減数側に接続された乗算回路６の出力の上位ｍビット
９より減算され、第３図（ｅ）に示すような出力を得る
。この減算器７の出力と第３図（ａ）に示すような信号
入力端子群１の入力とが加算器８で加算される結果、第
３図（ｆ）に示すようなエッヂが強張され、ノイズが減
衰された出力を得る。This NOR game) 11 is composed of m input NORs, and outputs a high (hereinafter referred to as H) only when the value of the input m bit 9 is 0. The output of this NOR gate 11 is connected to one input of an AND gate 12, and the lower (n − m) bits 10 of the n bits output from the multiplier circuit 6 are connected to the AND gate 12.
connected to the other input of 2. This AND gate 12 is composed of (m-n) two-man gates, the output of the NOR gate 11 is connected to one input of each two-man gate, and the output of the multiplier circuit 6 is connected to the other input. Of these, the lower (nm) bits (10) are connected, and the logical product is performed and the result (nm) bits are output. The output of this AND gate 12 is connected to the subtraction side of the subtracter 7,
It is subtracted from the upper m bits 9 of the output of the multiplier circuit 6 connected to the subtractive side, and an output as shown in FIG. 3(e) is obtained. The output of the subtracter 7 and the input of the signal input terminal group 1 as shown in FIG. 3(a) are added in the adder 8, and as a result, the edges as shown in FIG. 3(f) are strengthened. , to obtain a noise-attenuated output.
本実施例は前述した第一の実施例に比べ、ノアゲート１
１とアンドゲート１２を有している。This embodiment is different from the first embodiment described above.
1 and an AND gate 12.
従って、乗算回路６の出力のうちエッヂ成分である上位
ｍビットに信号があられれた時（ｍビットすべてが０で
ない時）はノイズ成分でないため、下位（ｎ−ｍ）ビッ
トをＯにして減算器７におけるエッヂ成分が影響を受け
ないようにすることができるという利点がある。Therefore, when a signal is added to the upper m bits which are the edge components of the output of the multiplier circuit 6 (when all m bits are not 0), it is not a noise component, so the lower (nm) bits are set to 0 and subtracted. There is an advantage that the edge components in the container 7 can be prevented from being affected.
要するに、本実施例によれば、従来の輪郭補償回路およ
びノイズキャンセル回路を一つにし、第一のディジタル
信号の高域周波数成分を乗算回路により、上位ビットに
はエッヂ成分が、また下位ビットにはノイズ成分があら
れれるようにレベルコントロールし、エッヂ成分である
上位ビットは第一のディジタル信号と加算し、ノイズ成
分である下位ビットは減算するようにしている。従って
、エッヂは補償され且つノイズは減衰され、しかもコア
リング回路やリミッタ回路が必要ないため、回路規模を
小さくできる。In short, according to this embodiment, the conventional contour compensation circuit and noise canceling circuit are combined into one, and the high-frequency components of the first digital signal are multiplied by the multiplication circuit, so that the edge components are added to the upper bits and the edge components are added to the lower bits. The level is controlled so that noise components are suppressed, and the upper bits, which are edge components, are added to the first digital signal, and the lower bits, which are noise components, are subtracted. Therefore, edges are compensated and noise is attenuated, and since no coring circuit or limiter circuit is required, the circuit scale can be reduced.
以上に説明したように、本発明の適応型輪郭補償ノイズ
キャンセル回路は、乗算回路により信号のエッヂ成分と
ノイズ成分とに対応するディジタル信号の上位ビットと
下位ビットを分離し、エッヂ成分は原信号に加算し且つ
ノイズ成分は減算するので、輪郭補償とノイズキャンセ
ルの２つの機能を同時に実現することができるという効
果がある。As explained above, the adaptive contour compensation noise canceling circuit of the present invention uses a multiplication circuit to separate the upper bits and lower bits of a digital signal corresponding to the edge components and noise components of the signal, and the edge components are separated from the original signal. Since the noise component is added to the noise component and the noise component is subtracted from the noise component, the two functions of contour compensation and noise cancellation can be simultaneously realized.
また、本発明はエッヂとノイズ成分をそれぞれ上位ビッ
トと下位ビットとに分離するため、リミッタ回路やコア
リング回路等の比較器が不要になり、回路規模を小さく
できるという効果がある。Further, since the present invention separates edge and noise components into upper bits and lower bits, respectively, comparators such as limiter circuits and coring circuits are not required, and the circuit scale can be reduced.
第１図は本発明の第一の実施例を示す適応型輪郭補償ノ
イズキャンセル回路のブロック図、第２図は本発明の第
二の実施例を示す同様なノイズキャンセル回路のブロッ
ク図、第３図（ａ）〜（ｆ）はそれぞれ第１図および第
２図におけるディジタル信号の波形モデルを示す図、第
４図は従来の輪郭補償回路のブロック図、第５図は従来
のノイズキャンセル回路のブロック図である。
１・・・・・・信号入力端子群、２・・・・・・係数入
力端子群、３・・・・・・コントロール端子群、４・・
・・・・信号出力端子群、５・・・・・・ハイパスフィ
ルタ、６・・・・・・乗算回路、７・・・・・・減算器
、８・・・・・・加算器、９・・・・・・上位ｍビット
（線）、１０・・・・・・下位（ｎ−ｍ）ビット（線）
、１１・・・・・・ノアゲート、１２・・・・・・アン
ドゲート。FIG. 1 is a block diagram of an adaptive contour compensation noise canceling circuit showing a first embodiment of the present invention, FIG. 2 is a block diagram of a similar noise canceling circuit showing a second embodiment of the present invention, and FIG. Figures (a) to (f) are diagrams showing waveform models of digital signals in Figures 1 and 2, respectively, Figure 4 is a block diagram of a conventional contour compensation circuit, and Figure 5 is a diagram of a conventional noise canceling circuit. It is a block diagram. 1...Signal input terminal group, 2...Coefficient input terminal group, 3...Control terminal group, 4...
... Signal output terminal group, 5 ... High pass filter, 6 ... Multiplier circuit, 7 ... Subtractor, 8 ... Adder, 9 ...... Upper m bits (line), 10... Lower (n-m) bits (line)
, 11...Noah Gate, 12...And Gate.
Claims (1)
ハイパスフィルタの出力と係数入力端子群およびコント
ロール端子群に接続された乗算回路と、前記乗算回路の
出力ｎビット（ｎは２以上の正の整数）のうち、最上位
ビットより上位ｍビット（ｍは自然数でｎ≧ｍ）が被減
数側に且つ残りの（ｎ−ｍ）ビットが減数側に供給され
る減算器と、前記減算器の出力と前記信号入力端子群が
接続された加算器とを有し、前記加算器の出力が信号出
力端子群に接続されることを特徴とする適応型輪郭補償
ノイズキャンセル回路。a high-pass filter connected to the signal input terminal group; a multiplication circuit connected to the output of the high-pass filter, the coefficient input terminal group, and the control terminal group; and an n-bit output of the multiplication circuit (n is a positive integer of 2 or more). ), m bits higher than the most significant bit (m is a natural number and n≧m) are supplied to the minuend side and the remaining (n-m) bits are supplied to the subttract side, and the output of the subtracter An adaptive contour compensation noise canceling circuit comprising: an adder to which the signal input terminal group is connected, and an output of the adder is connected to the signal output terminal group.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210342A JPH0373678A (en) | 1989-08-14 | 1989-08-14 | Adaptive type contour compensating noise canceling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210342A JPH0373678A (en) | 1989-08-14 | 1989-08-14 | Adaptive type contour compensating noise canceling circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0373678A true JPH0373678A (en) | 1991-03-28 |
Family
ID=16587820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1210342A Pending JPH0373678A (en) | 1989-08-14 | 1989-08-14 | Adaptive type contour compensating noise canceling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0373678A (en) |
-
1989
- 1989-08-14 JP JP1210342A patent/JPH0373678A/en active Pending
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