JPH0370816B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はメモリ装置制御方式に関し、特に２つ
の制御装置に共通な２つのメモリ装置を介して情
報の転送を行う情報転送方式におけるメモリ装置
制御方式に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a memory device control method, and particularly to a memory device control method in an information transfer method in which information is transferred via two memory devices common to two control devices. Regarding.

〔従来技術と問題点〕[Prior art and problems]

従来この種の情報転送方式において２つの制御
装置から共通メモリ装置へのアクセスが衝突した
ときには、これらメモリアクセスに優先順位を付
け非優先アクセスの制御装置は優先アクセスの制
御装置の処理が終了するまで待ち合わせて処理を
行うメモリ装置制御方式が採られている。 Conventionally, in this type of information transfer method, when accesses from two control devices to a common memory device conflict, these memory accesses are prioritized and the non-priority access control device waits until the processing of the priority access control device is completed. A memory device control method is adopted in which processing is performed by waiting.

しかるにこの方式では、実時間処理を要すると
きこの待合時間のため該要求を満たすことができ
ないばかりでなく、両制御装置の合計処理時間が
長くなるという欠点があつた。 However, this method has the drawback that when real-time processing is required, it is not only impossible to satisfy the request due to this waiting time, but also that the total processing time of both control devices becomes long.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、メモリアクセス切替制御手段
を備えることにより上記欠点を除去し、アクセス
が衝突したときでも制御装置側から見て共通メモ
リ装置での待合せを生じないようにするメモリ装
置制御方式を提供することにある。 An object of the present invention is to provide a memory device control method that eliminates the above-mentioned drawbacks by providing memory access switching control means, and prevents queuing in a common memory device from the viewpoint of the control device even when accesses collide. It is about providing.

〔発明の概要〕[Summary of the invention]

本発明によるメモリ装置制御方式は、２つの制
御装置に共通な２つのメモリ装置を介して情報の
転送を行う情報転送方式において、一方の制御装
置から前記２つのメモリ装置に情報書込みアクセ
スを行う際に、他方の制御装置がいずれのメモリ
装置をもアクセスしていないときは前記２つのメ
モリ装置の同一アドレスに同一情報を書き込み、
また他方の制御装置が一方のメモリ装置をアクセ
スしているときは他方のメモリ装置へ前記情報を
書き込むとともにその書込みアドレスを一時記憶
し且つ前記両制御装置の前記アクセスがともに終
了したとき前記他方のメモリ装置の前記アドレス
の情報を前記一方のメモリ装置の前記アドレスに
書き込むようになすメモリアクセス切替制御手段
を備えることを特徴とする。また、メモリアクセ
ス切替制御手段は書込みアドレスを一時記憶する
レジスタと、メモリアクセス状態の監視およびメ
モリ装置間の情報転送制御を行う制御部を含むこ
とを特徴とする。 A memory device control method according to the present invention is an information transfer method in which information is transferred via two memory devices common to two control devices, and when one control device performs information write access to the two memory devices. writing the same information to the same address of the two memory devices when the other control device is not accessing either of the memory devices;
Also, when the other control device is accessing one memory device, it writes the information to the other memory device and temporarily stores the write address, and when the access by both control devices is completed, the other control device writes the information to the other memory device and temporarily stores the write address. The present invention is characterized by comprising memory access switching control means for writing information at the address of the memory device to the address of the one memory device. Further, the memory access switching control means is characterized in that it includes a register that temporarily stores a write address, and a control section that monitors the memory access state and controls information transfer between memory devices.

〔発明の実施例〕[Embodiments of the invention]

次に図面を参照して本発明について説明する。 Next, the present invention will be explained with reference to the drawings.

第１図、第２図ａおよびｂは本発明のメモリ装
置制御方式の一実施例を示すブロツク図であり、
一方の制御装置から２つのメモリ装置に情報書込
みを行う際に、他方の制御装置がいずれのメモリ
装置をもアクセスしていない場合すなわちアクセ
スが衝突しない場合の情報（信号およびデータ）
の流れを第１図に示し、またアクセスが衝突した
場合の情報の流れを第２図ａ，ｂに示す。いずれ
の場合も、情報転送は２つの制御装置（以下
PRC）PRCA１０，PRCB１１および該PRCA１
０，PRCB１１に共通な２つのメモリ装置（以下
MEM）MEM₀２０，MEM₁２１と接続されるメ
モリアクセス切替制御装置（以下MCNT）３０
を介して行われる。なお該MCNT３０は特許請
求の範囲記載のメモリアクセス切替制御手段に対
応する。 FIGS. 1, 2a and 2b are block diagrams showing one embodiment of the memory device control method of the present invention,
Information (signals and data) when one control device writes information to two memory devices and the other control device is not accessing either memory device, that is, there is no access conflict.
The flow of information is shown in FIG. 1, and the flow of information in the case of access collision is shown in FIGS. 2a and 2b. In both cases, the information transfer is carried out by two control devices (hereinafter referred to as
PRC) PRCA10, PRCB11 and the PRCA1
0, Two memory devices common to PRCB11 (hereinafter
MEM) Memory access switching control device (hereinafter referred to as MCNT) 30 connected to MEM ₀ 20 and MEM ₁ 21
It is done through. Note that the MCNT 30 corresponds to memory access switching control means described in the claims.

第１図において、PRCA１０はMCNT３０を
介してMEM₀２０およびMEM₁２１に制御信号
C₀を送信してアクセスするとともに書込み指示
を行う。続いて前記PRCA１０からアドレス信号
A₀およびデータD₀を送信するので、前記MEM₀
２０およびMEM₁２１では該アドレス信号A₀の
指示する同一アドレスに該同一データD₀の書込
みが行われる。 In FIG. 1, PRCA 10 sends control signals to MEM ₀ 20 and MEM ₁ 21 via MCNT 30.
Send C ₀ to access and also issue a write instruction. Next, the address signal is sent from the PRCA10.
Since it sends A ₀ and data D ₀ , the MEM ₀
20 and MEM ₁ 21, the same data D ₀ is written to the same address indicated by the address signal A ₀ .

また、第２図ａにおいて、PRCB１１が
MCNT３０を介してMEM₁２１に制御信号C₁を
送信してアクセスしアドレス信号A₁の指示する
アドレスのデータD₁の読出しを行つている
（PRCB１１のアクセス動作）。該アクセス動作と
並行して、PRCA１０は前記MCNT３０を介し
て制制信号C₀によりMEM₀２０をアクセスしア
ドレス信号A₀の指示するアドレスにデータD₀の
書込みを行うが、該アドレス信号A₀（書込みアド
レス）はアドレスレジスタ（以下REG）３００
にも記憶される（PRCA１０のアクセス動作）。
これらPRCA１０およびPRCB１１のアクセス動
作がともに終了すると、第２図ｂにおいて、前記
MCNT３０では制御部（以下CNT）３０１がこ
れを認識したのち、前記MEM₀２０および
MEM₁２１へそれぞれ例えば制御信号C₁および
C₀を送信し該MEM₀２０へは読出し指示を該
MEM₁２１へは書込み指示を行うとともに前記
REG３００から該MEM₀２０，MEM₁２１へ前
記アドレス信号A₀を送信するので、該MEM₀２
０の該アドレス信号A₀の指示するアドレス（読
出しアドレス）の前記データD₀が読み出されて
該MEM₁２１の同一アドレス（書込みアドレス）
に書き込まれる。 Also, in Figure 2 a, PRCB11 is
A control signal C ₁ is sent to the MEM ₁ 21 via the MCNT 30 to access it and read data D ₁ at the address indicated by the address signal A ₁ (access operation of the PRCB 11). In parallel with this access operation, the PRCA 10 accesses the MEM ₀ 20 via the MCNT 30 using the control signal C ₀ and writes data _{D 0 to} the address indicated by the address signal A ₀ . (Write address) is address register (hereinafter referred to as REG) 300
(access operation of PRCA10).
When the access operations of PRCA 10 and PRCB 11 are completed, the above-mentioned
In MCNT30, after the control unit (hereinafter referred to as CNT) 301 recognizes this, the above-mentioned MEM ₀ 20 and
MEM ₁ to 21 respectively e.g. control signals C ₁ and
C ₀ is sent and a read instruction is sent to the corresponding MEM ₀ 20.
A write instruction is given to MEM ₁ 21, and the above
Since the address signal A ₀ is transmitted from the REG 300 to the MEM ₀ 20 and MEM ₁ 21, the MEM ₀ 2
The data D ₀ at the address (read address) indicated by the address signal A _{0 of 0} is read out and the same address (write address) of the MEM ₁ 21 is read out.
will be written to.

なお第２図ａではPRCA１０，PRCB１１はそ
れぞれMEM₀２０，MEM₁２１をアクセスする
場合を例示したが、これ以外の場合も情報の流れ
および動作は上述のものと同様である。 Although FIG. 2a illustrates the case where the PRCA 10 and PRCB 11 access MEM ₀ 20 and MEM ₁ 21, respectively, the flow of information and operations are the same as described above in other cases as well.

次に第３図は第１図、第２図ａおよびｂにおけ
るメモリアクセス切替制御装置の主要部の一例を
示す回路図であり、同じ構成要素にはそれぞれ同
じ符号が付してある。同図において、MCNT３
０は書込みアドレスを一時記憶するREG３００
と、メモリアクセス状態の監視およびMEM₀２
０，MEM₁２１間の情報転送制御などを行う
CNT３０１（第２図ｂに図示）をなすフリツプ
フロツプ（以下Ｆ／Ｆ）３０２、タイミング回路
（以下TM）３０３および関連ゲート回路と、
PRCA１０，PRCB１１と前記MEM₀２０，
MEM₁２１間の制御信号、アドレス信号および
データの転送を行う関連ゲート回路を含んで構成
される。 Next, FIG. 3 is a circuit diagram showing an example of the main parts of the memory access switching control device in FIGS. 1 and 2a and 2b, and the same components are given the same reference numerals. In the same figure, MCNT3
0 is REG300 that temporarily stores the write address
and memory access status monitoring and MEM ₀ 2
Controls information transfer between 0, MEM ₁ and 21.
A flip-flop (hereinafter referred to as F/F) 302, a timing circuit (hereinafter referred to as TM) 303, and related gate circuits forming a CNT 301 (shown in FIG. 2b),
PRCA10, PRCB11 and the MEM ₀ 20,
It is configured to include related gate circuits that transfer control signals, address signals, and data between _MEM121 .

MEM₀２０，MEM₁２１からのメモリ読出し
データ（以下RD）はそれぞれアンドゲート（以
下AND）３１０，３２１を介して読出しデータ
（以下RDA，RDB）としてPRCA１０，PRCB１
１に転送され、該PRCA１０からの書込みデータ
（以下WDA）、読出し／書込み制御信号（以下
Ｒ／WA）、アクセス信号（以下CSA）およびア
ドレス信号（以下ADRA）はそれぞれAND３１
１，３１２、オアゲート（以下OR）３４０およ
びAND３１３とOR３４１を介してメモリ書込み
データ（以下WD）、メモリ読出し／書込み制御
信号（以下Ｒ／Ｗ）、メモリアクセス信号（以下
CS）およびメモリアドレス信号（以下ADR）と
して前記MEM₀２０に転送され、前記PRCB１１
からのアドレス信号（以下ADRB）、およびアク
セス信号（以下CSB）はそれぞれAND３２０と
OR３４２、およびOR３４３を介してADRおよ
びCSとして前記MEM₁２１に転送される。また、
前記AND３１１を介した前記WDAおよびAND
３１８を介した前記MEM₀２０からの前記RDは
OR３４５を介して前記MEM₁２１のメモリ書込
みデータWDとして転送され、前記AND３１２
を介した前記Ｒ／WAはOR３４４を介して該
MEM₁２１にメモリ読出し／書込み制御信号
Ｒ／Ｗを与え、前記ADRAはAND３１７を介し
て前記OR３４２に入力される。更に、前記CSA
は前記AND３１０，３１１，３１２の入力とな
り、前記CSBは前記AND３２１の入力となつて
それぞれゲート制御を行い、AND３１４は該
CSAおよびCSBの同時発生時にはアンド条件が
成立しＦ／Ｆ３０２のＳ端子に信号を与えて該
Ｆ／Ｆ３０２をセツトするとともに前記AND３
１３を介して前記REG３００のCK端子に信号を
与えて前記ADRAを記憶させ、AND３１５はそ
れぞれインバータ（以下INV）３３１，３３２
を介した該CSA，CSBの反転信号と前記Ｆ／Ｆ
３０２出力をアンドしTM３０３に起動信号（以
下ST）を与え、AND３１６は該CSAとINV３
３３を介した該CSBの反転信号とをアンドして
前記AND３１７の入力となつてゲート制御を行
うとともに前記OR３４３を介して前記MEM₁２
１に前記CSを与える。また、前記TM３０３は
前記STを受信して所定のゲート信号（以下
GT）、書込み信号（以下WR）およびリセツト信
号（以下RS）を作成出力する。該GTは前記
AND３１８およびAND３１９の入力となつてゲ
ート制御を行うとともに、それぞれ前記OR３４
０，３４３を介して前記MEM₀２０，MEM₁２
１に前記CSを与え、INV３３０を介した該GTの
反転信号は前記AND３１３の入力となつてゲー
ト制御を行う。前記WRは前記OR３４４を介し
て前記MEM₁２１に書込み指示を与え、前記RS
は前記Ｆ／Ｆ３０２のRT端子に与えられて該
Ｆ／Ｆ３０２をリセツトさせる。更に、前記
AND３１９はオン状態のとき前記REG３００の
記憶内容（書込みアドレス）を該REG３００の
Q_o端子から出力してそれぞれ前記OR３４１，３
４２を介して前記MEM₀２０，MEM₁２１にア
ドレス指示を与える。 Memory read data (hereinafter referred to as RD) from MEM ₀ 20 and MEM ₁ 21 is sent to PRCA10 and PRCB1 as read data (hereinafter referred to as RDA and RDB) via AND gates (hereinafter referred to as AND) 310 and 321, respectively.
The write data (hereinafter referred to as WDA), read/write control signal (hereinafter referred to as R/WA), access signal (hereinafter referred to as CSA) and address signal (hereinafter referred to as ADRA) from the PRCA10 are transferred to AND31.
1,312, memory write data (hereinafter referred to as WD), memory read/write control signal (hereinafter referred to as R/W), and memory access signal (hereinafter referred to as R/W) through OR gate (hereinafter called OR) 340 and AND313 and OR341.
CS) and memory address signal (hereinafter referred to as ADR) to the MEM ₀ 20, and the PRCB 11
The address signal (hereinafter referred to as ADRB) and access signal (hereinafter referred to as CSB) are AND320 and
It is transferred to the MEM ₁ 21 as ADR and CS via OR 342 and OR 343. Also,
The WDA and AND via the AND311
The RD from the MEM ₀ 20 via 318 is
The memory write data WD of the MEM ₁ 21 is transferred via the OR345, and the AND312
The above R/WA via OR344
A memory read/write control signal R/W is applied to MEM ₁ 21, and the ADRA is input to the OR 342 via the AND 317. Furthermore, the CSA
are the inputs of the AND310, 311, and 312, the CSB is the input of the AND321, and performs gate control, and the AND314 is the input of the AND321.
When CSA and CSB occur simultaneously, the AND condition is satisfied and a signal is given to the S terminal of the F/F 302 to set the F/F 302 and the AND3
13 to the CK terminal of the REG300 to store the ADRA.
The inverted signals of the CSA and CSB via the F/F
AND302 output is ANDed and a start signal (hereinafter referred to as ST) is given to TM303, AND316 is connected to the CSA and INV3
33 and the inverted signal of the CSB and becomes the input of the AND 317 to perform gate control, and the MEM ₁ 2 is input through the OR 343.
1 is given the above CS. Further, the TM 303 receives the ST and sends a predetermined gate signal (hereinafter referred to as
GT), write signal (hereinafter referred to as WR), and reset signal (hereinafter referred to as RS). The GT is as described above.
It serves as the input for AND318 and AND319 to perform gate control, and also serves as the input for the OR34
MEM ₀ 20, MEM ₁ 2 through 0,343
1, and the inverted signal of the GT via the INV 330 is input to the AND 313 to perform gate control. The WR gives a write instruction to the MEM ₁ 21 via the OR 344, and the RS
is applied to the RT terminal of the F/F 302 to reset the F/F 302. Furthermore, the above
AND319 reads the memory contents (write address) of the REG300 when it is on.
Output from the Q _o terminal and output the above OR341 and 3 respectively.
Address instructions are given to the MEM ₀ 20 and MEM ₁ 21 via 42.

なお第３図において、アドレス信号およびデー
タ転送関連ゲート回路すなわちAND３１０，３
１１，３１３，３１７，〜３２１，OR３４１，
３４２，３４５はそれぞれ複数のゲートで構成さ
れ、また、TM３０３を含むMCNT３０のすべ
ての構成要素は従来技術により容易に実現される
ものである。 In addition, in FIG. 3, address signal and data transfer related gate circuits, ie, AND310, 3
11,313,317,~321,OR341,
342 and 345 each consist of a plurality of gates, and all the components of the MCNT 30 including the TM 303 can be easily realized using conventional techniques.

次に第４図は第３図におけるタイミング回路に
関連する各種信号のタイムチヤートであり、参照
符号CSA，CSB，ST，GT，WRおよびRSはそ
れぞれ第３図に示したものに対応する。同図にお
いて、PRCA１０，PRCB１１（ともに第３図に
図示）のメモリアクセスが衝突しそれぞれのアク
セス動作が終了したとき、すなわち前記CSAお
よびCSBが「０」になつたときSTが「１」にな
つてTM３０３（第３図に図示）が起動される。
該TM３０３はGTに「１」を出力し、所定のタ
イミングt₀後WRに「１」を出力してMEM₁２１
（第３図に図示）にデータ書込みを行わせる。次
いで前記TM３０３は所定のタイミングt₁後RSに
「１」を出力するとともに前記ST，GTおよび
WRを「０」にしてＦ／Ｆ３０２（第３図に図
示）をリセツトしたのち該RSを「０」にする。
なお、前記タイミングt₀，t₁はそれぞれメモリ装
置のアクセス時間に応じて任意に定めればよい。 Next, FIG. 4 is a time chart of various signals related to the timing circuit in FIG. 3, and reference symbols CSA, CSB, ST, GT, WR, and RS correspond to those shown in FIG. 3, respectively. In the figure, when the memory accesses of PRCA10 and PRCB11 (both shown in FIG. 3) collide and each access operation ends, that is, when the CSA and CSB become "0", ST becomes "1". TM 303 (shown in FIG. 3) is activated.
The TM303 outputs "1" to GT, and after a predetermined timing t ₀ outputs "1" to WR, and then outputs "1" to MEM ₁ 21.
(shown in FIG. 3) to write data. Then, after a predetermined timing _t1 , the TM303 outputs "1" to RS, and the ST, GT and
After setting WR to "0" and resetting the F/F 302 (shown in FIG. 3), the RS is set to "0".
Note that the timings t ₀ and t ₁ may be arbitrarily determined depending on the access time of the memory device.

続いて第３図を参照して本実施例の動作につい
て詳述する。 Next, the operation of this embodiment will be described in detail with reference to FIG.

PRCA１０，PRCB１１のアクセスが衝突しな
い場合は、AND３１３，３１６はそれぞれINV
３３０，３３３出力「１」によつてオンになつて
いる。前記PRCA１０がCSAを「１」にすると、
AND３１１，３１２および３１７がオンになる
とともにそれぞれOR３４０，３４３を介して
MEM₀２０，MEM₁２１のCSが「１」になり、
該PRCA１０は該両MEMをアクセスする。前記
PRCA１０が書込み制御信号WAを「１」にする
と、前記AND３１２出力は前記MEM₀２０のメ
モリ書込み制御信号（以下Ｗ）を「１」にすると
ともにOR３４４を介して前記MEM₁２１のＷを
「１」にするので該両MEMに書込み指示が行わ
れ、ADRAはそれぞれ前記AND３１３，OR３
４１およびAND３１７，OR３４２を介して該
MEM₀２０およびMEM₁２１のADRとして転送
される。また前記AND３１１を介した前記
PRCA１０からのWDAは前記MEM₀２０のWD
として転送されるとともにOR３４５を介して前
記MEM₁２１のWDとして転送される。従つて前
記PRCA１０からの書込みデータは前記両MEM
の同一アドレスに同時に書き込まれる。 If the accesses of PRCA10 and PRCB11 do not conflict, AND313 and 316 are INV
330 and 333 are turned on by output "1". When the PRCA10 sets CSA to “1”,
AND311, 312 and 317 are turned on and via OR340 and 343 respectively
CS of MEM ₀ 20, MEM ₁ 21 becomes "1",
The PRCA 10 accesses both MEMs. Said
When the PRCA 10 sets the write control signal WA to "1", the output of the AND312 sets the memory write control signal (hereinafter referred to as W) of the MEM ₀ 20 to "1" and also sets the W of the MEM ₁ 21 to "1" via the OR 344. ”, a write instruction is given to both MEMs, and ADRA writes the above AND313 and OR3, respectively.
41 and AND317, OR342
Transferred as ADR of MEM ₀ 20 and MEM ₁ 21. Also, the above via the AND311
WDA from PRCA10 is WD of said MEM ₀ 20
It is also transferred as the WD of the MEM ₁ 21 via the OR 345. Therefore, the write data from the PRCA10 is written to both MEMs.
are simultaneously written to the same address.

次にアクセスが衝突した場合、例えばPRCB１
１がMEM₁２１を読出しアクセス中にPRCA１０
がMEMにデータ書込みを行う場合、該PRCB１
１とMEM₁２１との間では一般に知られている
データ読出し動作が行われる。すなわち、CSB
を「１」にすることによつてOR３４３を介して
CSを「１」にするとともにAND３２０，３２１
をオンにし、読出し制御信号RBを「１」にする
ことによりメモリ読出し制御信号Ｒを「１」に
し、ADRBを前記AND３２０，OR３４２を介
してADRとして転送するので、前記MEM₁２１
の所定アドレスのRDは前記AND３２１を介して
RDBとして読み出される。この読出しアクセス
動作中、前記CSBは「１」になつているので、
AND３１４はオン、AND３１６はINV３３３出
力「０」によりオフになつており、AND３１５
にはINV３３２出力「０」が与えられている。
一方前記PRCA１０とMEM₀２０の間では前述の
アクセスが衝突しない場合と同様の動作で該
MEM₀２０の所定のアドレスにWDの書込みが行
われるとともにADRAがAND３１３を介して
REG３００のD_o端子に入力され該REG３００に
記憶されるが、前記AND３１６従つてAND３１
７がオフ状態なので前記MEM₁２１へのメモリ
書込みアドレス転送は行われない。なおCSAが
「１」になつているのでINV３３１出力「０」に
より前記AND３１５がオフにされ、また前記
AND３１４出力「１」によりＦ／Ｆ３０２はセ
ツトされ、該Ｆ／Ｆ３０２出力「１」が該AND
３１５に与えられている。次いで、前記PRCA１
０，PRCB１１の上記アクセス動作が終了すると
前記CSA，CSBが「０」になるので前記AND３
１５がオンになつてTM３０３が起動される。該
TM３０３からのGTが「１」になると、それぞ
れOR３４０、前記OR３４３を介して前記両
MEMのCSが「１」になり、また前記AND３１
３はINV３３０出力「０」によつてオフとなる
ので前記PRCA１０からADRAの入力があつて
も阻止され、前記REG３００の記憶内容（アド
レス信号）が、前記GTによりオンになつた
AND３１９を介し更にそれぞれOR３４１、前記
OR３４２を介して、前記両MEMへADRとして
転送される。前記TM３０３からのWRはOR３
４４を介して前記MEM₁２１にメモリ書込制御
信号Ｗとして与えられる。従つて前記MEM₀２
０の所定アドレスのRDは、前記GTによりオン
になつたAND３１８およびOR３４５を介して前
記MEM₁２１のWDとして転送され所定アドレス
に書き込まれる。この書込み動作が終了すると前
記TM３０３はRSを「１」にして前記Ｆ／Ｆ３
０２をリセツトさせる。 Next, if there is an access conflict, for example, PRCB1
PRCA10 while 1 reads and accesses MEM ₁ 21
When writing data to MEM, the corresponding PRCB1
A generally known data read operation is performed between MEM 1 and MEM ₁ 21. That is, CSB
via OR343 by setting ``1'' to
Set CS to "1" and AND320, 321
By turning on and setting the read control signal RB to "1", the memory read control signal R is set to "1" and ADRB is transferred as ADR via the AND320 and OR342, so the MEM ₁ 21
The RD of the predetermined address of
Read as RDB. During this read access operation, the CSB is set to "1", so
AND314 is on, AND316 is off due to INV333 output "0", AND315
is given INV332 output “0”.
On the other hand, between the PRCA 10 and MEM ₀ 20, the same operation as in the case where there is no access conflict occurs.
WD is written to the specified address of MEM ₀ 20, and ADRA is written via AND313.
It is input to the D _o terminal of REG300 and stored in the REG300, but the AND316 and AND31
7 is in the off state, the memory write address transfer to the MEM ₁ 21 is not performed. Note that since CSA is set to "1", the AND315 is turned off by the INV331 output "0", and the above
The F/F 302 is set by the AND314 output "1", and the F/F 302 output "1" is set by the AND314 output "1".
315. Next, the PRCA1
0, When the above access operation of PRCB11 is completed, the CSA and CSB become "0", so the AND3
15 is turned on and TM 303 is activated. Applicable
When GT from TM303 becomes "1", both of the above are connected via OR340 and OR343, respectively.
The CS of MEM becomes “1” and the AND31
3 is turned off by the INV330 output "0", so even if ADRA is input from the PRCA10, it is blocked, and the stored contents (address signal) of the REG300 are turned on by the GT.
AND319 and further OR341, respectively
It is transferred to both MEMs as ADR via the OR 342. WR from the above TM303 is OR3
44 to the MEM ₁ 21 as a memory write control signal W. Therefore, the MEM ₀ 2
The RD at a predetermined address of 0 is transferred as the WD of the MEM ₁ 21 via the AND 318 and OR 345 turned on by the GT and written to the predetermined address. When this write operation is completed, the TM303 sets RS to "1" and the F/F3
02 is reset.

なおAND３１０はPRCA１０がMEM₀２０を
読出しアクセスする際使用されるゲート回路であ
りAND３２１と同様なので詳細説明を省く。 Note that AND310 is a gate circuit used when PRCA10 reads and accesses MEM ₀ 20, and is similar to AND321, so a detailed explanation will be omitted.

〔発明の効果〕〔Effect of the invention〕

以上の説明により明らかなように本発明のメモ
リ装置制御方式によれば、メモリアクセス切替制
御手段を備えることにより共通メモリ装置へのア
クセスが衝突したときでも制御装置側から見て該
共通メモリ装置での待合せが生じないので、実時
間処理要求を満たすことができ且つ両制御装置の
合計処理時間が著しく短縮されるという効果が生
じる。 As is clear from the above description, according to the memory device control method of the present invention, by providing the memory access switching control means, even when there is a conflict in accesses to the common memory device, the common memory device is Since no queuing occurs, real-time processing requests can be satisfied and the total processing time of both control devices can be significantly shortened.

【図面の簡単な説明】[Brief explanation of drawings]

第１図、第２図ａ，ｂは本発明のメモリ装置制
御方式の一実施例を示すブロツク図、第３図は第
１図、第２図ａ，ｂにおけるメモリアクセス切替
制御装置の主要部の一例を示す回路図および第４
図は第３図におけるタイミング回路に関連する各
種信号のタイムチヤートである。 図において、１０，１１……制御装置PRCA，
PRCB、２０，２１……メモリ装置MEM₀，
MEM₁、３０……メモリアクセス切替制御装置
MCNT、３００……アドレスレジスタREG、３
０１……制御部CNT、３０２……フリツプフロ
ツプＦ／Ｆ、３０３……タイミング回路TM、３
１０，〜３２１……アンドゲート、３３０，〜３
３３……インバータ、３４０，〜３４５……オア
ゲート。 1, 2a and 2b are block diagrams showing an embodiment of the memory device control method of the present invention, and FIG. 3 is a main part of the memory access switching control device in FIGS. 1 and 2a and 2b. A circuit diagram showing an example of
The figure is a time chart of various signals related to the timing circuit in FIG. 3. In the figure, 10, 11...control device PRCA,
PRCB, 20, 21...Memory device MEM ₀ ,
MEM ₁ , 30...Memory access switching control device
MCNT, 300...Address register REG, 3
01...Control unit CNT, 302...Flip-flop F/F, 303...Timing circuit TM, 3
10,~321...and gate, 330,~3
33...Inverter, 340,~345...OR gate.

Claims (1)

【特許請求の範囲】 １ ２つの制御装置に共通な２つのメモリ装置を
介して情報の転送を行う情報転送方式において、
一方の制御装置から前記２つのメモリ装置に情報
書込みアクセスを行う際に、他方の制御装置がい
ずれのメモリ装置をもアクセスしていないときは
前記２つのメモリ装置の同一アドレスに同一情報
を書き込み、また他方の制御装置が一方のメモリ
装置をアクセスしているときは他方のメモリ装置
へ前記情報を書き込むとともにその書込みアドレ
スを一時記憶し且つ前記両制御装置の前記アクセ
スがともに終了したとき前記他方のメモリ装置の
前記アドレスの情報を前記一方のメモリ装置の前
記アドレスに書き込むようになすメモリアクセス
切替制御手段を備えることを特徴とするメモリ装
置制御方式。 ２ 特許請求の範囲第１項記載のメモリ装置制御
方式において、メモリアクセス切替制御手段は書
込みアドレスを一時記憶するレジスタと、メモリ
アクセス状態の監視およびメモリ装置間の情報転
送制御を行う制御部を含むことを特徴とするメモ
リ装置制御方式。[Claims] 1. In an information transfer method in which information is transferred via two memory devices common to two control devices,
When one control device performs information write access to the two memory devices, if the other control device is not accessing either memory device, writes the same information to the same address of the two memory devices; Also, when the other control device is accessing one memory device, it writes the information to the other memory device and temporarily stores the write address, and when the access by both control devices is completed, the other control device writes the information to the other memory device and temporarily stores the write address. A memory device control system comprising: memory access switching control means for writing information at the address of the memory device to the address of the one memory device. 2. In the memory device control method described in claim 1, the memory access switching control means includes a register that temporarily stores a write address, and a control unit that monitors the memory access state and controls information transfer between memory devices. A memory device control method characterized by: