JPH0369244A - データ受信制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ受信制御回路に関し、特にシリアルデー
タを所定のビット数の単位のパラレルデータにしてＦＩ
ＦＯ回路から出力するデータ受信制御回路に関する。

〔従来の技術〕

従来、規定された通信プロトコル、例えばＨＤＬＣ（）
Ｉｉｇｈ　Ｌｅｖｅｌ　Ｄａｔａ　Ｌｉｎｋ　Ｃｏｎｔ
ｒｏｌ　Ｐｒｏｃｅｄｕｒｅ）のフレームフォーマット
は、アドレスフィールド、制御フィールド、情報フィー
ルド及びＦＣＳフィールドで１フレームが構成されてい
る。

ＨＤＬＣのフレームとして送られてくるシリアルデータ
を受信しこれをパラレルデータに変換してホスト・シス
テムに転送する方法としては、第４図に示すように、シ
リアル・パラレル変換回路２とデータＦＩＦ○回路４Ａ
とを含む構成となっている。

この回路は、ＨＤＬＣのフレームフォーマットで送られ
てくるシリアル受信データＳＤＦを、つぎの手順でデー
タＦＩＦ○回路４Ａに格納する。

まず、データ受信制御回路が受信可能状態となると、こ
のデータ受信制御回路は同期検出モードになり、８ビツ
ト長のフラグ検出回路ＩＡにより受信されるシリアル受
信データＳＤＦの中のフラグの検出が開始される。この
状態は最初のフラグが検出されるまで継続される。

フラグが検出されてシリアル受信データＳＤＦに関する
フレーム同期が確立すると、フラグ検出回路ＩＡはフラ
グ検出信号ＦＤをアクティブとしてデータ受信状態に遷
移し、シリアル受信データＳＤＦに対するアセンブルを
開始する。

データ受信状態では、フラグ検出回路ＩＡから出力され
たシリアル受信データを、あらかじめ定められたビット
長ｎごとに、シリアル・パラレル変換回路２でｎビット
のパラレル受信データＰＤＴにアセンブルする。

パラレル受信データＰＤＴはアセンブルされる毎に、書
込み信号ＷＥに従いデータＦＩＦＯ回路４Ａのデータレ
ジスタ４１Ａに転送される。

通常、データＦＩＦＯ回路４Ａは数十段のＦＩＦＯ構成
をとる。データＦＩＦＯ回路４Ａの各段は、パラレル受
信データＰＤＴを格納するためのｎビット幅のデータレ
ジスタ４１．　Ａと、１ビツトのユースビットレジスタ
４２Ａ及び１ビツトのエンドビットレジスタ４３Ａとか
ら成る。ユースピットレジスタ４２Ａは有効な受信デー
タがデータレジスタ４１Ａの各段に存在することを示し
、エンドピットレジスタ４３Ａは受信フレームに対する
最後のパラレル受信データＰＤＴがデータレジスタ４１
Ａに存在することを示す。

このデータ受信制御回路は、データ受信中でもフラグ検
出機能は有効であり、−度データ受信状態に移ってから
再びフラグを検出すると、１つのフレームの終了とみな
し、そのフレームの最後のパラレル受信データＰＤＴを
データレジスタ４１Ａに書込むとともに、フレーム終了
信号ＦＥによってエンドピットレジスタ４３Ａをセット
する。

このデータ受信制御回路は、データＦＩＦＯ回路４Ａの
データ読出しを制御するユースピットレジスタ４２Ａに
よって、ホスト・システムにパラレル受信データＰＤＴ
の引取りを要求する。

ホスト・システムはユースビットレジスタ４２４の各ビ
ットがアクティブである限り順次データＦＩＦＯ回路４
Ａのデータレジスタ４１Ａからパラレル受信データ受信
中を読出し続け、エンドピットレジスタ４３Ａのビット
がアクティブであるパラレル受信データＰＤＴを読出す
ことにより１つの受信フレームの最終データを認識する
。

上記の手法により、ホスト・システムはＨＤＬＣのフレ
ーム・フォーマットで送られてきたデータを受信する。

〔発明が解決しようとする課題〕

上述した従来のデータ受信制御回路は、１つの受信フレ
ームがすべて同一のデータＦＩＦ○回路４Ａ内に格納さ
れる構成となっているので、ホスト・システムがデータ
ＦＩＦ○回路４Ａからアドレスフィールド及び制御フィ
ールドを読出し、それに続く情報フィールドを外部の記
憶領域に転送しても、次の受信フレームが到達するまで
にホスト・システムがそのフレームのアドレスフィール
ド、制御フィールドによりそのフレームの有効性やフロ
ー制御、シーケンス制御を迅速に判断、処理しないと、
次の受信フレームの連続受信に間に合わず、データＦＩ
ＦＯ回路４Ａでオーバーランを発生し、この受信フレー
ムに損失が生じるという欠点がある。

また次の受信フレームをすべて外部の記憶領域に転送し
オーバーランを防いだ場合でも、ホスト・システムがこ
の受信フレームのアドレスフィールド、制御フィールド
を読出すため記憶領域を再びアクセスすることになりシ
ステムの効率が低下するという欠点がある。

本発明の目的は、ホスト・システムの処理速度に影響さ
れることなく受信フレームの損失を防止し、かつシステ
ムの効率が低下するのを防止することができるデータ受
信制御回路を提供することにある。

〔課題を解決するための手段〕

本発明のデータ受信制御回路は、アドレスフィールド、
制御フィールド及び情報フィールドを順次配列して構成
されたシリアルデータの受信フレームを所定ビット単位
のパラレルデータに変換し順次出力するシリアル・パラ
レル変換回路と、このシリアル・パラレル変換回路から
出力されるパラレルデータが前記アドレスフィールド及
び制御フィールドであるとき第１のレベルとなり、情報
フィールドであるとき第２のレベルとなる選択信号を出
力する検出選択手段と、前記選択信号が第１のレベルの
とき活性化して前記パラレルデータのアドレスフィール
ド及び制御フィールドを一時記憶しＦＩＦ○処理を行う
アドレスＦＩＦＯ回路と、前記選択信号が第２のレベル
のとき活性化して前記パラレルデータの情報フィールド
を一時記憶しＦＩＦＯ処理を行うデータＦＩＦ○回路と
を有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すブロック図である
。

第１図において、１は８ビツト長のフラグ検出回路であ
り、ＨＤＬＣのフレームフォーマットで送られてくるシ
リアル受信データＳＤＴの中からフラグを検出しＨＤＬ
Ｃフレームとのフレーム同期を確立する。フラグ検出信
号ＦＤはシリアル・パラレル変換回路２に伝えられる。

フラグが検出されて、シリアル受信データＳＤＴに関す
るフレーム同期が確立するとデータ受信状態に遷移し、
受信データのアセンブルを開始する。

データ受信状態では、あらかじめ定められたビット長ｎ
ごとに、シリアル・パラレル変換回路２により、フラグ
検出回路１から伝達されたシリアル受信データＳＤＴが
ｎビットのパラレル受信データＰＤＴにアセンブルされ
出力される。

カウンタ回路３は検出選択手段であり、フラグ検出信号
ＦＤにより受信データのカウントを開始し、カウント数
に応じパラレル受信データＰＤＴの書込み先を選択する
。すなわち、ＨＤＬＣプロトコルでは、第１．第２バイ
ト目であればアドレスフィールド、制御フィールドのデ
ータとしてアドレスＦＩＦＯ回路５を、第３バイト以降
であれば情報フィールドと判断してデータＦＩＦＯ回路
４を選択する。

パラレル受信データＰＤＴはアセンブルされる毎に、書
込み信号ＷＥ及びＦＩＦＯ選択信号ＦＳによってアドレ
スＦＩＦＯ回路５のアドレスレジスタ５１あるいはデー
タＦＩＦＯ回路４のデータレジスタ４１に転送される。

通常、データＦＩＦＯ回路４及びアドレスＦＩＦＯ回路
５は数十段のＦＩＦＯ構戒を構成。これらの各段は、パ
ラレル受信データＰＤＴを格納するためのｎビット幅の
データレジスタ４１．５１と、パラレル受信データＰＤ
Ｔの存在を示すｌビットのユースビットレジスタ４２．
５２と、１つのフレームの最後のパラレル受信データＰ
ＤＴであることを示す１ビツトのエンドビットレジスタ
４３．５３とから成る。

この実施例では、カウンタ回路３により１つの受信フレ
ームの第１．第２バイト目のパラレル受信データＰＤＴ
を書込み信号ＷＥに従ってアドレスレジスタ５１に書込
むとともに、第２バイト目のパラレル受信データＰＤＴ
の書込み時には、アドレスフィールド、制御フィールド
の最後を示すフィールド最終信号ＦＥ２によってエンド
ピッＩ・レジスタ５３をセットする。第３バイト目以降
のデータすなわち情報フィールドのパラレル受信データ
ＰＤＴは順次、データＦＩＦＯ回路４のデータレジスタ
４１に書込まれる。

また、データ受信中でもフラグ検出機能は有効であり、
−度データ受信状態に移ってから再びフラグを検出する
と、一つのフレームの終了とみなし、フレームの最後の
パラレル受信データＰＤＴを書込み信号ＷＥに従ってデ
ータレジスタ５１に書込むとともに、フレームの最後を
示すフレーム最終信号ＦＥＩによってエンドピットレジ
スタ４３をセットする。

この後、再び次のフレーム受信のためにフレーム同期検
出状態に移る。

次に、ユースピットレジスタ４２．５２の先頭段によっ
て、ホスト・システムにパラレル受信データの引取りを
要求する。

ホスト・システムは、アドレスＦＩＦＯ回＃１５の読出
しを制御するユースピットレジスタ５２の各ピットがア
クティブであれば、順次アドレスＦＩＦＯ回路５のアド
レスレジスタ５１からパラレル受信データを読出し、そ
のフレームのアドレスフィールド及び制御フィールドを
処理するとともに、そのフレームの十青報フィールドの
パラレル受信データをＤＭＡ転送等を用いてデータＦＩ
Ｆ○回路４のデータレジスタ４１から読出す。そしてエ
ンドピットレジスタ４２のピットがアクティブであるパ
ラレル受信データを読出すことにより１つのフレームの
最終データを認識する。

この実施例では、フレームが連続して送られてくる場合
に、第１のフレームのアドレスフィールド及び制御フィ
ールドの処理が終了しないうちに次の第２のフレームの
受信を開始しても、あらかじめ第１のフレームの情報フ
ィールドをデータレジスタ４１から読出しであるので、
第２のフレームの先頭の２バイト（アドレスフィールド
、制御フィールド）をアドレスレジスタ５１に書込み、
残りの情報フィールドをデータレジスタ４１に書込むこ
とが可能である。

第２のフレームの情報フィールドを再びデータレジスタ
４１から読出しておけば、さらに次のデータの受信も可
能となり、受信データのオーバーランは発生しない。従
って、アドレスレジスタ５１がオーバーフローしない限
り、アドレスレジスタ５１には各フレームのアドレスフ
ィールド及び制御フィールドが格納されているので、ホ
スト・システムが迅速にアドレスフィールド及び制御フ
ィールドを処理しなくても複数のフレームを連続して受
信することができる。この様子を第２図に示す。

第２図では３つのフレームを受信し、第１のフレームに
ついてホスト・システムがアドレスレジスタ５１から読
出したデータを解析しているときの、各フレームの格納
先を示している。

第２図中、１００はホスト・システム、１０１はデータ
格納のためのデータ記憶領域である。

データレジスタ４１内のパラレル受信データはすべてデ
ータ格納メモリ１０１にＤＭＡ転送され、アドレスレジ
スタ５１には第２フレーム、第３フレームのアドレスフ
ィールド、制御フィールドがまだ処理されずに格納され
ている。アドレスレジスタ５１内のパラレル受信データ
（アドレスフィールド、制御フィールド）は、ホスト・
システム１００により順次処理される。

上述したように、各受信フレームの情報フィールドはデ
ータＦＩＦＯ回路４に、アドレスフィールド、制御フィ
ールドはアドレスＦＩＦＯ回路５に分離して格納しであ
るので、複数のフレームを連続して受信しても、ホスト
・システムの実行速度によらず、各フレームを受信した
後にアドレスフィールド、制御フィールドを順次処理す
ることにより、伝達されたフレームを全く失うことなく
受信することが可能である。

第３図は本発明の第２の実施例を示すブロック図である
。

この実施例は、カウンタ回路３Ａをプログラマブルな構
成とし、アドレスフィールド及び制御フィールドのバイ
ト数等が変更されても対応できるようにしたものであり
、他は第１の実施例と同様の構成である。

通常ＨＤＬＣプロトコルでは、アドレスフィールドが１
バイト長、制御フィールドが１バイト長のフレームが規
格で定められた有効なフレームである。

しかし、アドレス拡張モードでは、アドレスフィールド
は２バイトであり、またモジュロ１２８を使用した場合
には制御フィールドは２バイトに拡張される。従ってＨ
ＤＬＣプロトコルでのアドレスフィールド及び制御フィ
ールドは計２〜４バイト長である。

このためカウンタ回路３Ａは、プログラム信号ＰＧによ
り受信フレームの先頭からあらかじめプログラムされた
ｍバイト（２≦ｍ≦４）までをアドレスＦ　Ｉ　ＦＯ［
１ｌｉｌ路５に、（ｍ＋　１　）バイト以降をデータＦ
ＩＦＯ回路４に格納するようＦＩＦＯ選択信号ＦＳを制
御する。

その他の動作、及び効果は第１の実施例と同様である。

〔発明の効果〕

以上説明したように本発明は、アドレスフィールド及び
制御フィールドと情報フィールドとを別々のＦＩＦＯ回
路に格納し処理する構成とすることにより、ホスト・シ
ステムの処理速度に影響させることなく規定された通信
プロトコロに従い連続して伝達されたフレームを全て失
うことなく、受信、処理することができ、かつシステム
の効率低下を防止することができる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例の動作を説明するためのデ
ータの流れを示すブロック図、第３図は本発明の第２の
実施例を示すブロック図、第４図は従来のデータ受信制
御回路の一例を示すブロック図である。 １．１Ａ・・・フラグ検出回路、２・・・シリアル・パ
ラレル変換回路、３，３Ａ・・・カウンタ回路、４゜４
Ａ・・・データＦＩＦ○回路、５・・・アドレスＦＩＦ
Ｏ回路、４１．４１Ａ・・・データレジスタ、４２゜４
２Ａ・・・ユースピットレジスタ、４３，４３Ａ・・・
エンドピットレジスタ、５１・・・アドレスレジスタ、
５２・・・ユースピットレジスタ、５３・・・エンドピ
ットレジスタ、１００・・・ホスト・システム、１０１
・・・データ記憶領域。

Claims (1)

【特許請求の範囲】
1. アドレスフィールド、制御フィールド及び情報フィール
   ドを順次配列して構成されたシリアルデータの受信フレ
   ームを所定ビット単位のパラレルデータに変換し順次出
   力するシリアル・パラレル変換回路と、このシリアル・
   パラレル変換回路から出力されるパラレルデータが前記
   アドレスフィールド及び制御フィールドであるとき第１
   のレベルとなり、情報フィールドであるとき第２のレベ
   ルとなる選択信号を出力する検出選択手段と、前記選択
   信号が第１のレベルのとき活性化して前記パラレルデー
   タのアドレスフィールド及び制御フィールドを一時記憶
   しＦＩＦＯ処理を行うアドレスＦＩＦＯ回路と、前記選
   択信号が第２のレベルのとき活性化して前記パラレルデ
   ータの情報フィールドを一時記憶しＦＩＦＯ処理を行う
   データＦＩＦＯ回路とを有することを特徴とするデータ
   受信制御回路。