JPH0365727A - Microprogram storage system - Google Patents
Microprogram storage systemInfo
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- JPH0365727A JPH0365727A JP20173089A JP20173089A JPH0365727A JP H0365727 A JPH0365727 A JP H0365727A JP 20173089 A JP20173089 A JP 20173089A JP 20173089 A JP20173089 A JP 20173089A JP H0365727 A JPH0365727 A JP H0365727A
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- JP
- Japan
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- ram
- write
- microprogram
- instruction
- eprom
- Prior art date
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- Pending
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- 238000000034 method Methods 0.000 description 3
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム格納方式に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a microprogram storage system.
従来のマイクロプログラム格納方式は、あらかじめマイ
クロプログラムを格納している再書き込み不能なマスク
ＲＯＭで構成されていた。The conventional microprogram storage system is composed of a non-rewritable mask ROM that stores microprograms in advance.
上述した従来のマイクロプログラム格納方式は、再書き
込み不能なマスクＲＯＭで構成されているため、前記Ｒ
ＯＭに格納されているマイクロプログラムを容易に変更
できないという欠点を有すると共に、また再書き込み可
能なＥＦＲＯＭを使用したとするとマスクＲＯＭに比べ
てＥＰＲＯＭ内タ５セスタイムが遅いので、装置全体の
処理スピードが遅くなるという欠点がある。The conventional microprogram storage method described above is composed of a non-rewritable mask ROM, so the R
It has the disadvantage that the microprogram stored in the OM cannot be easily changed, and if a rewritable EFROM is used, the processing time in the EPROM is slower than that of a mask ROM, so the overall processing speed of the device is reduced. The disadvantage is that it is slow.
本発明のマイクロプログラム格納方式は、あらかじめマ
イクロプログラムを格納している再書き込み可能なＥＰ
ＲＯＭと、任意のマイクロプログラムを格納できるＲＡ
Ｍと、前記ＲＡＭのライトアドレス及び前記ＥＰＲＯＭ
のソードアドレスを保持し、順次アドレスを更新する機
能を持った第一のレジスタと、前記ＲＡＭのリードアド
レスを保持する第二のレジスタと、前記ＲＡＭの書き込
み動作中に前記ＲＡＭの出力しているマイクロプログラ
ム命令を無演算命令に変換する無演算命令出力回路と、
前記ＥＰＲＯＭのアクセスタイムに応じたクロックを発
生させる手段と、前記ＲＡＭの書き込み終了指示を出力
する書き込み終了指示作成回路と、前記各構成要件を制
御しＥＰＲＯＭ内のデータをまとめてＲＡＭに転送する
ＲＡＭ書き込み制御回路とを備えて構成される。The microprogram storage method of the present invention is based on a rewritable EP that stores microprograms in advance.
ROM and RA that can store any microprogram
M, the write address of the RAM and the EPROM
a first register that holds the sword address of the RAM and has a function of sequentially updating the address; a second register that holds the read address of the RAM; and a second register that holds the read address of the RAM; a no-operation instruction output circuit that converts microprogram instructions to no-operation instructions;
means for generating a clock according to the access time of the EPROM; a write end instruction generation circuit that outputs a write end instruction for the RAM; and a RAM that controls each of the constituent elements and collectively transfers data in the EPROM to the RAM. and a write control circuit.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
本発明の一実施例の構成を第１図に示す。FIG. 1 shows the configuration of an embodiment of the present invention.
まず、本実施例の構成について説明する。First, the configuration of this embodiment will be explained.
第１図において、１はＥＰＲＯＭ、２はＲＡＭ。In FIG. 1, 1 is an EPROM and 2 is a RAM.
３はＲＡＭ書き込み動作中にはＮＯＰ命令を出力しそれ
以外の時は１２にデータを出力する無演算命令出力回路
、４はＥＦＲＯＭＩのリードアドレスとＲＡＭデコーダ
２のライトアドレスを共通に保持すると共に＋１のカウ
ントアツプ機能を有する第１のレジスタであるライトア
ドレスレジスタ、５はＲＡＭ２のリードアドレスを保持
する第２のレジスタであるリードアドレスレジスタ、６
はライトアトレフ、レジスタ４をデコードしＲＡＭ書き
込み動作終了の指示を出す書き込み終了指示作成回路、
７はＲＡＭ２にライトパルスを出力すると共にライトア
ドレスレジスタ４に＋１のカウントアツプの指示を出し
、さらに書き込み動作中に無演算命令出力の指示を出す
ＲＡＭ書き込み制御回路、８はシステムクロックをアク
セスタイムの遅いＥＰＲＯＭＩのために分周するクヨツ
ク分周回路、９はライトアドレスレジスタ４の＋ｌカウ
ンタ回路である。3 is a no-operation instruction output circuit that outputs a NOP instruction during RAM write operation and outputs data to 12 at other times; 4 holds the read address of EFROMI and the write address of RAM decoder 2 in common; and +1 A write address register 5 is a first register having a count-up function, a read address register 6 is a second register holding a read address of RAM2.
is a write end instruction generation circuit that decodes the write atref and register 4 and issues an instruction to end the RAM write operation;
7 is a RAM write control circuit which outputs a write pulse to the RAM 2 and also instructs the write address register 4 to count up by +1, and also instructs to output a no-operation instruction during a write operation. A clock frequency divider circuit divides the frequency for slow EPROMI, and 9 is a +l counter circuit of the write address register 4.
次に、本実施例の動作について説明する。Next, the operation of this embodiment will be explained.
ＥＦＲＯＭＩに格納されているマイクロプログラムをＲ
ＡＭ２に格納する場合、パワーオン指示信号２０がＲＡ
Ｍ書き込み制御回路７に入力される。ＲＡＭ書き込み制
御回路７は、パワーオン指示を保持し、それにより無演
算出力回路３にＲＡＭ書き込み動作中の指示を信号線１
９により送出する。また、ＲＡＭ書き込み動作中のＲＡ
Ｍ書き込み制御回路７は、クロック分周回路８で分周し
たクロック２２の１サイクル中に、まずＲＡＭ２に信号
線１７でライトパルスを送出しデータｌＯを格納させた
後、ライトアドレスレジスタ４に信号線１８で＋１のカ
ウンタアップ指示を出す。R the microprogram stored in EFROMI
When storing in AM2, the power-on instruction signal 20 is
It is input to the M write control circuit 7. The RAM write control circuit 7 holds a power-on instruction, and thereby sends an instruction to the no-operation output circuit 3 that a RAM write operation is in progress through the signal line 1.
Send by 9. In addition, the RA during RAM write operation
The M write control circuit 7 first sends a write pulse to the RAM 2 through the signal line 17 to store data lO during one cycle of the clock 22 frequency-divided by the clock frequency divider circuit 8, and then sends a signal to the write address register 4. A +1 counter up instruction is issued on line 18.
ＲＡＭ書き込み動作中の指示を受は取った無演算出力回
路３は、強制的に無演算のマイクロプログラム命令をデ
ータ信号線１３に出力する。また、ライトパルスを受は
取ったＲＡＭ２は、ライトアドレスレジスタ４の示すア
ドレスに、ＥＰＲＯＭ１の出力するデータ１０を格納す
る。この時、ＥＰＲＯＭＩの出力するデータ１０は、ラ
イトアドレスレジスタ４が示すＥＰＲＯＭＩのリードア
ドレスのデータである。また、＋１のカウントアツプ指
示を受は取ったライトアドレスレジスタ４は、＋１のカ
ウントアツプをする。以下、ＲＡＭＺ内で使用するすべ
てのワードにマイクロプログラムが格納されるまでくり
返す。The no-operation output circuit 3, which has received the instruction that the RAM write operation is in progress, forcibly outputs a no-operation microprogram instruction to the data signal line 13. Further, the RAM 2 that has received the write pulse stores the data 10 output from the EPROM 1 at the address indicated by the write address register 4. At this time, the data 10 outputted by the EPROMI is the data at the read address of the EPROMI indicated by the write address register 4. Further, the write address register 4 that receives the +1 count up instruction counts up +1. The following steps are repeated until the microprogram is stored in all words used in RAMZ.
書き込み終了指示作成回路６は、ライトアドレスレジス
タ４を常時チエツクし、ＲＡＭＺ内で使用するすべての
ワードにマイクロプログラムが格納されたことを確認す
ると、書き込み終了指示を信号線１４で書き込み制御回
路７及び他の装置に出し、ＲＡＭ書き込み動作の終了を
示す。書き込み終了指示を受は取ったＲＡＭ書き込み制
御回路７は、上述したパワーオン指示の保持をやめそれ
により書き込み動作中の指示及びライトパルスの送出並
びに＋１のカウントアツプ指示の送出を中止し、ＲＡＭ
書き込み動作を終了する。上述した動作でＥＰＲＯＭ内
のデータをまとめてＲＡＭ内に転送することにより、通
常のクロックでＲＡＭ内のマイクロプログラム命令を読
み出すことができる。The write end instruction generation circuit 6 constantly checks the write address register 4, and when it confirms that the microprogram has been stored in all the words used in the RAMZ, the write end instruction is sent to the write control circuit 7 and the write end instruction via the signal line 14. It is sent to another device to indicate the end of the RAM write operation. Upon receiving the write end instruction, the RAM write control circuit 7 stops holding the above-mentioned power-on instruction, thereby canceling the instruction during the write operation, the sending of the write pulse, and the sending of the +1 count up instruction, and
Finish the write operation. By collectively transferring the data in the EPROM to the RAM in the above-described operation, the microprogram instructions in the RAM can be read out using a normal clock.
以上説明したように本発明は、マイクロプログラムをＥ
ＰＲＯＭからＲＡＭに転送する方式をとることにより、
ＥＰＲＯＭのみを使用する場合と比べてアクセスタイム
の短縮が図れると共に、マイクロプログラムの変更が容
易にできるという効果がある。As explained above, the present invention enables microprograms to be
By using a method of transferring data from PROM to RAM,
This has the advantage that the access time can be shortened compared to the case where only EPROM is used, and the microprogram can be changed easily.
第１図は本発明の一実施例の構成を示すブロック図であ
る。
ｌ・・・・・・ＥＰＲＯＭ、２・・・・・・ＲＡＭ、３
・・・・・・ＮＯＰ出力回路、４・・・・・・ライトア
ドレスレジスタ、５・・・・・・リードアドレスレジス
タ、６・・・・・・書き込み終了指示作成回路、７・・
・・・・ＲＡＭ書き込み制御回路、８・・・・・・クロ
ック分周回路、９・・・・・・十ｌカウンタ回路。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. l...EPROM, 2...RAM, 3
... NOP output circuit, 4 ... Write address register, 5 ... Read address register, 6 ... Write end instruction generation circuit, 7 ...
. . . RAM write control circuit, 8 . . . Clock frequency divider circuit, 9 . . . 10L counter circuit.
Claims (1)
み可能なＥＰＲＯＭと、任意のマイクロプログラムを格
納できるＲＡＭと、前記ＲＡＭのライトアドレス及び前
記ＥＰＲＯＭのソードアドレスを保持し、順次アドレス
を更新する機能を持った第一のレジスタと、前記ＲＡＭ
のリードアドレスを保持する第二のレジスタと、前記Ｒ
ＡＭの書き込み動作中に前記ＲＡＭの出力しているマイ
クロプログラム命令を無演算命令に変換する無演算命令
出力回路と、前記ＥＰＲＯＭのアクセスタイムに応じた
クロックを発生させる手段と、前記ＲＡＭの書き込み終
了指示を出力する書き込み終了指示作成回路と、前記各
構成要件を制御しＥＰＲＯＭ内のデータをまとめてＲＡ
Ｍに転送するＲＡＭ書き込み制御回路とを備えて成るこ
とを特徴とするマイクロプログラム格納方式。A rewritable EPROM that stores a microprogram in advance, a RAM that can store any microprogram, and a memory that has the function of holding the write address of the RAM and the sword address of the EPROM and sequentially updating the addresses. one register and the RAM
a second register holding the read address of R;
a no-operation instruction output circuit for converting a microprogram instruction outputted from the RAM into a no-operation instruction during a write operation of the AM; a means for generating a clock according to an access time of the EPROM; and an end of writing to the RAM. A write end instruction creation circuit that outputs an instruction, and an RA that controls each of the above components and collects the data in the EPROM.
A microprogram storage system characterized by comprising a RAM write control circuit for transferring data to a microprogram.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20173089A JPH0365727A (en) | 1989-08-02 | 1989-08-02 | Microprogram storage system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20173089A JPH0365727A (en) | 1989-08-02 | 1989-08-02 | Microprogram storage system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0365727A true JPH0365727A (en) | 1991-03-20 |
Family
ID=16445984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20173089A Pending JPH0365727A (en) | 1989-08-02 | 1989-08-02 | Microprogram storage system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0365727A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5603056A (en) * | 1993-09-13 | 1997-02-11 | Kabushiki Kaisha Toshiba | Disk drive control computer and method for rewriting control program in flash EEPROM with serial communication using unassigned pins of SCSI or ATA connector |
| US5737762A (en) * | 1993-12-08 | 1998-04-07 | Kabushiki Kaisha Toshiba | Data recording/reproducing system capable of processing servo process program at high speed |
-
1989
- 1989-08-02 JP JP20173089A patent/JPH0365727A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5603056A (en) * | 1993-09-13 | 1997-02-11 | Kabushiki Kaisha Toshiba | Disk drive control computer and method for rewriting control program in flash EEPROM with serial communication using unassigned pins of SCSI or ATA connector |
| US5737762A (en) * | 1993-12-08 | 1998-04-07 | Kabushiki Kaisha Toshiba | Data recording/reproducing system capable of processing servo process program at high speed |
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