JPH0363861B2 - - Google Patents
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- JPH0363861B2 JPH0363861B2 JP59269679A JP26967984A JPH0363861B2 JP H0363861 B2 JPH0363861 B2 JP H0363861B2 JP 59269679 A JP59269679 A JP 59269679A JP 26967984 A JP26967984 A JP 26967984A JP H0363861 B2 JPH0363861 B2 JP H0363861B2
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- Japan
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
- H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
- H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Description
ための手段140乃至158
とを具備することを特徴とする装置。
2 各チヤンネルに対しCRC(巡回冗長検査)を
記憶するための第3のメモリ手段138と伝送さ
れるメツセージの各バイトによつて該CRCデー
タを更新するためのCRC回路122とを含んで
おり、伝信されるべきチヤンネルのメツセージに
応答する該手段88が該第3のメモリ手段におけ
る該チヤンネルに対して該CRCデータをリセツ
トするための手段を含み、該第2のメモリ手段に
記憶された該指示に応答する該手段140乃至1
58が該第3のメモリ手段からの該CRCデータ
を該CRC回路内にロードし、伝送されるべき該
メツセージバイトによつて該CRC回路における
該CRCデータを更新し、該更新されたCRCデー
タを該第3のメモリ手段に記憶し、伝送されるべ
き該メツセージのバイトに続く該直列ビツトスト
リームに該CRCデータを伝送するための手段を
具備している特許請求の範囲第1項記載の装置。 3 該第3のメモリ手段138が循環桁送りレジ
スターを具備している特許請求の範囲第2項記載
の装置。 4 該CRCデータに続く該直列ビツトストリー
ムにおける伝送のための該第1のメモリ手段50
にフラグバイト10を記憶するための手段86,
88,108を含んでいる特許請求の範囲第2項
又は第3項記載の装置。 5 該第1のメモリ手段において、該第1のメモ
リ手段50から得られる出て行く直列ビツトスト
リームと同じフオーマツトを有している入つて来
る直列ビツトストリームを記憶するための手段3
6を含んでおり、該入つて来る直列ビツトストリ
ームがアイドルである各チヤンネルに対して一連
のすべて1ビツトを具備しており、チヤンネルに
関して該第1のメモリ手段にフラグバイトを記憶
するための手段56,58,60,74,86,
88がチヤンネルがアイドルであるとき該チヤン
ネルに関してのみ該フラグバイトを記憶するため
に該第1のメモリ手段における該ビツトに応答す
る特許請求の範囲第1項乃至第4項のいづれか1
つの項に記載の装置。 6 伝送されるべき各メツセージバイトを提供す
るための該手段140乃至158が伝送されるべ
きメツセージバイトを記憶するためのバツフアメ
モリ66と、伝送されるべきメツセージのバイト
のナンバーのカウントを各チヤンネルに対して記
憶するための第4図のメモリ手段94と、該第2
のメモリ手段120に記憶された該指示に応答し
て該カウントによつてアドレスにおいて該バツフ
アメモリからのメツセージバイトを読出し、且つ
該カウントをデクレメントするたせの手段124
乃至134と、該カウントが該メツセージのすべ
てのバイトの読出しを指示するゼロにデクレメン
トされた時を検出するための手段108,114
とを具備する特許請求の範囲第1項乃至第5項の
いづれか1つの項に記載の装置。 7 該第4のメモリ手段94が循環桁送りレジス
ターを具備する特許請求の範囲第6項記載の装
置。 8 該直列ビツトストリームが対に時分割多重化
された複数のチヤンネルのビツトを有する第1の
メモリ手段から得られる特許請求の範囲第1項乃
至第7項のいづれか1つの項に記載の装置。 9 該第1のメモリ手段及び該第2のメモリ手段
50,120がシフトレジスターを含み、該直列
ビツトストリームを該第1のメモリ手段から得る
ための手段が該ビツトストリームのビツトレート
で該第1のメモリ手段及び該第2のメモリ手段に
おけるデータをシフトするための手段54を具備
しており、該直列ビツトストリームが該第1のメ
モリ手段の直列出力50から得られる特許請求の
範囲第1項乃至第8項のいづれか1つの項に記載
の装置。 10 該直列ビツトストリームに256時分割多重
化されたチヤンネルがある特許請求の範囲第1項
乃至第9項のいづれか1つの項に記載の装置。 11 該ゼロビツト挿入を行ない、且つ該第1の
メモリ手段80に該バイトを記憶するための手段
が: 第5のメモリ手段140と; 該直列ビツトストリームのビツトレートよりも
実質的に高いレートで該第5のメモリ手段に順次
に任意の挿入されたゼロビツト、ビツトにより、
伝送されるべきメツセージバイトをつくり、且つ
挿入されたゼロビツトのナンバーをカウントする
(158)ための手段144乃至156と; 挿入されたゼロビツトのナンバーのカウント依
存している位置において該第1のメモリ手段に該
第5のメモリ手段において生じたメツセージバイ
トを記憶するための手段と を具備している特許請求の範囲第1項乃至第10
項のいづれか1つの項に記載の装置。 12 該第5の記憶手段140がシフトレジスタ
ーを具備する特許請求の範囲第11項記載の装
置。 13 各フレームが少くともオープニングフラグ
バイトと、該オープニングフラグバイトに続く初
期アドレスを含む複数のメツセージバイトを具備
し、該フラグバイトが一連の所定数の連続的な1
ビツトを具備しており、該メツセージバイトのビ
ツトが挿入されたゼロビツトを含んでいて、これ
によつて該メツセージ内の該フラグバイトの発生
が避けられる、ビツトオリエンテツドプロトコル
フレームを用いて時分割多重化された直列ビツト
ストリームから複数のチヤンネルのためのメツセ
ージを受取るための装置において: 第1のメモリ手段及び第2のメモリ手段17
2,176と; 該第1のメモリ手段172に該直列ビツトスト
リームを記憶するための手段174と; 該第1のメモリ手段の内容に応答して、該チヤ
ンネルの次に続くアドレスにおける所定のアドレ
スコードと一緒にチヤンネルのオープニングフラ
グバイトを検出し、且つそのような検出に応答し
て該フラグバイトの該第1のメモリ手段における
相対的位置の指示を該第2のメモリ手段176に
記憶するための手段178乃至192と; 該直列ビツトストリームが該第1のメモリ手段
に記憶されるとき該第2のメモリ手段に記憶され
た指示に応答して、 任意の挿入されたゼロビツトを有するメツセー
ジバイトを該第1のメモリ手段から得る; 受取つたメツセージバイトを出ずるため任意の
挿入されたゼロバイトを該メツセージバイトから
除去する; 除去されたゼロビツトのナンバーによつて該第
2のメモリ手段に記憶された該指示を更新する;
ための手段210,212,216乃至234
と、 を具備することを特徴とする装置。 14 各チヤンネルに対しCRC(巡回冗長検査)
を記憶するための第3のメモリ手段214とチヤ
ンネルの各受取つたメツセージバイトによつて該
CRCデータを更新するためのCRC回路206と
を含んでおり、該所定のアドレスコードと一緒に
チヤンネルのオープニングフラグバイトを検出す
るための手段178乃至192が該第3のメモリ
手段に該チヤンネルに対する該CRCデータをリ
セツトするための手段を具備し、該第2のメモリ
手段176に記憶された該指示に応答する手段2
10,212,216乃至234が該第3のメモ
リ手段から該CRC回路内に該CRCデータをロー
ドし、該チヤンネルの各受取つたメツセージバイ
トによつて該CRC回路における該CRCデータを
更新し、且つ該第3のメモリ手段における該更新
されたCRCデータを記憶するための手段を具備
する特許請求の範囲第13項記載の装置。 15 該第3の記憶手段214が循環桁送りレジ
スターを具備する特許請求の範囲第16項記載の
装置。 16 受取つたメツセージバイトを記憶するため
のバツフアメモリと;受取られたメツセージのナ
ンバーのカウントを各チヤンネルに対して記憶す
るための第4のメモリ手段と、該第2のメモリ手
段176に記憶された該指示に応答して該カウン
トに依存するアドレスで該バツフアメモリに各受
取つたメツセージバイトを記憶し、且つ該カウン
トを増分するための手段とを含んでいる特許請求
の範囲第13項乃至第15項のいづれか1つの項
に記載の装置。 17 該第4のメモリ手段が循環桁送りレジスタ
ーを具備している特許請求の範囲第16項記載の
装置。 18 該指示が該第2のメモリ手段に記憶された
該指示を終り、且つバツフアメモリから受取つた
メツセージバイトの読出しを示唆する信号を生ず
るための該第2のメモリ手段176に記憶されて
いる間に該第1のメモリ手段172におけるチヤ
ンネルのフラグバイトに応答する手段186,1
90,194及び204を含んでいる特許請求の
範囲第16項又は第17項記載の装置。 19 該直列ビツトストリームが対の時分割多重
化された複数のチヤンネルのビツトで該第1のメ
モリ手段に記憶される特許請求の範囲第13項乃
至第18項記載のいづれか1つの項に記載の装
置。 20 該第1のメモリ手段及び該第2のメモリ手
段172,176がシフトレジスターを具備し、
該直列ビツトストリームを該第1のメモリ手段に
記憶するための手段174が該直列ビツトストリ
ームのビツトレートで該第1のメモリ手段及び第
2のメモリ手段にデータをシフトするための手段
を具備し、該直列ビツトストリームが該第1のメ
モリ手段の直列入力に供給される特許請求の範囲
第13項乃至第19項のいづれか1つの項に記載
の装置。 21 該直列ビツトストリームに256時分割多重
化されたチヤンネルがある特許請求の範囲第13
項乃至第20項のいづれか1つの項に記載の装
置。 22 任意の挿入されたゼロビツトを該メツセー
ジバイトから除くための手段; 第5のメモリ手段212と; 該第2のメモリ手段176に記憶された該指示
に応答して該第1のメモリ手段172からの情報
を該第5のメモリ手段に記憶するための手段21
0と;但し該情報は任意の挿入されたゼロビツト
を有するメツセージバイトを含んでいる、 第5のメモリ手段において該情報内の挿入され
たゼロビツトを検出するための手段228乃至2
32と; 検出手段に応答して、該第5のメモリ手段から
除かれた任意の挿入されたゼロビツトを該受取つ
たメツセージバイトに供給するための手段22
2,238又は242 とを具備する特許請求の範囲第13項乃至第21
項のいづれか1つの項に記載の装置。 23 該第5のメモリ手段212がシフトレジス
ターを具備している特許請求の範囲第22項記載
の装置。
記憶するための第3のメモリ手段138と伝送さ
れるメツセージの各バイトによつて該CRCデー
タを更新するためのCRC回路122とを含んで
おり、伝信されるべきチヤンネルのメツセージに
応答する該手段88が該第3のメモリ手段におけ
る該チヤンネルに対して該CRCデータをリセツ
トするための手段を含み、該第2のメモリ手段に
記憶された該指示に応答する該手段140乃至1
58が該第3のメモリ手段からの該CRCデータ
を該CRC回路内にロードし、伝送されるべき該
メツセージバイトによつて該CRC回路における
該CRCデータを更新し、該更新されたCRCデー
タを該第3のメモリ手段に記憶し、伝送されるべ
き該メツセージのバイトに続く該直列ビツトスト
リームに該CRCデータを伝送するための手段を
具備している特許請求の範囲第1項記載の装置。 3 該第3のメモリ手段138が循環桁送りレジ
スターを具備している特許請求の範囲第2項記載
の装置。 4 該CRCデータに続く該直列ビツトストリー
ムにおける伝送のための該第1のメモリ手段50
にフラグバイト10を記憶するための手段86,
88,108を含んでいる特許請求の範囲第2項
又は第3項記載の装置。 5 該第1のメモリ手段において、該第1のメモ
リ手段50から得られる出て行く直列ビツトスト
リームと同じフオーマツトを有している入つて来
る直列ビツトストリームを記憶するための手段3
6を含んでおり、該入つて来る直列ビツトストリ
ームがアイドルである各チヤンネルに対して一連
のすべて1ビツトを具備しており、チヤンネルに
関して該第1のメモリ手段にフラグバイトを記憶
するための手段56,58,60,74,86,
88がチヤンネルがアイドルであるとき該チヤン
ネルに関してのみ該フラグバイトを記憶するため
に該第1のメモリ手段における該ビツトに応答す
る特許請求の範囲第1項乃至第4項のいづれか1
つの項に記載の装置。 6 伝送されるべき各メツセージバイトを提供す
るための該手段140乃至158が伝送されるべ
きメツセージバイトを記憶するためのバツフアメ
モリ66と、伝送されるべきメツセージのバイト
のナンバーのカウントを各チヤンネルに対して記
憶するための第4図のメモリ手段94と、該第2
のメモリ手段120に記憶された該指示に応答し
て該カウントによつてアドレスにおいて該バツフ
アメモリからのメツセージバイトを読出し、且つ
該カウントをデクレメントするたせの手段124
乃至134と、該カウントが該メツセージのすべ
てのバイトの読出しを指示するゼロにデクレメン
トされた時を検出するための手段108,114
とを具備する特許請求の範囲第1項乃至第5項の
いづれか1つの項に記載の装置。 7 該第4のメモリ手段94が循環桁送りレジス
ターを具備する特許請求の範囲第6項記載の装
置。 8 該直列ビツトストリームが対に時分割多重化
された複数のチヤンネルのビツトを有する第1の
メモリ手段から得られる特許請求の範囲第1項乃
至第7項のいづれか1つの項に記載の装置。 9 該第1のメモリ手段及び該第2のメモリ手段
50,120がシフトレジスターを含み、該直列
ビツトストリームを該第1のメモリ手段から得る
ための手段が該ビツトストリームのビツトレート
で該第1のメモリ手段及び該第2のメモリ手段に
おけるデータをシフトするための手段54を具備
しており、該直列ビツトストリームが該第1のメ
モリ手段の直列出力50から得られる特許請求の
範囲第1項乃至第8項のいづれか1つの項に記載
の装置。 10 該直列ビツトストリームに256時分割多重
化されたチヤンネルがある特許請求の範囲第1項
乃至第9項のいづれか1つの項に記載の装置。 11 該ゼロビツト挿入を行ない、且つ該第1の
メモリ手段80に該バイトを記憶するための手段
が: 第5のメモリ手段140と; 該直列ビツトストリームのビツトレートよりも
実質的に高いレートで該第5のメモリ手段に順次
に任意の挿入されたゼロビツト、ビツトにより、
伝送されるべきメツセージバイトをつくり、且つ
挿入されたゼロビツトのナンバーをカウントする
(158)ための手段144乃至156と; 挿入されたゼロビツトのナンバーのカウント依
存している位置において該第1のメモリ手段に該
第5のメモリ手段において生じたメツセージバイ
トを記憶するための手段と を具備している特許請求の範囲第1項乃至第10
項のいづれか1つの項に記載の装置。 12 該第5の記憶手段140がシフトレジスタ
ーを具備する特許請求の範囲第11項記載の装
置。 13 各フレームが少くともオープニングフラグ
バイトと、該オープニングフラグバイトに続く初
期アドレスを含む複数のメツセージバイトを具備
し、該フラグバイトが一連の所定数の連続的な1
ビツトを具備しており、該メツセージバイトのビ
ツトが挿入されたゼロビツトを含んでいて、これ
によつて該メツセージ内の該フラグバイトの発生
が避けられる、ビツトオリエンテツドプロトコル
フレームを用いて時分割多重化された直列ビツト
ストリームから複数のチヤンネルのためのメツセ
ージを受取るための装置において: 第1のメモリ手段及び第2のメモリ手段17
2,176と; 該第1のメモリ手段172に該直列ビツトスト
リームを記憶するための手段174と; 該第1のメモリ手段の内容に応答して、該チヤ
ンネルの次に続くアドレスにおける所定のアドレ
スコードと一緒にチヤンネルのオープニングフラ
グバイトを検出し、且つそのような検出に応答し
て該フラグバイトの該第1のメモリ手段における
相対的位置の指示を該第2のメモリ手段176に
記憶するための手段178乃至192と; 該直列ビツトストリームが該第1のメモリ手段
に記憶されるとき該第2のメモリ手段に記憶され
た指示に応答して、 任意の挿入されたゼロビツトを有するメツセー
ジバイトを該第1のメモリ手段から得る; 受取つたメツセージバイトを出ずるため任意の
挿入されたゼロバイトを該メツセージバイトから
除去する; 除去されたゼロビツトのナンバーによつて該第
2のメモリ手段に記憶された該指示を更新する;
ための手段210,212,216乃至234
と、 を具備することを特徴とする装置。 14 各チヤンネルに対しCRC(巡回冗長検査)
を記憶するための第3のメモリ手段214とチヤ
ンネルの各受取つたメツセージバイトによつて該
CRCデータを更新するためのCRC回路206と
を含んでおり、該所定のアドレスコードと一緒に
チヤンネルのオープニングフラグバイトを検出す
るための手段178乃至192が該第3のメモリ
手段に該チヤンネルに対する該CRCデータをリ
セツトするための手段を具備し、該第2のメモリ
手段176に記憶された該指示に応答する手段2
10,212,216乃至234が該第3のメモ
リ手段から該CRC回路内に該CRCデータをロー
ドし、該チヤンネルの各受取つたメツセージバイ
トによつて該CRC回路における該CRCデータを
更新し、且つ該第3のメモリ手段における該更新
されたCRCデータを記憶するための手段を具備
する特許請求の範囲第13項記載の装置。 15 該第3の記憶手段214が循環桁送りレジ
スターを具備する特許請求の範囲第16項記載の
装置。 16 受取つたメツセージバイトを記憶するため
のバツフアメモリと;受取られたメツセージのナ
ンバーのカウントを各チヤンネルに対して記憶す
るための第4のメモリ手段と、該第2のメモリ手
段176に記憶された該指示に応答して該カウン
トに依存するアドレスで該バツフアメモリに各受
取つたメツセージバイトを記憶し、且つ該カウン
トを増分するための手段とを含んでいる特許請求
の範囲第13項乃至第15項のいづれか1つの項
に記載の装置。 17 該第4のメモリ手段が循環桁送りレジスタ
ーを具備している特許請求の範囲第16項記載の
装置。 18 該指示が該第2のメモリ手段に記憶された
該指示を終り、且つバツフアメモリから受取つた
メツセージバイトの読出しを示唆する信号を生ず
るための該第2のメモリ手段176に記憶されて
いる間に該第1のメモリ手段172におけるチヤ
ンネルのフラグバイトに応答する手段186,1
90,194及び204を含んでいる特許請求の
範囲第16項又は第17項記載の装置。 19 該直列ビツトストリームが対の時分割多重
化された複数のチヤンネルのビツトで該第1のメ
モリ手段に記憶される特許請求の範囲第13項乃
至第18項記載のいづれか1つの項に記載の装
置。 20 該第1のメモリ手段及び該第2のメモリ手
段172,176がシフトレジスターを具備し、
該直列ビツトストリームを該第1のメモリ手段に
記憶するための手段174が該直列ビツトストリ
ームのビツトレートで該第1のメモリ手段及び第
2のメモリ手段にデータをシフトするための手段
を具備し、該直列ビツトストリームが該第1のメ
モリ手段の直列入力に供給される特許請求の範囲
第13項乃至第19項のいづれか1つの項に記載
の装置。 21 該直列ビツトストリームに256時分割多重
化されたチヤンネルがある特許請求の範囲第13
項乃至第20項のいづれか1つの項に記載の装
置。 22 任意の挿入されたゼロビツトを該メツセー
ジバイトから除くための手段; 第5のメモリ手段212と; 該第2のメモリ手段176に記憶された該指示
に応答して該第1のメモリ手段172からの情報
を該第5のメモリ手段に記憶するための手段21
0と;但し該情報は任意の挿入されたゼロビツト
を有するメツセージバイトを含んでいる、 第5のメモリ手段において該情報内の挿入され
たゼロビツトを検出するための手段228乃至2
32と; 検出手段に応答して、該第5のメモリ手段から
除かれた任意の挿入されたゼロビツトを該受取つ
たメツセージバイトに供給するための手段22
2,238又は242 とを具備する特許請求の範囲第13項乃至第21
項のいづれか1つの項に記載の装置。 23 該第5のメモリ手段212がシフトレジス
ターを具備している特許請求の範囲第22項記載
の装置。
産業上の利用分野
本発明はビツトオリエンテツドプロトコル
(bit oriented protocol(BOP))データリンクコ
ントロール(data link control(DLC))マルチ
プレクサ及びデマルチプレクサに関する。 従来の技術及び発明が解決しようとする問題点 BOP及びそのためのデバイスは公知であり、
そしてMotorola、Inc.のMC6854及びIntel Corp
の8273データリンクコトローラチツプの如き集積
回路デバイスにおける単一のチヤンネルに対して
インプレーメント(implement)されてきた。
BOPの実例はSDLC(IBM社の高水準データリン
クコントロール)、HDLC(高水準データリンクコ
ントロール)及びADCCP(Advanced Data
Communications Control Procedure)である。
BOPの引例の概説ではKyu等の1980年に発行さ
れ、且つ「Advanced Data link Controlle」と
題する米国特許第4225919号の序言の部分に記さ
れている。 データ通信の増加と共に例えば各々が所望のス
イツチング機能を取扱うためのプロセツサを含む
通信交換局とリモートパケツトデータノード
(remote packet data node)との間で多重DLC
チヤンネルの伝送を容易にし、且つこのようなチ
ヤンネルのデマルチプレキシングを容易にする必
要がある。同時に、このようなプロセツサをチヤ
ンネルにメツセージ中フラグの発生を防止するた
めに、フレーム指示フラグ、CRC(巡回冗長検
査)(Cyclic redandancy check))バイト、及び
挿入されたゼロ(inserted zero)ビツトにより
DLCフレーム内にメツセージをフオーマツタす
る(formatting)多重化(multiplexing)タスク
及び対応するデマルチプレキシングタスクから解
放することが望ましい。 単一路上の多数のDLCチヤンネルは各チヤン
ネルに対して1つ設けられた単一のチヤンネルコ
ントローラからの出力を多重化することによつて
提供されるが、このようなアプローチは不便であ
り、そして費用がかかり、且つ多数の多重化され
たチヤンネルに対しては非実用的である傾向があ
る。例えば、各DLCチヤンネルはビツトストレ
ート16kb/sのデータを含むことができ、従つ
て256のそのようなチヤンネルは4.096MHz直列伝
送リンク上でタイムマルチプレクス(time
muliplex)されることができる。しかし、公知
の単一のチヤンネルDLCコントローラを使用す
ると、これは256データリンクコントローラ集積
回路を必要とする。 問題を解決するための手段 従つて、本発明の目的は多重化されたDLCチ
ヤンネルの伝送及び受信を容易にすることであ
る。 本発明の1見地によれば、各フレームが少くと
もオープニングフラグバイト(opening flag
byte)と、送信されるべきそれぞれのチヤンネル
のメツセージのバイトを含む複数のメツセージバ
イトとを含んでいて、フラグバイトが一連の所定
数の連続的な1ビツトを含み、メツセージバイト
のビツトがゼロビツト挿入を受け、これによつて
メツセージ内の該フラグバイトの発生が避けられ
る、ビツトオリエンテツドプロトコルフレームを
用いて時分割多重化された直列ビツトストリーム
内の複数のチヤンネルからメツセージを伝送する
ための装置が提供され、該装置は: 第1及び第2のメモリ手段と;該直列ビツトス
トリームを該第1のメモリ手段から得るための手
段と;伝送されるべきチヤンネルのメツゼージに
応答して該第1のメモリ手段にフラグバイトを記
憶し、且つ該フラグバイトの該第1のメモリ手段
における相対的位置の指示を該第2のメモリ手段
に記憶するための手段と;該直列ビツトストリー
ムが該第1のメモリ手段から得られるとき該第2
のメモリ手段に記憶された該指示に応答して、伝
送されるべきメツセージバイトを提供し;該ゼロ
ビツト挿入を行ない;第1のメモリ手段に任意の
挿入されたゼロビツトを有するバイトを記憶し、
挿入されたゼロビツトの数ナンバーによつて該第
2のメモリ手段に記憶された該指示を更新するた
めの手段とを具備することを特徴としている。 本発明の他の見地によれば、各フレームが少く
ともオープニングフラグバイトと、該オープニン
グフラグバイトに続く初期アドレスを含む複数の
メツセージとを含んでおり、該フラグバイトが一
連の所定数の連続的な1ビツトを含んでいて、該
メツセージのバイトが挿入されたゼロビツトを含
んでおり、これによつて該メツセージ内のフラグ
バイトの発生が避けられる、ビツトオリエンテツ
ドプロトコルフレームを用いて時分割多重化され
た直列ビツトストリームからの複数のチヤンネル
からメツセージを受取るための装置が提供され、
該装置が; 第1及び第2のメモリ手段と;該直列ビツトス
トリームを該チヤンネルの次に続アドレスにおけ
る所定のアドレスコードと一緒にチヤンネルのオ
ープニングフラグバイトを検出するための該第1
のメモリ手段に記憶し、且つそのような検出に応
答して該フラグバイトの第1のメモリ手段におけ
る相対的位置の指示を該第2のメモリ手段に記憶
するための手段と;該直列ビツトストリームが該
第1のメモリ手段に記憶されるとき該第2のメモ
リ手段に記憶された該指示に応答して、任意の挿
入されたゼロビツトを有するメツセージバイトを
該第1のメモリ手段から得るため;受取つたメツ
セージバイトを生ずる該メツセージバイトから任
意の挿入されたゼロバイトを除くため;除かれた
ゼロバイトのナンバーによつて該第2のメモリ手
段に記憶された該指示を更新するための手段とを
具備することを特徴としている。 本発明は添付図面を参照して以下の説明から更
によく理解されるであろう。 実施例 第1図を参照して説明すると、公知の形式の
HDLCフレームが示されており、これはオープニ
ングフラグ10と、アドレスフイールド12と、
制御フイールド14と、情報フイールド16と、
CRC(巡回冗長検査)フイールド18と、クロー
ジングフラグ20とを具備している。以下の説明
では、アドレスフイールド12と、制御フイール
ド14と、情報フイールド16とは集合的にメツ
セージと言われ、これは256の8・ビツトバイト
までを含むことができる。 以下に記載されたマルチプレクサは必要なオー
プニングフラグ10,CRCフイールド及びクロ
ージングフラグ20を各メツセージに加えて、メ
ツセージを256の個々のチヤンネルから単一の直
列伝送路上へ多重化するのに役立つ。CRCフイ
ールド18は2つの8−ビツトバイトより成つて
いる。オープニング及びクロージングフラグ10
及び20は同一であり、各フラグは8・ビツトバ
イトφ111111φによつて構成されている。メツセ
ージ又はCRCフイールド内でこのシーケンスが
起るのを防ぐため、マルチプレクサはまたそれが
同じチヤンネルに対してこれ等のフイールド中に
5つの連続的なビツトの任意のシーケンスに続く
追加のゼロビツトを挿入してメツセージ及び
CRCフイールドにゼロビツト挿入を提供する。
これが達成される方法が以下に詳細に記載されて
いる。 第2a図はマルチプレクサの1つの適用を例示
している。この適用ではマルチプレクサ30は破
線のボツクス32によつて示されている如く、所
謂保守員(customer)アクセスモジユール、又
はCAM34を含む中央電話局スイツチの近くに
配置されている。CAM34は以下に説明する如
く256の電話チヤンネルに対してデイジタル信号
情報を取扱うためにマルチプレクサ30と相互に
作用する。この信号情報はリモートパケツトデー
タノード38から直列データ伝送リンク36を経
て入つて来るHDLCフオーマツトの256データチ
ヤンネルに対する直列データを用いてマルチプレ
クサ30によつてインターリーブされる。マルチ
プレクサ30はその結果得られた直列データスト
リームをデイジタル加入者ループの如き、直列デ
ータ伝送リンク40へ供給し、従つてその1つの
みが例示されているデイジタル電話42及びデー
タターミナル44の如きそれに結合されるアドレ
ス可能なデバイスに供給する。 第2b図は、この場合にはパケツトデータノー
ド38において直列伝送リンク36上の256チヤ
ンネルに対してHDLCフオーマツトの直列データ
を生ずるためのマルチプレクサ30の第2の適用
を例示している。この場合には、マルチプレクサ
30は信号情報のHDLCフレームをデータの
HDLCフレームによつてインターリーブしない
が、単に多重化したHDLCデータフレームを生ず
る。このためマルチプレクサ30は第2b図に例
示されている如くその入力において一定の論理1
を供給され、そしてまた外部クロツク周波数
4.096MHzを供給される。この周波数は256チヤン
ネルの各々に対し伝送率16kb/sに相当する。 マルチプレクサ30の配置及び作動は第3a
図、第3b図及び第3c図、集合的に第3図と言
う、を参照して以下に記載されている。 伝送リンク36から入つて来る直列データは
3584−ビツト情報シフトレジスター50の直列入力
へ印加され(第3a図)、その直列出力がライン
52上にマルチプレクサの直列データ出力を構成
する。用語「シフトレジスター」以下の記載では
「レジスター」に略されている。入つて来るデー
タはまた同期及びクロツクリカバリイ回路54に
印加され、これが第4図に例示されている信号
SH及びLDを生ずる。信号SHは伝送リンク36
及びライン52上の直列データレートに対応する
4.096MHzの周波数を有している。従つて信号SH
はクロツク信号としてレジスター50に印加され
てそこを通るデータをシフトする。 いかなる瞬間でも情報レジスター50は256チ
ヤンネルの各の14ビツトを記憶する。第3a図に
示されている如く、1チヤンネルの14ビツトは7
対のビツトとして位置1,2;3,4;……D,
Eに記憶される。他のチヤンネルの14ビツトは同
様にビツト位置3′,4′;5′,6′;……F′,
G′において対に記憶される。各チヤンネルのビ
ツトは加入者ループ40に結合された加入者へ供
給される個々のマルチプレクスフレームに2つの
隣接するビツトを提供する便宜のために対で記憶
される。従つて、回路54は第4図に示されてい
る如く、信号SHの2つのパルス毎に1パルスの
信号LDを生ずる。 論理「1」である同じチヤンネル上の連続
HDLCフレーム間のすべてのビツトのHDLCオプ
シヨンは伝送リンク36上のデータに対して行な
われと仮定する。従つて、8つ連続する1が存在
すればチヤンネルはアイドル又はフリーとなるよ
うに決定される。このステータスは2つの8−入
力ANDゲート56及び58によつて検出され、
その入力はレジスター50のそれぞれビツト位置
1乃至8及び2至9の出力に結合される。レジス
ター50のビツト位置1乃至8がすべて1であれ
ば、ゲート56は信号α=1を生じ、そしてゲー
ト60を抑制する。レジスター50がビツト位置
1で「0」及びビツト位置2乃至9で1を有して
いればゲート60は信号β=1を生ずる。いづれ
の場合でも、ゲート62はチヤンネルがアイドル
又はフリーであるとき信号FR=1を生ずる。こ
の信号FR=1は以下に説明する如く、チヤンネ
ルステータスレジスター88(第3b図)にチヤ
ンネル−アイドルステータをセツトするのに使用
される。 伝送リンク36上のチヤンネルがフリーでない
とき、これ等の情報は情報レジスター50を通り
変化せず出力ライン52へ直列に送られる。チヤ
ンネルがフリーになると、情報は以下に説明する
方式でマルチプレクサによつてチヤンネル上に挿
入されることができる。第2b図に示されたマル
チプレクサの適用においては、マルチプレクサ3
0の直列入力に印加された論理「1」入つて来る
チヤンネルのすべてが常にアイドル又はフリーで
ある状態と同等である。 情報とチヤンネル上に挿入するためCAM34
(第2a図)又はパケツトデータノード38(第2
b図)のプロセツサが最初に第1図を参照して既
に説明した256の8・ビツトバイトのメツセージ
より成つているこの情報をメモリにロードする。
従つて、このメモリは256チヤンネルの各々に対
して256バイトまでの記憶装置を備えている64k
バイトメモリが好都合である。このようなメモリ
の1部の構成が第5図に示されている。例示され
ている如く、特定のチヤンネルに割当てられてい
るこのメモリ66の任意の256−バイト部分は高
(high)アドレスバイトまで選択可能であり、そ
してこの部分における256バイトの任意のものが
低(10w)アドレスバイトまで選択可能であり、
以下に説明する如く、直接メモリアクセス
(DMA)に対して供給されるアドレスである。 プロセツサがチヤンネル上に送られるべきメツ
セージをチヤンネルへ割当てられるメモリ66の
部分内へ最低アドレス(lowest adress)で送ら
れるべき最後のバイトをロードする。例えば、メ
ツセージが信号アドレスバイト(フイールド1
2)、単一の制御バイト(フイールド14)、及び
単一の情報バイト(フイールド16)より成つて
いれば、これ等のバイトはそれぞれ位置2,1、
及びφ内にロードされ、そして以下に説明する如
くこの順にDAMによつて読出される。 メツセージをメモリ66内へロードした後、プ
ロセツサはマルチプレクサステータスフリツプ−
フロツプ68(第3b)にアドレスしてそのデー
タバス70を経てマルチプレクサ30が命令
(instruction)を受け入れるのにフリーであるか
どうかを決定する。もしもそれがフリーであれば
フリツプフロツプ68はセツトされず(その出力
Q=0)、従つてプロセツサはデータバス70を
経てこのフリツプフロツプ68をセツトし、チヤ
ンネルナンバーレジスター72に関連するナンバ
ーを(又は高アドレスバイト)、8−ビツト命令
レジスター74に命令(instruction)をロード
し、そして送られるべきメツセージの場合には、
バイトナンバーレジスター76に送られるべきメ
ツセージのバイトナンバーよりも少ないナンバー
をロードする。マルチプレクサがフリーでなけれ
ば、プロセツサはそれがこれ等のレジスターをロ
ードする前にフリーになるまで待つ。 8−ビツトチヤンネルカウンター78は信号
LDの各パルスによつて増分されてすべての256チ
ヤンネルアドレスをサイクルし、カレント
(current)チヤンネルナンバーが任意の特定の時
間にチヤンネルカウンターに提供される。カレン
トチヤンネルはカレントチヤンネルに対応するレ
ジスター位置に隣接する斜線を引いた円によつて
第3図全体に亘り識別されている。カレントチヤ
ンネルがそのナンバー又はアドレスがレジスター
72に記憶されているチヤンネルであれば、比較
器80がライン82上に出力信号を生じ、それは
信号LD=1によつて、ANDゲート84を経てマ
ルチプレクサステータス(status)フリツプフロ
ツプ68をリセツトし、そしてレジスター74内
に記憶された命令を実行せしめる。従つてマルチ
プレクサがフリーになり他のチヤンネルに関する
命令を受け入れる。 レジスター74に記憶された命令は任意の種々
の可能な命令であることができ、その詳細な説明
は本発明の完全な理解には必要ではない。しかし
乍ら、これ等の命令はチヤンネルが自由であるか
どうか、チヤンネルステータスを試験するか又は
セツトするか(チヤンネルステータスは以下に論
述する)、チヤンネルのCRCフイールドを読出す
るか又はリセツトするかそしてリセツトを中断す
るかの決定のための命令を含むことができること
を述べておく。この目的のため、以下に説明する
チヤンネルステータスレジスター88の2−ビツ
ト部分、以下に説明する割込み(interrupt)レ
ジスター92の1−ビツト部分90はすべてプロ
セツサデータバス70に結合されている単一の制
御/状態レジスターの1部分を形成することがで
きることに注目されたい。 関連するチヤンネルがフリーである前の
(earlier)命令によつて確立後標準的にロードさ
れるメツセージを送る命令の場合、命令を実施す
るためのフローチヤートが第6a図に例示されて
いる。図示の如く、関連するチヤンネルステータ
スは以下に説明する如くチエツクされ、そしてこ
れがφφであればそれはφ1に変化され、且つバイ
トナンバーレジスター94はバス96を経てレジ
スター76からのナンバーをロードされる。この
ナンバーは送られるべきメツセージの第1のバイ
トが記憶されているメモリ66内の位置の低アド
レスバイトに対応している。 チヤンネルステータスはチヤンネルステータス
レジスター88の各チヤンネルに対して記憶され
ている2−ビツトナンバーであり、これは循環桁
送りレジスターとして配置された512ビツト位置
を有しており、その直列出力がまた既に述べたこ
のレジスターの2−ビツト部分86へ供給され
る。レジスター88の第1の2ビツト部分がステ
ータスインライン96に結合され、これを経てチ
ヤンネルステータスが変化されることができ(例
えば上述の信号FR=1に応答して)、シフトレジ
スター88のサイクル(cyclic)部分の最後の2
ビツト部分がライン98を経てステータスアウト
信号を与え、そして2−ビツト部分86がライン
100を経てステータスアウト信号を与える。チ
ヤンネルステータスレジスター88は信号SHに
よつてクロツクされる。各チヤンネルのチヤンネ
ルステータスバイトは下記の意味を有する4つの
可能な値を有することができる。 チヤンネルステータス 意 味 φφ チヤンネルアイドル φ1 オープニングフラグを送る 1φ メツセージを送る 11 CRCフイールド及びク ロージングフラグを送る 割込みレジスター92はチヤンネル当り1ビツ
トを有しており、且つ信号LDによつてクロツフ
される以外は、チヤンネルステータスレジスター
88に形状がほぼ似ていることをここに述べてお
く。従つて、割込みレジスター92は1−ビツト
部分90に加えて256−ビツトサイクル部分を有
して、各チヤンネルに対してINTR IN ライン
102を経て第1のビツト位置にセツトされるの
を妨げ、且つINTR OUT ライン104を経て
部分90から得られる。 またバイトナンバーレジスター94はそれが信
号SHによつてクロツフされ、且つサイクル部分
106における各チヤンネルに対して2つの直列
ビツト位置と、部分106の直列出力に結合され
る部分108において更に他の2つの直列ビツト
位置とを含んでいるという点で全体的な形におい
てチヤンネルステータスレジスター88に類似し
ている。しかし乍ら、バイトナンバーレジスター
94は各チヤンネルに対して8−ビツト低バイト
アドレスに適合する4ビツトワイド(wide)で
ある。更に、レジスター94はそのサイクルフイ
ードバツク路にデクリメント(decrementing)
回路110を含み、これが各低バイトアドレスを
マルチプレクサによつて伝送される各バイトに対
して1まで減少可能にする。更に、レジスター部
分106の第1の(カレント)チヤンネル位置は
上記の如きレジスター76から、又はデクレメン
ト回路110の出力から、あるいは2のプリセツ
ト値によつてバス112から選択的にロードされ
る。 レジスター94の部分108におけるカレント
チヤンネルバイトはゼロテストを受けて、この低
位アドレスバイトがゼロであるときライン114
上に信号ZT=1を提供する。次のチヤンネルの
低位アドレスバイトはレジスター94の部分10
6の平行出力からバス116へ供給される。この
次のチヤンネルのチヤンネルナンバーは回路11
8におけるチヤンネルカウンタ78の出力を増分
することによつて生成される。バス116上のこ
のチヤンネルナンバー及び低位アドレスバイトは
一緒に以下に説明する如くバイトを読出するため
のメモリ66に対して直接メモリアクセス
(DMA)のためのアドレスを構成する。 チヤンネルステータスに応答してφ1はライン
100上でステータスアウトとなりながら上述の
如くセツトする。チヤンネルがなおフリーであれ
ばオープニングフラグが情報レジスター50にセ
ツトアツプする。このためフローチヤートが第6
b図に例示されている。信号α=1であれば、レ
ジスター50のビツト位置1,2,3,………8
がすべて1であることを示しており、従つてこの
レジスターのビツト位置1及び8は「φ」にリセ
ツトされてビツト位置1乃至8においてオープニ
ングフラグφ111111φを生ずる。更に、以下に説
明するバイト境界(boundary)レジスター12
0(第3a図)のビツト位置4が「1」にセツト
される。信号β=1であれば、レジスター50の
ビツト位置2,3,……9はすべて「1」である
ことを指示し、従つてこのレジスターのビツト位
置2及び9が「φ」にリセツトされてビツト位置
2乃至9においてオープニングフラグを生ずる。
この場合にバイト境界レジスター120のビツト
位置5は「1」にセツトされる。いづれの場合で
も、チヤンネルステータスはステータスインライ
ン96を経て1φに変化され、そして以下に説明
するCRC(巡回冗長検査)記憶レジスター138
(第3c図)の関連するビツト位置はチヤンネル
の次のメツセージのためのCRC回路122を初
期設定するためゼロにリセツトされる。α=1で
もβ=1でもなければ、チヤンネルはもはやフリ
ーではなく、メツセージの送信はチヤンネルが再
びフリーとなるまで待たなければならない。 バイト境界レジスター120は2562−ビツトシ
フトレジスターであり、これは信号SHによつて
クロツフされ、そしてその直列入力は論理「φ」
で供給される。このレジスターは2つのレジスタ
ー間のビツト位置の対応関係を例示するため第3
a図においてレジスター50のすぐ下に描かれて
いる。送られるべきメツセージが情報レジスター
50内に挿入されている各々のチヤンネルに対し
て、論理「1」が情報レジスター50におけるチ
ヤンネルのバイトの第5の最後のビツトに対応す
るバイト境界レジスター120のそのバイト位置
にセツトされる。8−ビツトオープニングフラグ
に対して、これは上述の如く第4のビツトであ
る。さもなくば、バイト境界レジスターはその直
列入力を経て供給された論理「φ」を含む。 必要なオペレイテング速度を達成するため、マ
ルチプレクサにおけるオペレーシヨンはパイプラ
イン方式で(pipelined manner)第4図に示さ
れている如く、信号LDの3つのパルス周期に亘
つて行なわれる。3つのサイクルは読出し、プロ
セス及び書込みサイクルと言われており、そして
第4図に例示されている如く、異なるチヤンネル
に対して異なるサイクルが時間的にオーバラツプ
するようにして、チヤンネルKに対してこれ等の
サイクルはこの順序で順次に行なわれる。従つて
チヤンネルKに対するバイトが以下に説明する如
く処理されている間に、次のチヤンネルK+1に
対するバイトはメモリ66から読出されることが
でき、そして書込みオペレーシヨンが前のチヤン
ネルK−1に対して行なわれる。 読出し、プロセス及び書込みサイクルはそれぞ
れ信号RD=1、PR=1、及びWR=1に対応し
ており各々は3つのANDゲート124,126
及び128(第3a図)のそれぞれ1つによつて
信号LD=1により同時に生成される。これ等の
信号の生成(production)は信号PR=1に対す
るバイト境界レジスター120のビツト位置1又
は2、信号RDに対するレジスター120の先行
する2つのビツト位置1“及び2”の1つ、そし
て信号WRに対するレジスター120の次に続く
2つのビツト位置1′及び2′の1つにおける論理
「1」の存在に依存している。この目的のため、
ORゲート130,132,134がビツト位置
1″,2″とゲート124、ビツト位置1,2とゲ
ート126との間及びビツト位置1′,2′とゲー
ト128との間に結合される。更に、第3a図に
示されている如く信号α′,β′,α″及びβ″がレジ
ス
ター120のそれぞれビツト位置2,1,2′及
び1′の内容(content)に対応して生成される。 上記の如くレジスター120のビツト位置4又
は5における論理「1」セツトがそれぞれビツト
位置2″又は1″に達すると、信号LD=1によつ
てゲート124が信号RD=1を生じてチヤンネ
ルカウンター78においてカレントチヤンネルの
次に続くチヤンネルに対して読出しサイクルを行
なう。読出しサイクルのためのフローチヤートが
第6c図に示されている。 第6c図に例示されている如く、信号RD=1
に応答してこの次のチヤンネルのステータスはス
テータスアウトライン98を経てチエツクされ
る。この場合、チヤンネルステータスは1φであ
り、そして8−ビツトデータレジスター136
(第3c図)はメモリ66から伝送されるべきメ
ツセージの次のバイトでロードされ、これはこの
とき既述の如く回路118(第3b図)及びバス
116によつて与えられた適切なアドレスによつ
てアドレスされる。読出しサイクル中メモリ66
からのアドバンス(advanced)読出しが読出し
オペレーシヨンのための十分な時間(ample
time)(信号LD又は494nsの1サイクル)を生ぜ
しめる。あるいはまたチヤンネルステータスは1
1であることができ、この場合にデータレジスタ
ー126はその代りに下記の如くCRC記憶レジ
スター138(第3c図)からロードされる。い
づれの場合でも送られるべき残りのメツセージ
(又はCRCフイールド及びクロージングフラブ)
のバイトナンバーよりも少ない1(one)に対応
する、バス116上の低アドレスバイトは回路1
10によつてデクレメントされる。 信号LDの次のパルスにより信号PR=1がゲー
ト126によつてつくられ、そして信号α′=1又
は信号β′=1が、レジスター120のそれぞれビ
ツト位置2又は1における論理“1”によつてつ
くられる。これはカウンター78におけるカレン
トチヤンネルに対するプロセスサイクルに対応す
る。このプロセスサイクルに対するフローチヤー
トが第6d図及び第6e図に例示されており、第
6d図は第6e図の全プロセスサイクルの1部分
を形成するバイトの処理を例示している。 第6e図に示された如く、信号PR=1に応答
してカレントチヤンネルのステータスはステータ
スアウトライン100を経てチエツクされる。こ
の場合チヤンネルステータスは1φであり、従つ
てデータレジスター136に記憶されたカウント
チヤンネルのメツセージのバイトは第6d図に例
示されている如く、且つ以下に説明する如く処理
される。この処理がチヤンネルに対するCRCリ
マインダー(remainder)の必要な更新及びゼロ
ビツトの任意の必要な挿入を与えてオープニング
フラグとクロージングフラグとの間の5以上の連
続的な「1」のシーケンスを避ける。 第6d図に示されている如く、信号α′=1であ
れば10−ビツトデータレジスター140(第3c
図)のビツト位置6,7,8,9及びAは情報レ
ジスター50のそれぞれビツト位置1,2,3,
4及び5の内容をロードされ、これに対して信号
β′=1であればレジスター140のこれ等のビツ
トはレジスター50のそれぞれのビツト位置2,
3,4,5及び6の内容をロードされる。α′=1
でもなく、β′=1でもなければエラー状態が存在
する。 従つて情報レジスター50から伝送されている
カレントチヤンネルのバイトの最後の5つのビツ
トが順番にデータレジスター140の最初の5つ
のビツト位置6乃至A内にロードされる。更に、
第6d図に示されている如く、8−ビツトデータ
レジスター142(第3c図)はRR=1によつ
てデータレジスター136に含まれたバイトでロ
ードされ、チヤンネルに対して16−ビツトCRC
リマインダーが以下に説明する如くCRC記憶レ
ジスター138からCRC回路122に伝送され、
そして信号プリセツト=1が短い周期の間つくら
れて以下に説明する如くカウンターをプリセツト
する。 CRC記憶レジスター138は4096−ビツト循
環桁送り(cyclic shift)レジスターであり、こ
れは信号SHによつてクロツクされ、且つ8対の
隣接するビツト位置における各チヤンネルに対し
て16−ビツトCRCリマインダーを記憶し、その
中のいくつかのみがカレントチヤンネル(アンプ
ライムドナンバー(unprimed number))及びプ
レシーデイング(preceding)チヤンネル(プラ
イムド(primed)ナンバー)に対して第3c図
に表わされている。CRC回路122は第3c図
に例示された如く公知の手法で配置された16−ビ
ツトシフトレジスター及び排他的論理和ゲートを
含んでいる。上述の如く、プロセスサイクルにお
いて、CRC回路122はCRC記憶レジスター1
38からカレントチヤンネルに対するCRCリマ
インダーをロードされ、従つてCRCリマインダ
ーは更新されることができる。更新後、以下に説
明する書込みサイクルにおいて、CRC記憶レジ
スター138が更新されて、更新されたCRCリ
マインダーはCRC回路122からCRC記憶レジ
スター138における前のチヤンネルのビツト位
置(プライムドナンバー)内に伝送され、従つて
所望のパイプライン化された(pipelined)オペ
レーシヨンを維持する。 信号プリセツト=1はダウンカウンター144
(第3c図)を10のカウントにプリセツトし、そ
してダウンカウンター146を8のカウントにプ
リセツトする。30MHz発振器148はANDゲー
ト150の1方の入力へ供給されるその出力パル
スを有しており、その他方の入力はこのカウンタ
ーのカウントがゼロでないときはいつでもカウン
ター144の出力によつて使用可能にされる。高
速(fast)クロツク信号CKがつくられるゲート
150の出力はカウンター144のデクレメント
入力に供給され、これによつて信号CKの各パル
スは1だカウンター144のカウントを減少す
る。その結果、カウンター144がプリセツトす
る毎に、信号CKの一連の10パルスがつくられる。
信号SH及びLDに対する、これ等のパルスのタイ
ミングが第4図に示されている。しかし乍ら、第
4図は信号CKの3つのパルスシーケンスを示し
ているが、実際には各このようなシーケンスの生
成は信号プリセツト=1に依存しており、これは
更にバイト境界レジスター120における論理
「1」の位置に依存していることを述べておく。 信号CKは3つの入力ANDゲート152の1つ
の入力及びレジスター140のクロツク入力へ供
給される。5つの入力NANDゲート154はレ
ジスター140のビツト位置6,7,8,9及び
Aの出力に接続されたその入力を有しており、従
つて5つの連続的な論理「1」がこのレジスター
のこれ等のビツト位置に現われる時にはいつでも
論理「0」出力を生ずる。ゲート154の出力は
ゲート152の他の入力、2つの入力ANDゲー
ト156、及び2つのビツトを挿入されたビツト
レジスター158のクロツク入力へ接続される。
このレジスター158は信号プリセツト=1によ
つてゼロにリセツトし、そして論理「1」を供給
される直列データ入力と、信号γ及びδを生ずる
出力とを有しており、その機能は以下に説明す
る。 ゲート152の第3の入力はカウンター146
のカウントがゼロでない時はいつでもカウンター
146によつて使用可能である。このゲート15
2の出力はカウンター146のデクレメント入力
に接続され、これによつてカウンター146のカ
ウントはゲート152を通過される信号CKの各
パルスに対して1だけ減少される。ゲート152
は5つの連続的な論理「1」がレジスター140
のビツト位置6乃至Aに起きる時はいつでもゲー
ト154の出力によつて抑止されるが、その配置
は5つの連続的な論理「1」の2つのこのような
セツトがいかなる1つのプロセスサイクルにも起
ることができないようになつており、これによつ
てゲート152は信号CKの10パルスの2以下に
対して抑止される。従つてゲート152はその出
力に一連の8パルスの信号CKを生じ、この8パ
ルスがデータレジスター142及びCRC回路1
22のクロツク入力に印加される。データレジス
ター142の直列データ出力はCRC回路122
の直列入力及びゲート156の第2の入力へ接続
され、ゲート156の出力がデータレジスター1
40の直列データ入力へ接続される。 従つてプロセスサイクル中、カウンター144
及び146のプリセツテイングに応答して、デー
タレジスター142におけるバイトの8ビツトは
直列データレジスター140内へ移送され、その
内容が10パルスの信号CKの各々に対してシフト
される(第3c図に示された如く左え)。同時に、
CRCリマインダーはCRC回路122によつて更
新される。いかなる時でも5つの連続的な論理
「1」がレジスター140のビツト位置6乃至A
に起れば、ゼロビツトは次のビツトとしてゲート
152及び156の抑止によつて挿入される。挿
入される各ゼロビツトに対して、論理「1」がレ
ジスター158内へシフトされ、プロセスサイク
ルの終りにその出力γ,δはビツトが挿入されな
いか又はそれぞれ2つのゼロビツトが挿入された
かどうかによつてφφ;1,φ;又は1,1であ
る。第4図からこのすべては信号LDの2つの連
続的なパルス間で行なわれることに注目すべきで
ある。 プロセスサイクルにおいて起り得る他の可能性
について説明する前に、書込サイクルについて第
6fのフローチヤートを参照して以下に説明する。 信号LDの次のパルスはゲート128によつて
生じた信号WR=1となり、そして信号α″=1又
は信号β″=1はバイト境界レジスター120のそ
れぞれのバイト位置2′又は1′における論理
「1」によつて生ずる。第6f図に示された如く、
信号WR=1に応答してレジスター140の内容
にはレジスター50内へ、α″=1であればバイ
ト位置7′乃至G′内へ、又はβ″=1であればバイ
ト位置6′内へロードされる。このようにして、
メモリ66から初めて読出されたデータは、2つ
の挿入されたゼロバイトか又は1つの挿入された
ゼロバイト及び1つの次のゼロバイト、又は挿入
されないゼロバイト及び2つの次のゼロバイトの
いづれかと一緒に、チヤンネルの先行するバイト
に直接つづいて伝送のための正しい位置に情報レ
ジスター50内に書込まれる。 更に、第6f図に示されている如く、CRC回
路122における更新されたCRCは上述の如く
CRC記憶レジスター138内に移送され、そし
て新バイト境界レジスター論理「1」ビツトがバ
イト境界レジスター120内にセツトされる。こ
の論理「1」ビツトは上述の如くレジスター50
におけるチヤンネルのバイトの第5の最後のビツ
トに対応するレジスター120におけるそのビツ
ト位置にセツトされる。この第5の最後のビツト
位置は信号α″=1であるか又はβ″=1であるか
どうかに依存するばかりでなく、いかなる挿入さ
れたゼロビツトをも含むバイトの長さ(いかなる
次のゼロビツトを除く8,9、又は10ビツト)
に、従つてレジスター158によつて生じた信号
γ及びδに依存している。従つて、論理「1」に
セツトされるレジスター120におけるビツト位
置は下記のテーブルによつて与えられる。
(bit oriented protocol(BOP))データリンクコ
ントロール(data link control(DLC))マルチ
プレクサ及びデマルチプレクサに関する。 従来の技術及び発明が解決しようとする問題点 BOP及びそのためのデバイスは公知であり、
そしてMotorola、Inc.のMC6854及びIntel Corp
の8273データリンクコトローラチツプの如き集積
回路デバイスにおける単一のチヤンネルに対して
インプレーメント(implement)されてきた。
BOPの実例はSDLC(IBM社の高水準データリン
クコントロール)、HDLC(高水準データリンクコ
ントロール)及びADCCP(Advanced Data
Communications Control Procedure)である。
BOPの引例の概説ではKyu等の1980年に発行さ
れ、且つ「Advanced Data link Controlle」と
題する米国特許第4225919号の序言の部分に記さ
れている。 データ通信の増加と共に例えば各々が所望のス
イツチング機能を取扱うためのプロセツサを含む
通信交換局とリモートパケツトデータノード
(remote packet data node)との間で多重DLC
チヤンネルの伝送を容易にし、且つこのようなチ
ヤンネルのデマルチプレキシングを容易にする必
要がある。同時に、このようなプロセツサをチヤ
ンネルにメツセージ中フラグの発生を防止するた
めに、フレーム指示フラグ、CRC(巡回冗長検
査)(Cyclic redandancy check))バイト、及び
挿入されたゼロ(inserted zero)ビツトにより
DLCフレーム内にメツセージをフオーマツタす
る(formatting)多重化(multiplexing)タスク
及び対応するデマルチプレキシングタスクから解
放することが望ましい。 単一路上の多数のDLCチヤンネルは各チヤン
ネルに対して1つ設けられた単一のチヤンネルコ
ントローラからの出力を多重化することによつて
提供されるが、このようなアプローチは不便であ
り、そして費用がかかり、且つ多数の多重化され
たチヤンネルに対しては非実用的である傾向があ
る。例えば、各DLCチヤンネルはビツトストレ
ート16kb/sのデータを含むことができ、従つ
て256のそのようなチヤンネルは4.096MHz直列伝
送リンク上でタイムマルチプレクス(time
muliplex)されることができる。しかし、公知
の単一のチヤンネルDLCコントローラを使用す
ると、これは256データリンクコントローラ集積
回路を必要とする。 問題を解決するための手段 従つて、本発明の目的は多重化されたDLCチ
ヤンネルの伝送及び受信を容易にすることであ
る。 本発明の1見地によれば、各フレームが少くと
もオープニングフラグバイト(opening flag
byte)と、送信されるべきそれぞれのチヤンネル
のメツセージのバイトを含む複数のメツセージバ
イトとを含んでいて、フラグバイトが一連の所定
数の連続的な1ビツトを含み、メツセージバイト
のビツトがゼロビツト挿入を受け、これによつて
メツセージ内の該フラグバイトの発生が避けられ
る、ビツトオリエンテツドプロトコルフレームを
用いて時分割多重化された直列ビツトストリーム
内の複数のチヤンネルからメツセージを伝送する
ための装置が提供され、該装置は: 第1及び第2のメモリ手段と;該直列ビツトス
トリームを該第1のメモリ手段から得るための手
段と;伝送されるべきチヤンネルのメツゼージに
応答して該第1のメモリ手段にフラグバイトを記
憶し、且つ該フラグバイトの該第1のメモリ手段
における相対的位置の指示を該第2のメモリ手段
に記憶するための手段と;該直列ビツトストリー
ムが該第1のメモリ手段から得られるとき該第2
のメモリ手段に記憶された該指示に応答して、伝
送されるべきメツセージバイトを提供し;該ゼロ
ビツト挿入を行ない;第1のメモリ手段に任意の
挿入されたゼロビツトを有するバイトを記憶し、
挿入されたゼロビツトの数ナンバーによつて該第
2のメモリ手段に記憶された該指示を更新するた
めの手段とを具備することを特徴としている。 本発明の他の見地によれば、各フレームが少く
ともオープニングフラグバイトと、該オープニン
グフラグバイトに続く初期アドレスを含む複数の
メツセージとを含んでおり、該フラグバイトが一
連の所定数の連続的な1ビツトを含んでいて、該
メツセージのバイトが挿入されたゼロビツトを含
んでおり、これによつて該メツセージ内のフラグ
バイトの発生が避けられる、ビツトオリエンテツ
ドプロトコルフレームを用いて時分割多重化され
た直列ビツトストリームからの複数のチヤンネル
からメツセージを受取るための装置が提供され、
該装置が; 第1及び第2のメモリ手段と;該直列ビツトス
トリームを該チヤンネルの次に続アドレスにおけ
る所定のアドレスコードと一緒にチヤンネルのオ
ープニングフラグバイトを検出するための該第1
のメモリ手段に記憶し、且つそのような検出に応
答して該フラグバイトの第1のメモリ手段におけ
る相対的位置の指示を該第2のメモリ手段に記憶
するための手段と;該直列ビツトストリームが該
第1のメモリ手段に記憶されるとき該第2のメモ
リ手段に記憶された該指示に応答して、任意の挿
入されたゼロビツトを有するメツセージバイトを
該第1のメモリ手段から得るため;受取つたメツ
セージバイトを生ずる該メツセージバイトから任
意の挿入されたゼロバイトを除くため;除かれた
ゼロバイトのナンバーによつて該第2のメモリ手
段に記憶された該指示を更新するための手段とを
具備することを特徴としている。 本発明は添付図面を参照して以下の説明から更
によく理解されるであろう。 実施例 第1図を参照して説明すると、公知の形式の
HDLCフレームが示されており、これはオープニ
ングフラグ10と、アドレスフイールド12と、
制御フイールド14と、情報フイールド16と、
CRC(巡回冗長検査)フイールド18と、クロー
ジングフラグ20とを具備している。以下の説明
では、アドレスフイールド12と、制御フイール
ド14と、情報フイールド16とは集合的にメツ
セージと言われ、これは256の8・ビツトバイト
までを含むことができる。 以下に記載されたマルチプレクサは必要なオー
プニングフラグ10,CRCフイールド及びクロ
ージングフラグ20を各メツセージに加えて、メ
ツセージを256の個々のチヤンネルから単一の直
列伝送路上へ多重化するのに役立つ。CRCフイ
ールド18は2つの8−ビツトバイトより成つて
いる。オープニング及びクロージングフラグ10
及び20は同一であり、各フラグは8・ビツトバ
イトφ111111φによつて構成されている。メツセ
ージ又はCRCフイールド内でこのシーケンスが
起るのを防ぐため、マルチプレクサはまたそれが
同じチヤンネルに対してこれ等のフイールド中に
5つの連続的なビツトの任意のシーケンスに続く
追加のゼロビツトを挿入してメツセージ及び
CRCフイールドにゼロビツト挿入を提供する。
これが達成される方法が以下に詳細に記載されて
いる。 第2a図はマルチプレクサの1つの適用を例示
している。この適用ではマルチプレクサ30は破
線のボツクス32によつて示されている如く、所
謂保守員(customer)アクセスモジユール、又
はCAM34を含む中央電話局スイツチの近くに
配置されている。CAM34は以下に説明する如
く256の電話チヤンネルに対してデイジタル信号
情報を取扱うためにマルチプレクサ30と相互に
作用する。この信号情報はリモートパケツトデー
タノード38から直列データ伝送リンク36を経
て入つて来るHDLCフオーマツトの256データチ
ヤンネルに対する直列データを用いてマルチプレ
クサ30によつてインターリーブされる。マルチ
プレクサ30はその結果得られた直列データスト
リームをデイジタル加入者ループの如き、直列デ
ータ伝送リンク40へ供給し、従つてその1つの
みが例示されているデイジタル電話42及びデー
タターミナル44の如きそれに結合されるアドレ
ス可能なデバイスに供給する。 第2b図は、この場合にはパケツトデータノー
ド38において直列伝送リンク36上の256チヤ
ンネルに対してHDLCフオーマツトの直列データ
を生ずるためのマルチプレクサ30の第2の適用
を例示している。この場合には、マルチプレクサ
30は信号情報のHDLCフレームをデータの
HDLCフレームによつてインターリーブしない
が、単に多重化したHDLCデータフレームを生ず
る。このためマルチプレクサ30は第2b図に例
示されている如くその入力において一定の論理1
を供給され、そしてまた外部クロツク周波数
4.096MHzを供給される。この周波数は256チヤン
ネルの各々に対し伝送率16kb/sに相当する。 マルチプレクサ30の配置及び作動は第3a
図、第3b図及び第3c図、集合的に第3図と言
う、を参照して以下に記載されている。 伝送リンク36から入つて来る直列データは
3584−ビツト情報シフトレジスター50の直列入力
へ印加され(第3a図)、その直列出力がライン
52上にマルチプレクサの直列データ出力を構成
する。用語「シフトレジスター」以下の記載では
「レジスター」に略されている。入つて来るデー
タはまた同期及びクロツクリカバリイ回路54に
印加され、これが第4図に例示されている信号
SH及びLDを生ずる。信号SHは伝送リンク36
及びライン52上の直列データレートに対応する
4.096MHzの周波数を有している。従つて信号SH
はクロツク信号としてレジスター50に印加され
てそこを通るデータをシフトする。 いかなる瞬間でも情報レジスター50は256チ
ヤンネルの各の14ビツトを記憶する。第3a図に
示されている如く、1チヤンネルの14ビツトは7
対のビツトとして位置1,2;3,4;……D,
Eに記憶される。他のチヤンネルの14ビツトは同
様にビツト位置3′,4′;5′,6′;……F′,
G′において対に記憶される。各チヤンネルのビ
ツトは加入者ループ40に結合された加入者へ供
給される個々のマルチプレクスフレームに2つの
隣接するビツトを提供する便宜のために対で記憶
される。従つて、回路54は第4図に示されてい
る如く、信号SHの2つのパルス毎に1パルスの
信号LDを生ずる。 論理「1」である同じチヤンネル上の連続
HDLCフレーム間のすべてのビツトのHDLCオプ
シヨンは伝送リンク36上のデータに対して行な
われと仮定する。従つて、8つ連続する1が存在
すればチヤンネルはアイドル又はフリーとなるよ
うに決定される。このステータスは2つの8−入
力ANDゲート56及び58によつて検出され、
その入力はレジスター50のそれぞれビツト位置
1乃至8及び2至9の出力に結合される。レジス
ター50のビツト位置1乃至8がすべて1であれ
ば、ゲート56は信号α=1を生じ、そしてゲー
ト60を抑制する。レジスター50がビツト位置
1で「0」及びビツト位置2乃至9で1を有して
いればゲート60は信号β=1を生ずる。いづれ
の場合でも、ゲート62はチヤンネルがアイドル
又はフリーであるとき信号FR=1を生ずる。こ
の信号FR=1は以下に説明する如く、チヤンネ
ルステータスレジスター88(第3b図)にチヤ
ンネル−アイドルステータをセツトするのに使用
される。 伝送リンク36上のチヤンネルがフリーでない
とき、これ等の情報は情報レジスター50を通り
変化せず出力ライン52へ直列に送られる。チヤ
ンネルがフリーになると、情報は以下に説明する
方式でマルチプレクサによつてチヤンネル上に挿
入されることができる。第2b図に示されたマル
チプレクサの適用においては、マルチプレクサ3
0の直列入力に印加された論理「1」入つて来る
チヤンネルのすべてが常にアイドル又はフリーで
ある状態と同等である。 情報とチヤンネル上に挿入するためCAM34
(第2a図)又はパケツトデータノード38(第2
b図)のプロセツサが最初に第1図を参照して既
に説明した256の8・ビツトバイトのメツセージ
より成つているこの情報をメモリにロードする。
従つて、このメモリは256チヤンネルの各々に対
して256バイトまでの記憶装置を備えている64k
バイトメモリが好都合である。このようなメモリ
の1部の構成が第5図に示されている。例示され
ている如く、特定のチヤンネルに割当てられてい
るこのメモリ66の任意の256−バイト部分は高
(high)アドレスバイトまで選択可能であり、そ
してこの部分における256バイトの任意のものが
低(10w)アドレスバイトまで選択可能であり、
以下に説明する如く、直接メモリアクセス
(DMA)に対して供給されるアドレスである。 プロセツサがチヤンネル上に送られるべきメツ
セージをチヤンネルへ割当てられるメモリ66の
部分内へ最低アドレス(lowest adress)で送ら
れるべき最後のバイトをロードする。例えば、メ
ツセージが信号アドレスバイト(フイールド1
2)、単一の制御バイト(フイールド14)、及び
単一の情報バイト(フイールド16)より成つて
いれば、これ等のバイトはそれぞれ位置2,1、
及びφ内にロードされ、そして以下に説明する如
くこの順にDAMによつて読出される。 メツセージをメモリ66内へロードした後、プ
ロセツサはマルチプレクサステータスフリツプ−
フロツプ68(第3b)にアドレスしてそのデー
タバス70を経てマルチプレクサ30が命令
(instruction)を受け入れるのにフリーであるか
どうかを決定する。もしもそれがフリーであれば
フリツプフロツプ68はセツトされず(その出力
Q=0)、従つてプロセツサはデータバス70を
経てこのフリツプフロツプ68をセツトし、チヤ
ンネルナンバーレジスター72に関連するナンバ
ーを(又は高アドレスバイト)、8−ビツト命令
レジスター74に命令(instruction)をロード
し、そして送られるべきメツセージの場合には、
バイトナンバーレジスター76に送られるべきメ
ツセージのバイトナンバーよりも少ないナンバー
をロードする。マルチプレクサがフリーでなけれ
ば、プロセツサはそれがこれ等のレジスターをロ
ードする前にフリーになるまで待つ。 8−ビツトチヤンネルカウンター78は信号
LDの各パルスによつて増分されてすべての256チ
ヤンネルアドレスをサイクルし、カレント
(current)チヤンネルナンバーが任意の特定の時
間にチヤンネルカウンターに提供される。カレン
トチヤンネルはカレントチヤンネルに対応するレ
ジスター位置に隣接する斜線を引いた円によつて
第3図全体に亘り識別されている。カレントチヤ
ンネルがそのナンバー又はアドレスがレジスター
72に記憶されているチヤンネルであれば、比較
器80がライン82上に出力信号を生じ、それは
信号LD=1によつて、ANDゲート84を経てマ
ルチプレクサステータス(status)フリツプフロ
ツプ68をリセツトし、そしてレジスター74内
に記憶された命令を実行せしめる。従つてマルチ
プレクサがフリーになり他のチヤンネルに関する
命令を受け入れる。 レジスター74に記憶された命令は任意の種々
の可能な命令であることができ、その詳細な説明
は本発明の完全な理解には必要ではない。しかし
乍ら、これ等の命令はチヤンネルが自由であるか
どうか、チヤンネルステータスを試験するか又は
セツトするか(チヤンネルステータスは以下に論
述する)、チヤンネルのCRCフイールドを読出す
るか又はリセツトするかそしてリセツトを中断す
るかの決定のための命令を含むことができること
を述べておく。この目的のため、以下に説明する
チヤンネルステータスレジスター88の2−ビツ
ト部分、以下に説明する割込み(interrupt)レ
ジスター92の1−ビツト部分90はすべてプロ
セツサデータバス70に結合されている単一の制
御/状態レジスターの1部分を形成することがで
きることに注目されたい。 関連するチヤンネルがフリーである前の
(earlier)命令によつて確立後標準的にロードさ
れるメツセージを送る命令の場合、命令を実施す
るためのフローチヤートが第6a図に例示されて
いる。図示の如く、関連するチヤンネルステータ
スは以下に説明する如くチエツクされ、そしてこ
れがφφであればそれはφ1に変化され、且つバイ
トナンバーレジスター94はバス96を経てレジ
スター76からのナンバーをロードされる。この
ナンバーは送られるべきメツセージの第1のバイ
トが記憶されているメモリ66内の位置の低アド
レスバイトに対応している。 チヤンネルステータスはチヤンネルステータス
レジスター88の各チヤンネルに対して記憶され
ている2−ビツトナンバーであり、これは循環桁
送りレジスターとして配置された512ビツト位置
を有しており、その直列出力がまた既に述べたこ
のレジスターの2−ビツト部分86へ供給され
る。レジスター88の第1の2ビツト部分がステ
ータスインライン96に結合され、これを経てチ
ヤンネルステータスが変化されることができ(例
えば上述の信号FR=1に応答して)、シフトレジ
スター88のサイクル(cyclic)部分の最後の2
ビツト部分がライン98を経てステータスアウト
信号を与え、そして2−ビツト部分86がライン
100を経てステータスアウト信号を与える。チ
ヤンネルステータスレジスター88は信号SHに
よつてクロツクされる。各チヤンネルのチヤンネ
ルステータスバイトは下記の意味を有する4つの
可能な値を有することができる。 チヤンネルステータス 意 味 φφ チヤンネルアイドル φ1 オープニングフラグを送る 1φ メツセージを送る 11 CRCフイールド及びク ロージングフラグを送る 割込みレジスター92はチヤンネル当り1ビツ
トを有しており、且つ信号LDによつてクロツフ
される以外は、チヤンネルステータスレジスター
88に形状がほぼ似ていることをここに述べてお
く。従つて、割込みレジスター92は1−ビツト
部分90に加えて256−ビツトサイクル部分を有
して、各チヤンネルに対してINTR IN ライン
102を経て第1のビツト位置にセツトされるの
を妨げ、且つINTR OUT ライン104を経て
部分90から得られる。 またバイトナンバーレジスター94はそれが信
号SHによつてクロツフされ、且つサイクル部分
106における各チヤンネルに対して2つの直列
ビツト位置と、部分106の直列出力に結合され
る部分108において更に他の2つの直列ビツト
位置とを含んでいるという点で全体的な形におい
てチヤンネルステータスレジスター88に類似し
ている。しかし乍ら、バイトナンバーレジスター
94は各チヤンネルに対して8−ビツト低バイト
アドレスに適合する4ビツトワイド(wide)で
ある。更に、レジスター94はそのサイクルフイ
ードバツク路にデクリメント(decrementing)
回路110を含み、これが各低バイトアドレスを
マルチプレクサによつて伝送される各バイトに対
して1まで減少可能にする。更に、レジスター部
分106の第1の(カレント)チヤンネル位置は
上記の如きレジスター76から、又はデクレメン
ト回路110の出力から、あるいは2のプリセツ
ト値によつてバス112から選択的にロードされ
る。 レジスター94の部分108におけるカレント
チヤンネルバイトはゼロテストを受けて、この低
位アドレスバイトがゼロであるときライン114
上に信号ZT=1を提供する。次のチヤンネルの
低位アドレスバイトはレジスター94の部分10
6の平行出力からバス116へ供給される。この
次のチヤンネルのチヤンネルナンバーは回路11
8におけるチヤンネルカウンタ78の出力を増分
することによつて生成される。バス116上のこ
のチヤンネルナンバー及び低位アドレスバイトは
一緒に以下に説明する如くバイトを読出するため
のメモリ66に対して直接メモリアクセス
(DMA)のためのアドレスを構成する。 チヤンネルステータスに応答してφ1はライン
100上でステータスアウトとなりながら上述の
如くセツトする。チヤンネルがなおフリーであれ
ばオープニングフラグが情報レジスター50にセ
ツトアツプする。このためフローチヤートが第6
b図に例示されている。信号α=1であれば、レ
ジスター50のビツト位置1,2,3,………8
がすべて1であることを示しており、従つてこの
レジスターのビツト位置1及び8は「φ」にリセ
ツトされてビツト位置1乃至8においてオープニ
ングフラグφ111111φを生ずる。更に、以下に説
明するバイト境界(boundary)レジスター12
0(第3a図)のビツト位置4が「1」にセツト
される。信号β=1であれば、レジスター50の
ビツト位置2,3,……9はすべて「1」である
ことを指示し、従つてこのレジスターのビツト位
置2及び9が「φ」にリセツトされてビツト位置
2乃至9においてオープニングフラグを生ずる。
この場合にバイト境界レジスター120のビツト
位置5は「1」にセツトされる。いづれの場合で
も、チヤンネルステータスはステータスインライ
ン96を経て1φに変化され、そして以下に説明
するCRC(巡回冗長検査)記憶レジスター138
(第3c図)の関連するビツト位置はチヤンネル
の次のメツセージのためのCRC回路122を初
期設定するためゼロにリセツトされる。α=1で
もβ=1でもなければ、チヤンネルはもはやフリ
ーではなく、メツセージの送信はチヤンネルが再
びフリーとなるまで待たなければならない。 バイト境界レジスター120は2562−ビツトシ
フトレジスターであり、これは信号SHによつて
クロツフされ、そしてその直列入力は論理「φ」
で供給される。このレジスターは2つのレジスタ
ー間のビツト位置の対応関係を例示するため第3
a図においてレジスター50のすぐ下に描かれて
いる。送られるべきメツセージが情報レジスター
50内に挿入されている各々のチヤンネルに対し
て、論理「1」が情報レジスター50におけるチ
ヤンネルのバイトの第5の最後のビツトに対応す
るバイト境界レジスター120のそのバイト位置
にセツトされる。8−ビツトオープニングフラグ
に対して、これは上述の如く第4のビツトであ
る。さもなくば、バイト境界レジスターはその直
列入力を経て供給された論理「φ」を含む。 必要なオペレイテング速度を達成するため、マ
ルチプレクサにおけるオペレーシヨンはパイプラ
イン方式で(pipelined manner)第4図に示さ
れている如く、信号LDの3つのパルス周期に亘
つて行なわれる。3つのサイクルは読出し、プロ
セス及び書込みサイクルと言われており、そして
第4図に例示されている如く、異なるチヤンネル
に対して異なるサイクルが時間的にオーバラツプ
するようにして、チヤンネルKに対してこれ等の
サイクルはこの順序で順次に行なわれる。従つて
チヤンネルKに対するバイトが以下に説明する如
く処理されている間に、次のチヤンネルK+1に
対するバイトはメモリ66から読出されることが
でき、そして書込みオペレーシヨンが前のチヤン
ネルK−1に対して行なわれる。 読出し、プロセス及び書込みサイクルはそれぞ
れ信号RD=1、PR=1、及びWR=1に対応し
ており各々は3つのANDゲート124,126
及び128(第3a図)のそれぞれ1つによつて
信号LD=1により同時に生成される。これ等の
信号の生成(production)は信号PR=1に対す
るバイト境界レジスター120のビツト位置1又
は2、信号RDに対するレジスター120の先行
する2つのビツト位置1“及び2”の1つ、そし
て信号WRに対するレジスター120の次に続く
2つのビツト位置1′及び2′の1つにおける論理
「1」の存在に依存している。この目的のため、
ORゲート130,132,134がビツト位置
1″,2″とゲート124、ビツト位置1,2とゲ
ート126との間及びビツト位置1′,2′とゲー
ト128との間に結合される。更に、第3a図に
示されている如く信号α′,β′,α″及びβ″がレジ
ス
ター120のそれぞれビツト位置2,1,2′及
び1′の内容(content)に対応して生成される。 上記の如くレジスター120のビツト位置4又
は5における論理「1」セツトがそれぞれビツト
位置2″又は1″に達すると、信号LD=1によつ
てゲート124が信号RD=1を生じてチヤンネ
ルカウンター78においてカレントチヤンネルの
次に続くチヤンネルに対して読出しサイクルを行
なう。読出しサイクルのためのフローチヤートが
第6c図に示されている。 第6c図に例示されている如く、信号RD=1
に応答してこの次のチヤンネルのステータスはス
テータスアウトライン98を経てチエツクされ
る。この場合、チヤンネルステータスは1φであ
り、そして8−ビツトデータレジスター136
(第3c図)はメモリ66から伝送されるべきメ
ツセージの次のバイトでロードされ、これはこの
とき既述の如く回路118(第3b図)及びバス
116によつて与えられた適切なアドレスによつ
てアドレスされる。読出しサイクル中メモリ66
からのアドバンス(advanced)読出しが読出し
オペレーシヨンのための十分な時間(ample
time)(信号LD又は494nsの1サイクル)を生ぜ
しめる。あるいはまたチヤンネルステータスは1
1であることができ、この場合にデータレジスタ
ー126はその代りに下記の如くCRC記憶レジ
スター138(第3c図)からロードされる。い
づれの場合でも送られるべき残りのメツセージ
(又はCRCフイールド及びクロージングフラブ)
のバイトナンバーよりも少ない1(one)に対応
する、バス116上の低アドレスバイトは回路1
10によつてデクレメントされる。 信号LDの次のパルスにより信号PR=1がゲー
ト126によつてつくられ、そして信号α′=1又
は信号β′=1が、レジスター120のそれぞれビ
ツト位置2又は1における論理“1”によつてつ
くられる。これはカウンター78におけるカレン
トチヤンネルに対するプロセスサイクルに対応す
る。このプロセスサイクルに対するフローチヤー
トが第6d図及び第6e図に例示されており、第
6d図は第6e図の全プロセスサイクルの1部分
を形成するバイトの処理を例示している。 第6e図に示された如く、信号PR=1に応答
してカレントチヤンネルのステータスはステータ
スアウトライン100を経てチエツクされる。こ
の場合チヤンネルステータスは1φであり、従つ
てデータレジスター136に記憶されたカウント
チヤンネルのメツセージのバイトは第6d図に例
示されている如く、且つ以下に説明する如く処理
される。この処理がチヤンネルに対するCRCリ
マインダー(remainder)の必要な更新及びゼロ
ビツトの任意の必要な挿入を与えてオープニング
フラグとクロージングフラグとの間の5以上の連
続的な「1」のシーケンスを避ける。 第6d図に示されている如く、信号α′=1であ
れば10−ビツトデータレジスター140(第3c
図)のビツト位置6,7,8,9及びAは情報レ
ジスター50のそれぞれビツト位置1,2,3,
4及び5の内容をロードされ、これに対して信号
β′=1であればレジスター140のこれ等のビツ
トはレジスター50のそれぞれのビツト位置2,
3,4,5及び6の内容をロードされる。α′=1
でもなく、β′=1でもなければエラー状態が存在
する。 従つて情報レジスター50から伝送されている
カレントチヤンネルのバイトの最後の5つのビツ
トが順番にデータレジスター140の最初の5つ
のビツト位置6乃至A内にロードされる。更に、
第6d図に示されている如く、8−ビツトデータ
レジスター142(第3c図)はRR=1によつ
てデータレジスター136に含まれたバイトでロ
ードされ、チヤンネルに対して16−ビツトCRC
リマインダーが以下に説明する如くCRC記憶レ
ジスター138からCRC回路122に伝送され、
そして信号プリセツト=1が短い周期の間つくら
れて以下に説明する如くカウンターをプリセツト
する。 CRC記憶レジスター138は4096−ビツト循
環桁送り(cyclic shift)レジスターであり、こ
れは信号SHによつてクロツクされ、且つ8対の
隣接するビツト位置における各チヤンネルに対し
て16−ビツトCRCリマインダーを記憶し、その
中のいくつかのみがカレントチヤンネル(アンプ
ライムドナンバー(unprimed number))及びプ
レシーデイング(preceding)チヤンネル(プラ
イムド(primed)ナンバー)に対して第3c図
に表わされている。CRC回路122は第3c図
に例示された如く公知の手法で配置された16−ビ
ツトシフトレジスター及び排他的論理和ゲートを
含んでいる。上述の如く、プロセスサイクルにお
いて、CRC回路122はCRC記憶レジスター1
38からカレントチヤンネルに対するCRCリマ
インダーをロードされ、従つてCRCリマインダ
ーは更新されることができる。更新後、以下に説
明する書込みサイクルにおいて、CRC記憶レジ
スター138が更新されて、更新されたCRCリ
マインダーはCRC回路122からCRC記憶レジ
スター138における前のチヤンネルのビツト位
置(プライムドナンバー)内に伝送され、従つて
所望のパイプライン化された(pipelined)オペ
レーシヨンを維持する。 信号プリセツト=1はダウンカウンター144
(第3c図)を10のカウントにプリセツトし、そ
してダウンカウンター146を8のカウントにプ
リセツトする。30MHz発振器148はANDゲー
ト150の1方の入力へ供給されるその出力パル
スを有しており、その他方の入力はこのカウンタ
ーのカウントがゼロでないときはいつでもカウン
ター144の出力によつて使用可能にされる。高
速(fast)クロツク信号CKがつくられるゲート
150の出力はカウンター144のデクレメント
入力に供給され、これによつて信号CKの各パル
スは1だカウンター144のカウントを減少す
る。その結果、カウンター144がプリセツトす
る毎に、信号CKの一連の10パルスがつくられる。
信号SH及びLDに対する、これ等のパルスのタイ
ミングが第4図に示されている。しかし乍ら、第
4図は信号CKの3つのパルスシーケンスを示し
ているが、実際には各このようなシーケンスの生
成は信号プリセツト=1に依存しており、これは
更にバイト境界レジスター120における論理
「1」の位置に依存していることを述べておく。 信号CKは3つの入力ANDゲート152の1つ
の入力及びレジスター140のクロツク入力へ供
給される。5つの入力NANDゲート154はレ
ジスター140のビツト位置6,7,8,9及び
Aの出力に接続されたその入力を有しており、従
つて5つの連続的な論理「1」がこのレジスター
のこれ等のビツト位置に現われる時にはいつでも
論理「0」出力を生ずる。ゲート154の出力は
ゲート152の他の入力、2つの入力ANDゲー
ト156、及び2つのビツトを挿入されたビツト
レジスター158のクロツク入力へ接続される。
このレジスター158は信号プリセツト=1によ
つてゼロにリセツトし、そして論理「1」を供給
される直列データ入力と、信号γ及びδを生ずる
出力とを有しており、その機能は以下に説明す
る。 ゲート152の第3の入力はカウンター146
のカウントがゼロでない時はいつでもカウンター
146によつて使用可能である。このゲート15
2の出力はカウンター146のデクレメント入力
に接続され、これによつてカウンター146のカ
ウントはゲート152を通過される信号CKの各
パルスに対して1だけ減少される。ゲート152
は5つの連続的な論理「1」がレジスター140
のビツト位置6乃至Aに起きる時はいつでもゲー
ト154の出力によつて抑止されるが、その配置
は5つの連続的な論理「1」の2つのこのような
セツトがいかなる1つのプロセスサイクルにも起
ることができないようになつており、これによつ
てゲート152は信号CKの10パルスの2以下に
対して抑止される。従つてゲート152はその出
力に一連の8パルスの信号CKを生じ、この8パ
ルスがデータレジスター142及びCRC回路1
22のクロツク入力に印加される。データレジス
ター142の直列データ出力はCRC回路122
の直列入力及びゲート156の第2の入力へ接続
され、ゲート156の出力がデータレジスター1
40の直列データ入力へ接続される。 従つてプロセスサイクル中、カウンター144
及び146のプリセツテイングに応答して、デー
タレジスター142におけるバイトの8ビツトは
直列データレジスター140内へ移送され、その
内容が10パルスの信号CKの各々に対してシフト
される(第3c図に示された如く左え)。同時に、
CRCリマインダーはCRC回路122によつて更
新される。いかなる時でも5つの連続的な論理
「1」がレジスター140のビツト位置6乃至A
に起れば、ゼロビツトは次のビツトとしてゲート
152及び156の抑止によつて挿入される。挿
入される各ゼロビツトに対して、論理「1」がレ
ジスター158内へシフトされ、プロセスサイク
ルの終りにその出力γ,δはビツトが挿入されな
いか又はそれぞれ2つのゼロビツトが挿入された
かどうかによつてφφ;1,φ;又は1,1であ
る。第4図からこのすべては信号LDの2つの連
続的なパルス間で行なわれることに注目すべきで
ある。 プロセスサイクルにおいて起り得る他の可能性
について説明する前に、書込サイクルについて第
6fのフローチヤートを参照して以下に説明する。 信号LDの次のパルスはゲート128によつて
生じた信号WR=1となり、そして信号α″=1又
は信号β″=1はバイト境界レジスター120のそ
れぞれのバイト位置2′又は1′における論理
「1」によつて生ずる。第6f図に示された如く、
信号WR=1に応答してレジスター140の内容
にはレジスター50内へ、α″=1であればバイ
ト位置7′乃至G′内へ、又はβ″=1であればバイ
ト位置6′内へロードされる。このようにして、
メモリ66から初めて読出されたデータは、2つ
の挿入されたゼロバイトか又は1つの挿入された
ゼロバイト及び1つの次のゼロバイト、又は挿入
されないゼロバイト及び2つの次のゼロバイトの
いづれかと一緒に、チヤンネルの先行するバイト
に直接つづいて伝送のための正しい位置に情報レ
ジスター50内に書込まれる。 更に、第6f図に示されている如く、CRC回
路122における更新されたCRCは上述の如く
CRC記憶レジスター138内に移送され、そし
て新バイト境界レジスター論理「1」ビツトがバ
イト境界レジスター120内にセツトされる。こ
の論理「1」ビツトは上述の如くレジスター50
におけるチヤンネルのバイトの第5の最後のビツ
トに対応するレジスター120におけるそのビツ
ト位置にセツトされる。この第5の最後のビツト
位置は信号α″=1であるか又はβ″=1であるか
どうかに依存するばかりでなく、いかなる挿入さ
れたゼロビツトをも含むバイトの長さ(いかなる
次のゼロビツトを除く8,9、又は10ビツト)
に、従つてレジスター158によつて生じた信号
γ及びδに依存している。従つて、論理「1」に
セツトされるレジスター120におけるビツト位
置は下記のテーブルによつて与えられる。
【表】
【表】
従つてマルチプレクサによつて挿入された各チ
ヤンネルに対するメツセージの各バイトに対して
生ずる各読出し、プロセス及び書込みサイクルシ
ーケンスに対して、バイト境界レジスターはその
バイト内へ挿入されたゼロビツトのナンバーによ
つて論理「1」によつて正しくセツトされる。 上述のシーケンスは挿入される各チヤンネルの
各バイトに対して続く。更に、第6e図に示され
ている如く、プロセスサイクル中信号ZTはメモ
リ66における最後のバイトが送られているかど
うかを調べるためにチエツクされる。チヤンネル
ステータスが1φであつて、そしてバイトが上述
の如く、第6d図のように処理されれば、信号
ZT=1が生じてレジスター94の部分108に
おけるカレントチヤンネルの低アドレスバイトが
ゼロであることを示し、従つて第63図に示され
ている如くチヤンネルステータスはステータスイ
ンライン96を経て11に変化され、そしてレジ
スター94の部分106におけるカレントチヤン
ネル位置はバス112を経て供給される2の値に
セツトされる。チヤンネルステータス11は1つ
のバイトCRCフイールド及びクロージングフラ
ブの送信に対応しており、そしてレジスター94
における2の値は2つのCRCバイト及び送られ
るベキクロージングフラグ(それぞれ値2,1及
びφ)に対応している。 第6c図に例示されている如く、ライン98上
の関連するチヤンネルのステータスアウトが11
である各読出しサイクル(RD=1)において
は、データレジスター136はメモリ66からの
代りにCRC記憶レジスター138からのCRCリ
マインダーの8ビツトでロツドされる。第6e図
に例示されている如く、次のプロセスサイクル
(PR=1)において、11であるチヤンネルステ
ータスによつて、信号ZTがチエツクされて、送
られるべきバイトがCRCバイトであるか、又は
クロージングフラグであるかどうかを決定する。
信号ZT≠1、即ち、レジスター94の部分10
8におけカレントチヤンネルバイトがゼロでなけ
れば、2つのCRCバイトの1つが送られるべき
であり、そしてこれが任意の必要なゼロビツト挿
入によつて、第6d図を参照して上述したと同じ
方式で処理される。 2つのCRCバイトが送られた後、信号ZT=1
が生じて、第6e図に示された如くクロージング
フラグが送られるべきであることを指示する。ク
ロジングフラグの送信はクロジーングフラグ
(φ111111φ)を直接データレジスター140内へ
セツトし、且つ信号プリセツト=1を生じないこ
とによつて行なわれる。「クロージングフラグを
送れ」の指令が図示しない手段によつて記憶され
る次の書込みサイクルでは、クロージングフラグ
は上述の方式で情報レジスター50内の正しい位
置にロードされ、そしてレジスター120におけ
る論理「1」のセツテイング及びCRC回路12
2からのCRC記憶レジスター138のローデイ
ング(loading)が抑止される。更に、第6e図
に示されている如く、プロセスサイクル中チヤン
ネルステータスはステータスインライン96を経
てφφに変えられて、チヤンネルがアイドルであ
ることを示し、そして割込みフラグがINTR IN
ライン102を経て割込みレジスター92のカ
レントチヤンネル位置にセツトされ、プロセツサ
を抑止して、メツセージが送られたことを信号で
知らす。 記述の如く、上記のマルチプレクサは第2図の
パケツトデータノード38及びCAM34から下
流方向のメツセージを取扱うのに役立つ。反対
の、又は上流方向のメツセージを取扱うため、相
補的なHDLC デマルチプレクサが必要である。
第7図はこのようなデマルチプレクサ160の2
つの適用を例示している。 第7図を参照して説明すると、256−チヤンネ
ルの多重化(multiplexed)HDLC直列ライン1
62上の上流メツセージが2つのデマルチプレク
サ160に供給され、その中の1方が破線ライン
ボツクス166によつて示された如くCAM16
4の近くに置かれており、そしてその他方が破線
ボツクス170につて示された如くリモートパケ
ツトデータノード168の近くに置かれている。
各々のデマルチプレクサ160は、以下に説明す
る如くHDLCアドレスフイールド12の第1の2
つのアドレスビツトによつて形成される如く、そ
のために意図されているHDLCフレムにのみ応答
するように配置される。例えば、デイジタル集積
カストマーアクセスネツトワーク(digital
integrated customer access network)におい
てはCAM164と関連するデマルチプレクサ1
60はCAM164によつて処理するための信号
及びテレメトリ(telemetry)(s−及びt−型)
メツセージのみに応答することができ、これに対
してパケツトデータノード168と関連するデマ
ルチプレクサ160はノード168によつて処理
するためのパケツトデータ(p−型)メツセージ
のみに応答することができる。すべてのメツセー
ジ、s−型、t−型及びp−型、はライン162
上にミツクスされることができる。 デマルチプレクサ160の各々は逆方向の伝送
であることを除けばデマルチプレクサ30に対す
る上述の方式と同じ方式で関連するCAM164
又はノード168のプロセツサ64Kバイトバツ
フアーメモリと協働する、従つて、マルチプレク
サの異なるこれ等の面のみを以下に詳細に説明す
る。 第8a図及び第8b図はデマルチプレクサ16
0の1部を例示しており、そして集合的に以下で
は第8図と言う。更に、デマルチプレクサ160
はプロセツサインターフエ−ス回路を含み、これ
は図示されていないが、デマルチプレクサステー
タスレジスターと、チヤンネルナンバーレジスタ
ーと、命令(instruction)レジスターと、チヤ
ンネルカウンターと、第3b図に示された如きマ
ルチプレクサの素子68,72,74,78,8
0及び関連する回路と同じような方式に配置され
た比較器とを含んでいる。またデマルチプレクサ
160はバイトナンバーレジスター(図示せず)
を含み、これはマルチプレクサ(第3b図)のレ
ジスター94に類似しているが初めにリセツトさ
れ、そして受取られるメツセージの各バイトに対
して増分され、そのレジスターのカウントがメツ
セージの終りにプロセツサに供給されてメツセー
ジの長さを指示する。プロセツサのバツフアメモ
リのDMAはマルチプレクサ対して上述した方式
と同様の方式でアドレスすることによつてデマル
チプレクサ160によつて達成される。 第8図を参照して説明すると、ライン162か
ら入つて来る直列データは3586−ビツト情報シフ
トレジスター172(第8a図)の直列入力と同
期及びフロツク回復(recovery)回路174に
印加され、これはマルチプレクサ30の回路54
と同様に信号SH及びLDを生ずる。これ等の信号
はマルチプレクサの信号とは異なつているが、同
じタイミング関係及び機能を有しており、従つて
同じ参照符号によつて示されている。情報レジス
ター172及び下記のデマルチプレクサ160の
他のレジスターは対応する配置及び機能を有して
おり、且つマルチプレクサの対応するレジスター
に対し、同様にクロツクされ、従つてその説明は
以下に繰返さない。 このマルチプレクサはまたマルチプレクサのレ
ジスター120に対応している2562−ビツトバイ
ト境界レジスター176を含み、この直列入力に
対して論理「1」が供給され、そしてその中に論
理「1」がセツトされて、各チヤンネルのバイト
のレジスター172における相対的位置を指示す
る。 2つのゲート178及び180はアドレスフイ
ールド12が次につづいているHDLCオープニン
グフラグのそれぞれゲート182及び184によ
つて検出を使用可能(enable)にし、アドレスフ
イールド12の第1の2つのビツトはそれぞれ1
及びφである。ゲート182は情報レジスターの
ビツト位置1乃至8におけるフラグを検出し、そ
の出力に8つの入力が接続されており、そしてこ
のような検出のとき排他的論理和ゲート186を
経てバイト境界レジスター176のビツト位置9
に論理「1」をセツトする。レジスター76ビツ
ト位置1にける「1」が論理和(OR)ゲート1
88を経てゲート184によつてクロージングフ
ラグの検出を使用可能にし、そしてゲート186
を経てレジスター176のビツト位置9のセツテ
イングを防止する。オープニングフラグとクロー
ジングフラグとの間で、レジスター176のビツ
ト位置1における「1」がゲート18をレジスタ
ー176のビツト位置9における「1」にセツト
せしめる。ゲート178,182,190及び1
92はレジスター176のビツト位置2とA及び
オープニングフラグがアドレスフイード1及びφ
によつてレジスター172においてそれぞれAと
Bにつづくと仮定すれば、レジスター172のビ
ツト位置2乃至9におけるフラグと共に同様にオ
ペレートする。 従つてゲート178,180,……192はデ
マルチプレクサよりすべての可能なHDLCメツセ
ージ、即ち第1の2つのビツトがそれぞれ1とφ
であるアドレスにつづくオープニングフラグを有
するメツセージのサブセツト(Subset)のみ検
出を使用可能する。他のアドレスビツトにつづく
オープニングフラグ、従つて次のメツセージは無
視される。ゲート178及び180の入力の異な
る配置及び極性反転(inversion)が異なる初期
アドレスコンビネーシヨンに応答するために異な
るデマルチプレクサに提供されることができ、こ
れによつて第7図におけるボツクス166及び1
70内のデマルチプレクサの如き異なるデマルチ
プレクサが容易に配置されることができて、所望
によりHDLCメツセージの異なるサブセツトに応
答する。 更に、第8aに示されている如くハードワイヤ
ーされているゲート178及び189の如きゲー
トの代りにHDLCオープニングフラグにつづくア
ドレスフイールドビツトの任意のコンビネーシヨ
ンの検出を使用可能するためにゲーテイング装置
(gating arrangement)設けられることができ、
特定のビツトコンビネーシヨンが関連するプロセ
ツサからロードされるレジスターによつてセツト
アツプされると言われる。このようにして、単一
の形式のデマルチプレクサがいかなる所望のセツ
トのアドレスフイールドビツトコンビネーシヨン
に応答するため設けられ、且つプログラムされる
ことができる。例えば、これに関してマルチプレ
クサに対して上述したと類似の方式で、デマルチ
プレクサにおける8ビツトレジスターは関連する
プロセツサによつてHDLCオープニングフラグの
次につづく検出されるべきアドレスビツトの1−
補数(one−comple−ment)をロードされるこ
とができる。このレジスターの関連するアドレス
ビツト位置はレジスター172の対応するビツト
位置により各々それぞれの排他ORゲートにゲー
トされることができ、これ等のゲートの出力が
ANDゲートに結合され、その出口が第8a図に
おけるゲート178又は180の出力に対応す
る。 バイト境界レジスター176のバイト位置1及
び2の出力はORゲート194で結合されて第1
のビツトを形成し、そしてゲート182及び18
4の出力はORゲート196で結合されて2−ビ
ツトチヤンネルステータスの第2のビツトを形成
し、この2−ビツトチヤンネルステータスがチヤ
ンネルステータスレジスター198にロードさ
れ、そしてまたデコーダ200によつてデコード
される。レジスター198はマルチプレクサ30
のチヤンネルステータスレジスター88と同様に
配置されているが、追加の2−ビツト平行出力ス
テージ202を含み、これが信号LDにつてクロ
ツクされ、そしてその出力がANDゲート204
で結合されて関連するプロセツサに対する割込み
信号INTRを生じて、メツセージが受取られたこ
とを指示する。従つて信号INTR=1がチヤンネ
ルステータス11に応答してつくられ、これは図
の如くデコーダの出力によつてクロージングフラ
グの受取りに応答して生ずる。 レコグナイズ(recognized)アドレスフイール
ドビツトを有するHDLCオープニングフラグの受
取りがチヤンネルステータスφ1を生じ、これに
応答してデコーダ200ががCRC回路206
(第8b図)をリセツトするリセツトチヤンネル
信号を生ずる。リセツトチヤンネル信号はまたバ
イトナンバーレジスター(図示せず)が同じチヤ
ンネルに対する前のメツセージをDMAバツフア
メモリからの読出し完了の際関連するプロセツサ
によつてゼロにセツトされていなかつたならば、
前記バイトナンバーレジスター(図示せず)をゼ
ロにリセツトし、且つそのような場合にまたエラ
ー信号を生じてこの前のメツセージがオーバライ
トされている(overwritten)ことを指示する。 レジスター176のビツト位置1又は2におい
て「1」が表われるとき、受取られる各バイトに
対するオープニングフラグとクロージングフラグ
との間でチヤンネルステータスは1φであり、こ
れに応答してデコーダ200は信号プレセスを生
じて受取つたバイトを処理する。遅延フリツプフ
ロツプ208は各プロセス信号後1パルスの信号
LDによつて信号調整を生ずる。信号プロセス及
び調整は上述の如くマルチプレクサ30に対する
3・ステツプ(RD、PR、WR)パイプライニン
グ(pipelining)と同様に、デマルチプレクサに
対する2−ステツプパイプライニングを備えてい
る。このパイプライニングを見込んで、レジスタ
ー176のビツト位置1及び2の出力は信号LD
によつて2−ビツトレジスター210内にクロツ
クされ、それぞれ信号を及びζを生じ、そして次
の2つのビツト位置1′及び2′の出力がそれぞれ
信号α及びβを生ずる。 信号プロセスに応答して、16−ビツトデータレ
ジスター(第8b図)がレジスター172から15
ビツトをロードされ、これはレジスター176に
おけるバイト境界「1」ビツトによつてレジスタ
ー172ビツト位置a乃至A又はb乃至Bからレ
ジスター212の対応するバイト位置内へロード
される前のバイトの最後の5ビツトとカレントバ
イトに対する10ビツト(8つの情報ビツト及び2
つ挿入されたゼロビツトまで)を含んでいる。ま
た、信号プロセスに応答して、CRC回路206
はCRC記憶レジスター214からのチヤンネル
に対する記憶されたCRCリマインダーをロード
されそして信号プリセツトを生じてダウンカウン
ター216を8のカウントにプリセツトする。 マルチプレクサに対して説明した方式と類似の
方式で、30MHz発振器218及びゲート220と
222は信号LDの連続パルス間に、ライン22
4上に8のパルスを生じ、同時にライン226上
にデータレジスター212に対する8乃至10のシ
フトパルスを生ずるように配置される。信号を及
びζによつて、ゲート228,230及び232
はレジスター212のビツト位置a乃至eはb乃
至1における5つの連続的な「1」のシーケンス
を検出する。挿入された「φ」ビツトによつて続
けられなければならないこのようなシーケンスの
検出の際、「1」が出力γ及びδを有している挿
入されたビツトレジスター234内にシフトさ
れ、そしてゲート222がライン226上のシフ
ト信号の1パルスに対して抑止される。ライン2
24上のパルスはCRC回路206及び8−ビツ
トデータレジスター236のシフトクロツク入力
へ供給され、その直列データ入力はゲート23
8,240及び242を経て、信号ε及びζによ
つて、レジスター212のビツト位置1又は2か
ら情報ビツトを供給される。 このようにして、バイトの8ビツトがデータレ
ジスター236内にシフトされ、そしてCRC回
路206におけるCRCリマインダーが従つて更
新される。上述の如く生じた次に続く調整信号に
応答して、CRC記憶レジスター214がCRC回
路20から更新され、データレジスター244が
レジスター236からのバイトをロードされ、そ
してバイトナンバーレジスター(図示せず)が増
分され、従つてこのDMAによつてプロセツサの
バツフアメモリ内に正しくロードされる。更に、
調整信号は下記の表に従つて次のバイトの境界を
示すためレジスター176に「1」ビツトをセツ
トする。
ヤンネルに対するメツセージの各バイトに対して
生ずる各読出し、プロセス及び書込みサイクルシ
ーケンスに対して、バイト境界レジスターはその
バイト内へ挿入されたゼロビツトのナンバーによ
つて論理「1」によつて正しくセツトされる。 上述のシーケンスは挿入される各チヤンネルの
各バイトに対して続く。更に、第6e図に示され
ている如く、プロセスサイクル中信号ZTはメモ
リ66における最後のバイトが送られているかど
うかを調べるためにチエツクされる。チヤンネル
ステータスが1φであつて、そしてバイトが上述
の如く、第6d図のように処理されれば、信号
ZT=1が生じてレジスター94の部分108に
おけるカレントチヤンネルの低アドレスバイトが
ゼロであることを示し、従つて第63図に示され
ている如くチヤンネルステータスはステータスイ
ンライン96を経て11に変化され、そしてレジ
スター94の部分106におけるカレントチヤン
ネル位置はバス112を経て供給される2の値に
セツトされる。チヤンネルステータス11は1つ
のバイトCRCフイールド及びクロージングフラ
ブの送信に対応しており、そしてレジスター94
における2の値は2つのCRCバイト及び送られ
るベキクロージングフラグ(それぞれ値2,1及
びφ)に対応している。 第6c図に例示されている如く、ライン98上
の関連するチヤンネルのステータスアウトが11
である各読出しサイクル(RD=1)において
は、データレジスター136はメモリ66からの
代りにCRC記憶レジスター138からのCRCリ
マインダーの8ビツトでロツドされる。第6e図
に例示されている如く、次のプロセスサイクル
(PR=1)において、11であるチヤンネルステ
ータスによつて、信号ZTがチエツクされて、送
られるべきバイトがCRCバイトであるか、又は
クロージングフラグであるかどうかを決定する。
信号ZT≠1、即ち、レジスター94の部分10
8におけカレントチヤンネルバイトがゼロでなけ
れば、2つのCRCバイトの1つが送られるべき
であり、そしてこれが任意の必要なゼロビツト挿
入によつて、第6d図を参照して上述したと同じ
方式で処理される。 2つのCRCバイトが送られた後、信号ZT=1
が生じて、第6e図に示された如くクロージング
フラグが送られるべきであることを指示する。ク
ロジングフラグの送信はクロジーングフラグ
(φ111111φ)を直接データレジスター140内へ
セツトし、且つ信号プリセツト=1を生じないこ
とによつて行なわれる。「クロージングフラグを
送れ」の指令が図示しない手段によつて記憶され
る次の書込みサイクルでは、クロージングフラグ
は上述の方式で情報レジスター50内の正しい位
置にロードされ、そしてレジスター120におけ
る論理「1」のセツテイング及びCRC回路12
2からのCRC記憶レジスター138のローデイ
ング(loading)が抑止される。更に、第6e図
に示されている如く、プロセスサイクル中チヤン
ネルステータスはステータスインライン96を経
てφφに変えられて、チヤンネルがアイドルであ
ることを示し、そして割込みフラグがINTR IN
ライン102を経て割込みレジスター92のカ
レントチヤンネル位置にセツトされ、プロセツサ
を抑止して、メツセージが送られたことを信号で
知らす。 記述の如く、上記のマルチプレクサは第2図の
パケツトデータノード38及びCAM34から下
流方向のメツセージを取扱うのに役立つ。反対
の、又は上流方向のメツセージを取扱うため、相
補的なHDLC デマルチプレクサが必要である。
第7図はこのようなデマルチプレクサ160の2
つの適用を例示している。 第7図を参照して説明すると、256−チヤンネ
ルの多重化(multiplexed)HDLC直列ライン1
62上の上流メツセージが2つのデマルチプレク
サ160に供給され、その中の1方が破線ライン
ボツクス166によつて示された如くCAM16
4の近くに置かれており、そしてその他方が破線
ボツクス170につて示された如くリモートパケ
ツトデータノード168の近くに置かれている。
各々のデマルチプレクサ160は、以下に説明す
る如くHDLCアドレスフイールド12の第1の2
つのアドレスビツトによつて形成される如く、そ
のために意図されているHDLCフレムにのみ応答
するように配置される。例えば、デイジタル集積
カストマーアクセスネツトワーク(digital
integrated customer access network)におい
てはCAM164と関連するデマルチプレクサ1
60はCAM164によつて処理するための信号
及びテレメトリ(telemetry)(s−及びt−型)
メツセージのみに応答することができ、これに対
してパケツトデータノード168と関連するデマ
ルチプレクサ160はノード168によつて処理
するためのパケツトデータ(p−型)メツセージ
のみに応答することができる。すべてのメツセー
ジ、s−型、t−型及びp−型、はライン162
上にミツクスされることができる。 デマルチプレクサ160の各々は逆方向の伝送
であることを除けばデマルチプレクサ30に対す
る上述の方式と同じ方式で関連するCAM164
又はノード168のプロセツサ64Kバイトバツ
フアーメモリと協働する、従つて、マルチプレク
サの異なるこれ等の面のみを以下に詳細に説明す
る。 第8a図及び第8b図はデマルチプレクサ16
0の1部を例示しており、そして集合的に以下で
は第8図と言う。更に、デマルチプレクサ160
はプロセツサインターフエ−ス回路を含み、これ
は図示されていないが、デマルチプレクサステー
タスレジスターと、チヤンネルナンバーレジスタ
ーと、命令(instruction)レジスターと、チヤ
ンネルカウンターと、第3b図に示された如きマ
ルチプレクサの素子68,72,74,78,8
0及び関連する回路と同じような方式に配置され
た比較器とを含んでいる。またデマルチプレクサ
160はバイトナンバーレジスター(図示せず)
を含み、これはマルチプレクサ(第3b図)のレ
ジスター94に類似しているが初めにリセツトさ
れ、そして受取られるメツセージの各バイトに対
して増分され、そのレジスターのカウントがメツ
セージの終りにプロセツサに供給されてメツセー
ジの長さを指示する。プロセツサのバツフアメモ
リのDMAはマルチプレクサ対して上述した方式
と同様の方式でアドレスすることによつてデマル
チプレクサ160によつて達成される。 第8図を参照して説明すると、ライン162か
ら入つて来る直列データは3586−ビツト情報シフ
トレジスター172(第8a図)の直列入力と同
期及びフロツク回復(recovery)回路174に
印加され、これはマルチプレクサ30の回路54
と同様に信号SH及びLDを生ずる。これ等の信号
はマルチプレクサの信号とは異なつているが、同
じタイミング関係及び機能を有しており、従つて
同じ参照符号によつて示されている。情報レジス
ター172及び下記のデマルチプレクサ160の
他のレジスターは対応する配置及び機能を有して
おり、且つマルチプレクサの対応するレジスター
に対し、同様にクロツクされ、従つてその説明は
以下に繰返さない。 このマルチプレクサはまたマルチプレクサのレ
ジスター120に対応している2562−ビツトバイ
ト境界レジスター176を含み、この直列入力に
対して論理「1」が供給され、そしてその中に論
理「1」がセツトされて、各チヤンネルのバイト
のレジスター172における相対的位置を指示す
る。 2つのゲート178及び180はアドレスフイ
ールド12が次につづいているHDLCオープニン
グフラグのそれぞれゲート182及び184によ
つて検出を使用可能(enable)にし、アドレスフ
イールド12の第1の2つのビツトはそれぞれ1
及びφである。ゲート182は情報レジスターの
ビツト位置1乃至8におけるフラグを検出し、そ
の出力に8つの入力が接続されており、そしてこ
のような検出のとき排他的論理和ゲート186を
経てバイト境界レジスター176のビツト位置9
に論理「1」をセツトする。レジスター76ビツ
ト位置1にける「1」が論理和(OR)ゲート1
88を経てゲート184によつてクロージングフ
ラグの検出を使用可能にし、そしてゲート186
を経てレジスター176のビツト位置9のセツテ
イングを防止する。オープニングフラグとクロー
ジングフラグとの間で、レジスター176のビツ
ト位置1における「1」がゲート18をレジスタ
ー176のビツト位置9における「1」にセツト
せしめる。ゲート178,182,190及び1
92はレジスター176のビツト位置2とA及び
オープニングフラグがアドレスフイード1及びφ
によつてレジスター172においてそれぞれAと
Bにつづくと仮定すれば、レジスター172のビ
ツト位置2乃至9におけるフラグと共に同様にオ
ペレートする。 従つてゲート178,180,……192はデ
マルチプレクサよりすべての可能なHDLCメツセ
ージ、即ち第1の2つのビツトがそれぞれ1とφ
であるアドレスにつづくオープニングフラグを有
するメツセージのサブセツト(Subset)のみ検
出を使用可能する。他のアドレスビツトにつづく
オープニングフラグ、従つて次のメツセージは無
視される。ゲート178及び180の入力の異な
る配置及び極性反転(inversion)が異なる初期
アドレスコンビネーシヨンに応答するために異な
るデマルチプレクサに提供されることができ、こ
れによつて第7図におけるボツクス166及び1
70内のデマルチプレクサの如き異なるデマルチ
プレクサが容易に配置されることができて、所望
によりHDLCメツセージの異なるサブセツトに応
答する。 更に、第8aに示されている如くハードワイヤ
ーされているゲート178及び189の如きゲー
トの代りにHDLCオープニングフラグにつづくア
ドレスフイールドビツトの任意のコンビネーシヨ
ンの検出を使用可能するためにゲーテイング装置
(gating arrangement)設けられることができ、
特定のビツトコンビネーシヨンが関連するプロセ
ツサからロードされるレジスターによつてセツト
アツプされると言われる。このようにして、単一
の形式のデマルチプレクサがいかなる所望のセツ
トのアドレスフイールドビツトコンビネーシヨン
に応答するため設けられ、且つプログラムされる
ことができる。例えば、これに関してマルチプレ
クサに対して上述したと類似の方式で、デマルチ
プレクサにおける8ビツトレジスターは関連する
プロセツサによつてHDLCオープニングフラグの
次につづく検出されるべきアドレスビツトの1−
補数(one−comple−ment)をロードされるこ
とができる。このレジスターの関連するアドレス
ビツト位置はレジスター172の対応するビツト
位置により各々それぞれの排他ORゲートにゲー
トされることができ、これ等のゲートの出力が
ANDゲートに結合され、その出口が第8a図に
おけるゲート178又は180の出力に対応す
る。 バイト境界レジスター176のバイト位置1及
び2の出力はORゲート194で結合されて第1
のビツトを形成し、そしてゲート182及び18
4の出力はORゲート196で結合されて2−ビ
ツトチヤンネルステータスの第2のビツトを形成
し、この2−ビツトチヤンネルステータスがチヤ
ンネルステータスレジスター198にロードさ
れ、そしてまたデコーダ200によつてデコード
される。レジスター198はマルチプレクサ30
のチヤンネルステータスレジスター88と同様に
配置されているが、追加の2−ビツト平行出力ス
テージ202を含み、これが信号LDにつてクロ
ツクされ、そしてその出力がANDゲート204
で結合されて関連するプロセツサに対する割込み
信号INTRを生じて、メツセージが受取られたこ
とを指示する。従つて信号INTR=1がチヤンネ
ルステータス11に応答してつくられ、これは図
の如くデコーダの出力によつてクロージングフラ
グの受取りに応答して生ずる。 レコグナイズ(recognized)アドレスフイール
ドビツトを有するHDLCオープニングフラグの受
取りがチヤンネルステータスφ1を生じ、これに
応答してデコーダ200ががCRC回路206
(第8b図)をリセツトするリセツトチヤンネル
信号を生ずる。リセツトチヤンネル信号はまたバ
イトナンバーレジスター(図示せず)が同じチヤ
ンネルに対する前のメツセージをDMAバツフア
メモリからの読出し完了の際関連するプロセツサ
によつてゼロにセツトされていなかつたならば、
前記バイトナンバーレジスター(図示せず)をゼ
ロにリセツトし、且つそのような場合にまたエラ
ー信号を生じてこの前のメツセージがオーバライ
トされている(overwritten)ことを指示する。 レジスター176のビツト位置1又は2におい
て「1」が表われるとき、受取られる各バイトに
対するオープニングフラグとクロージングフラグ
との間でチヤンネルステータスは1φであり、こ
れに応答してデコーダ200は信号プレセスを生
じて受取つたバイトを処理する。遅延フリツプフ
ロツプ208は各プロセス信号後1パルスの信号
LDによつて信号調整を生ずる。信号プロセス及
び調整は上述の如くマルチプレクサ30に対する
3・ステツプ(RD、PR、WR)パイプライニン
グ(pipelining)と同様に、デマルチプレクサに
対する2−ステツプパイプライニングを備えてい
る。このパイプライニングを見込んで、レジスタ
ー176のビツト位置1及び2の出力は信号LD
によつて2−ビツトレジスター210内にクロツ
クされ、それぞれ信号を及びζを生じ、そして次
の2つのビツト位置1′及び2′の出力がそれぞれ
信号α及びβを生ずる。 信号プロセスに応答して、16−ビツトデータレ
ジスター(第8b図)がレジスター172から15
ビツトをロードされ、これはレジスター176に
おけるバイト境界「1」ビツトによつてレジスタ
ー172ビツト位置a乃至A又はb乃至Bからレ
ジスター212の対応するバイト位置内へロード
される前のバイトの最後の5ビツトとカレントバ
イトに対する10ビツト(8つの情報ビツト及び2
つ挿入されたゼロビツトまで)を含んでいる。ま
た、信号プロセスに応答して、CRC回路206
はCRC記憶レジスター214からのチヤンネル
に対する記憶されたCRCリマインダーをロード
されそして信号プリセツトを生じてダウンカウン
ター216を8のカウントにプリセツトする。 マルチプレクサに対して説明した方式と類似の
方式で、30MHz発振器218及びゲート220と
222は信号LDの連続パルス間に、ライン22
4上に8のパルスを生じ、同時にライン226上
にデータレジスター212に対する8乃至10のシ
フトパルスを生ずるように配置される。信号を及
びζによつて、ゲート228,230及び232
はレジスター212のビツト位置a乃至eはb乃
至1における5つの連続的な「1」のシーケンス
を検出する。挿入された「φ」ビツトによつて続
けられなければならないこのようなシーケンスの
検出の際、「1」が出力γ及びδを有している挿
入されたビツトレジスター234内にシフトさ
れ、そしてゲート222がライン226上のシフ
ト信号の1パルスに対して抑止される。ライン2
24上のパルスはCRC回路206及び8−ビツ
トデータレジスター236のシフトクロツク入力
へ供給され、その直列データ入力はゲート23
8,240及び242を経て、信号ε及びζによ
つて、レジスター212のビツト位置1又は2か
ら情報ビツトを供給される。 このようにして、バイトの8ビツトがデータレ
ジスター236内にシフトされ、そしてCRC回
路206におけるCRCリマインダーが従つて更
新される。上述の如く生じた次に続く調整信号に
応答して、CRC記憶レジスター214がCRC回
路20から更新され、データレジスター244が
レジスター236からのバイトをロードされ、そ
してバイトナンバーレジスター(図示せず)が増
分され、従つてこのDMAによつてプロセツサの
バツフアメモリ内に正しくロードされる。更に、
調整信号は下記の表に従つて次のバイトの境界を
示すためレジスター176に「1」ビツトをセツ
トする。
【表】
デマルチプレクサのオペレーシヨンのリマイン
ダーは上記の説明から及びマルチプレクサのオペ
レーシヨンとの類似性が明らかであろう。デコー
ダ200によつて生じたクロージングフラグはこ
の場合には使用されない;しかし乍ら、それは診
断目的のために使用されることができる。 上述のマルチプレクサ及びデマルチプレクサは
各々2つの集積回路として形成されることがで
き、1方は比較的高いクロツク周波数30MHzでオ
ペレートされるこれ等の部分に対するTTL回路
を使用し、そして他方は低いクロツク周波数
4.096MHzでオペレートする装置の大部分に対し
てMOS技法を使用している。マルチプレクサ及
びデマルチプレクサの同等の部分はたぶん集積回
路デバイス内に結合されることができ、この場合
には、30MHz発振器の如き、いくらかの構成部分
は一般的にマルチプレクサ及びデマルチプレクサ
に設けられることができる。 マルチプレクサ及びデマルチプレクサの特定の
形式を詳細に説明したが、本発明はそれに限定さ
れるものではなく、多くの変更、変化及び適応が
特許請求の範囲に規定された如く本発明の範囲か
ら逸脱することなく行なうことができると理解さ
れるべきである。
ダーは上記の説明から及びマルチプレクサのオペ
レーシヨンとの類似性が明らかであろう。デコー
ダ200によつて生じたクロージングフラグはこ
の場合には使用されない;しかし乍ら、それは診
断目的のために使用されることができる。 上述のマルチプレクサ及びデマルチプレクサは
各々2つの集積回路として形成されることがで
き、1方は比較的高いクロツク周波数30MHzでオ
ペレートされるこれ等の部分に対するTTL回路
を使用し、そして他方は低いクロツク周波数
4.096MHzでオペレートする装置の大部分に対し
てMOS技法を使用している。マルチプレクサ及
びデマルチプレクサの同等の部分はたぶん集積回
路デバイス内に結合されることができ、この場合
には、30MHz発振器の如き、いくらかの構成部分
は一般的にマルチプレクサ及びデマルチプレクサ
に設けられることができる。 マルチプレクサ及びデマルチプレクサの特定の
形式を詳細に説明したが、本発明はそれに限定さ
れるものではなく、多くの変更、変化及び適応が
特許請求の範囲に規定された如く本発明の範囲か
ら逸脱することなく行なうことができると理解さ
れるべきである。
第1図はHDLCフレームの公知の形式を例示し
ている;第2a図及び第2b図は本発明の実施例
によるHDLCマルチプレクサの2つの適用を例示
している;第3a図はマルチプレクサの情報及び
バイト−境界レジスターを概略的に例示してい
る;第3b図はマルチプレクサのプロセツサイン
ターフエース回路を概略的に例示している;第3
c図はマルチプレクサのゼロビツト挿入及び
CRC回路を概略的に例示している;第4図はマ
ルチプレクサのオペレーシヨン中に生ずる信号を
例示しているタイミングダイアブラムである;第
5図はマルチプレクサによつてアクセスするため
のプロセツサのバツフアメモリを概略的に例示し
ている;第6a図乃至第6f図はマルチプレクサ
のオペレイテイングシーケンスを例示しているフ
ローチヤートを示している;第1図、第2a図及
び第2b図と同じシート上に表わされている第7
図はHDLCデマルチプレクサの適用を例示してい
る;第8a図及び第8b図はレジスター及びデマ
ルチプレクサの1部の回路を概略的に例示してい
る。 30……マルチプレクサ、38……パケツトデ
ータノード、40……直列データ伝送リンク、5
0……シフトレジスター(情報レジスター)、5
4……同期(及びリカバリイ)回路、88……チ
ヤンネル ステータス レジスター、92……割
込みレジスター、120,176……バイト境界
レジスター。
ている;第2a図及び第2b図は本発明の実施例
によるHDLCマルチプレクサの2つの適用を例示
している;第3a図はマルチプレクサの情報及び
バイト−境界レジスターを概略的に例示してい
る;第3b図はマルチプレクサのプロセツサイン
ターフエース回路を概略的に例示している;第3
c図はマルチプレクサのゼロビツト挿入及び
CRC回路を概略的に例示している;第4図はマ
ルチプレクサのオペレーシヨン中に生ずる信号を
例示しているタイミングダイアブラムである;第
5図はマルチプレクサによつてアクセスするため
のプロセツサのバツフアメモリを概略的に例示し
ている;第6a図乃至第6f図はマルチプレクサ
のオペレイテイングシーケンスを例示しているフ
ローチヤートを示している;第1図、第2a図及
び第2b図と同じシート上に表わされている第7
図はHDLCデマルチプレクサの適用を例示してい
る;第8a図及び第8b図はレジスター及びデマ
ルチプレクサの1部の回路を概略的に例示してい
る。 30……マルチプレクサ、38……パケツトデ
ータノード、40……直列データ伝送リンク、5
0……シフトレジスター(情報レジスター)、5
4……同期(及びリカバリイ)回路、88……チ
ヤンネル ステータス レジスター、92……割
込みレジスター、120,176……バイト境界
レジスター。
Claims (1)
- 【特許請求の範囲】 1 各フレームが少くともオープニングフラグバ
イトと伝送されるべきそれぞれのチヤンネルのメ
ツセージのバイトを含む複数のメツセージバイト
とを含んでおり、該フラグバイトが一連の所定ナ
ンバーの連続的な1ビツトを含み、該メツセージ
バイトのビツがゼロビツト挿入を受け、これによ
つて該メツセージ内の該フラグバイトの発生が避
けられる、ビツトオリエンテツドプロトコルフレ
ームを用いて時分割多重化された直列ビツトスト
リームに複数のチヤンネルからメツセージを伝送
するための装置において: 第1のメモリ手段及び第2のメモリ手段50,
120と; 該直列ビツトストリームを該第1のメモリ手段
50から得るための手段52と; 伝送されるべきチヤンネルのメツセージに応答
して該第1のメモリ手段50にフラグバイト10
を記憶し、且つ該フラグバイトの該第1のメモリ
手段における相対的位置の指示を該第2のメモリ
手段120に記憶するための手段56,58,6
0,74,86,88と; 該直列ビツトストリームが該第1のメモリ手段
から得られるとき該第2のメモリ手段に記憶され
た該指示に応答して、 伝送されるべきメツセージバイトを提供し; 該ゼロビツト挿入を行ない; 任意の挿入されたゼロビツトを有するバイトを
該第1のメモリ手段に記憶する; 挿入されたゼロビツトのナンバーによつて該第
2のメモリ手段に記憶された該指示を更新する;
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CA000444271A CA1229434A (en) | 1983-12-23 | 1983-12-23 | Multiplexer for bit oriented protocol data link control |
CA444272 | 1983-12-23 | ||
CA444271 | 1983-12-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60158751A JPS60158751A (ja) | 1985-08-20 |
JPH0363861B2 true JPH0363861B2 (ja) | 1991-10-02 |
Family
ID=4126820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59269679A Granted JPS60158751A (ja) | 1983-12-23 | 1984-12-22 | 時分割多重化された直列ビツトストリ−ムに複数のチヤンネルからメツセ−ジを伝送するための装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4531211A (ja) |
JP (1) | JPS60158751A (ja) |
CA (1) | CA1229434A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8425375D0 (en) * | 1984-10-08 | 1984-11-14 | Gen Electric Co Plc | Data communication systems |
US4724435A (en) * | 1985-11-06 | 1988-02-09 | Applied Spectrum Technologies, Inc. | Bi-directional data telemetry system |
FR2642247B1 (fr) * | 1988-12-30 | 1991-04-05 | Cit Alcatel | Systeme d'emission de trames hdlc sur canal de type mic, a circuit hdlc unique et memoire tampon de transposition |
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JP3042102B2 (ja) * | 1991-11-22 | 2000-05-15 | 日本電気株式会社 | 多重化送信装置 |
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