JPH036156A - データ伝送路障害検知回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野Ｊ この発明は、データ伝送用回路の障害を検知するための
データ伝送路障害検知回路に関する。

［従来の技術〕 第６図は、例えばＣＣＩＴＴ勧告Ｙ、５４に示された従
来のデータ伝送用基板の試験を示すブロック図であシル
ーグＡから〃−グＤまで４種類の試験が示され不。第７
図は、この４種類のループ試験内の１つに関する詳細図
である。第７図において、（２１）は入力送信データで
あシ、Ｆ工１ｉ’０（Ｉｉ’１ｒａｔ　Ｉｎ　Ｆｉｒｓ
ｔ　Ｏｕｔ　）等の送信回路（６ａ）と、比較器（ｌｌ
ａ）に入力される。送信回路（６ａ）には、　（１２ａ
）のタイミング制御回路からの第１のクロック信号（２
２）が入力されており、送信回路（６ａ）からは出力送
信データ（２３）が出力される。出力送信データ（２３
）はループバックしてＦ工ｒＯ等の受信回路（９ａ）に
入力される。受信回路（９ａ）にはタイミング制御回路
（１２ａ　）からの第２のクロック信号（２４）が入力
されており受信回路（９ａ）からは出力受信データ（２
５）が出力され、この出力受信データ（２５）は比較器
（ｌｌａ）に入力される。第８図は従来技術の信号状態
図であり、（２１）は入力送信データ、（２２）は送信
回路を制御するための第１のクロック信号、（２３）は
出力送信データ、（２４）は受信回路を制御するための
第２のクロック信号、（２５）は出力受信データである
。

次に動作について説明する。第７図、第８図において、
入力送信データ（２１）は送信回路（６ａ）に入力され
第１のクロック（２２）の立上りのタイミングでラッチ
されて、出力送信テ゛−タ（２３）となる。出力送信テ
゛−タ（２３）はループ−バックされて、受信回路（９
ａ）に入力され、第２のクロック（２４）の立上りのタ
イミングでラッチされて、出力受信データ（２５）とな
る。入力送信データ（２１）と出力受信データ（２５）
は比較器（１１−に入力されているが、比較器（ｌｌａ
）は入力送信データ（２１）と８力受信データ（２５）
の時間のずれを考慮して、データ値を比較する。

このように従来は伝送路としての基板の試験を行うのに
送信データを送信回路を通してからループ・バックさせ
て、受信データとして受信回路を通して戻ってきたデー
タと送ったデータを比較する事によって、送信回路と受
信回路が正しく動作しているかどうかを確認するもので
あった。なお、入力送信データ（２工）は伝送路の障害
を検知するだめの試験用データ信号とする 〔発明が解決しようとする課題Ｊ 上記の様なデータ伝送路障害検知回路では、障害を検知
するために通常のデータの伝送を中断して、試験用デー
タ信号をデータ伝送路に入力しなければならない、この
様に、従来のデータ伝送路の障害検知回路においては、
データ伝送路の障害検知のために通常の動作であるデー
タの伝送を中断しなければならない問題があった。

本発明はかかる問題を解決するためになされたもので、
通常のデータ伝送を中断する事なくデータ伝送路の障害
検知ができる事を目的とする。

〔課題を解決するための手段］ データ信号を伝送する伝送路において、信号発生手段が
試験用データ信号を発生してこの試験用データ信号を記
憶手段が記憶して合成手段が前記データ信号と前記試験
用データ信号とを合成して、伝送速度変換手段が前記合
成された信号の伝送速度を変換して分配手段が前記伝送
速度変換手段で速度変換されて前記伝送路を通過した伝
送について前記データ信号とｌ￥ｆＪ記試験用データ信
号とに分配し、比較手段が前記分配手段で分配された試
験用データ信号と前記記憶手段に記憶された試験用デー
タ信号とを入力して比較するものである。

〔作用１ 合成手段が試験用データ信号とデータ信号とを合成し、
伝送速度変換手段が前記合成した信号の伝送速度の変換
を行う。そ、して分配手段がこの速度変換されて前記伝
送路を通過した信号を試験用データ信号とデータ信号と
に分配する。試験用データ信号は比較手段に入力する。

又、この比較手段は記憶手段に記憶された試験用データ
信号を入力しこの両試験用データ信号を比較する。

［実施例」 第１図のように、基板Ｅと基板Ｆと基板Ｇと基板Ｈとで
構成されたデータ伝送袋＠（１）は他のデータ伝送装置
（２）から伝送データ信号（ａ）入力する上基板Ｈ５基
板Ｇ、基板Ｆ、基板Ｅを介して信号処理が行われる。ま
た逆に相手伝送装置（２）に出力される伝送データ信号
（ｂ）は基板Ｅ、基板Ｆ、基板Ｇ、基板■を介して相手
伝送装置（２）に出力される。このデータ伝送装置（１
）の伝送路障害状態を検知する回路について第２図以降
で説明する。第２図は、本発明を示すブロック図であシ
（４）は信号発生手段としての信号発生回路、（５）は
合成手段と、伝送速度変換手段としての送信側セレクタ
、（６）は送信回路、（７）は分配手段としての送信側
分配器、（８）は合成手段と、伝送速度変換手段として
の受信側セレクタ、（９）は受信回路、（１０）は分配
手段としての受信側分配器、（１１）は信号発生回路（
４）から出力された信号を記憶する記憶手段と、比較手
段の２つを備えている比較器、（１２）はタイミング制
御回路である。タイミング制御回路（１２）からは第１
から第６のクロック信号（３３）　、　（３５）、　（
３７）　、　（４０）　、　（４２）　、　（４４）が
出力され、第３のクロック信号（３３）は送信側セレク
タ（５）と信号発生回路（４）と比較器（１１）とにそ
れぞれ入力され、第４のクロック信号（３７）は送信側
分配器（７）へ、第５のクロック信号（４０）は受信側
セレクタ（８）へ、第６°のクロック信号（４４）は受
信側分配器（１０）と比較器（１１）に入力されている
。信号発生回路（４）からは試験用データ信号（３２）
が出力され、試験用データ信号（３２）は送信側セレク
タ（５）と比較器（１１）に接続されている。又比較器
（１１）は試験用データ信号（３２）を記憶する。送信
側分配器（７）からは出力送信データ（３）とループ・
バック信号（３８）が出力され、ループ・バック信号（
３８）は受信側セレクタ（８）に接続されている。受信
側セレクタ（８）には、入力受信データ（３９）も入力
されている。受信側分配器（ｌＯ）からはリターン試験
用信号（４５）と出力受信データ（４６）が出力されて
いる。

第３図は本発明の信号状態図であり、（３１）は入力送
信データ、（３２）は試験用データ信号、（３３）は送
信側セレクタ（５）への制御信号としての第３のクロッ
ク信号、（３４）は送信側セレクタ（５）からの出力デ
ータ、（３５）は送信回路（６）への制御信号としての
第１・のクロック信号、（３６）は送信回路（６）から
の出力データ、（３７）は送信側分配器（７）への制御
信号としての第４のクロック信号、（３８）はループ・
バック信号、（３９）は受信人カテ゛−タ、（４ｏ）は
受信側セレクタ（８）への制御信号としての第５のクロ
ック信号、（４１）は受信側セレクタ（８）からの出力
データ、（４２）は受信回路（９）への制御信号として
の第２のクロック信号、（４３）は受信回路（９）から
の出力データ（４４）は受信側分配器（１０）への制御
信号としての第６のクロック信号、（４５）はリターン
信号、　（４６）は出力受信データである。

第５図は他の実施例の信号状態図であり、（５１）は入
力送信データ、（５２）は試験用データ信号、（５３）
は送信側セレクタ（５）への制御信号としての第３のク
ロック信号、（５４）は送信側セレクタ（５）からの出
力データ、（５５）は送信回路（６）を制御するための
第１のクロック信号、（５６）は送信回路（６）からの
出力データ、（５７）は送信側分配器（７）への制御信
号としての第４のクロック信号、（５８）はループ・バ
ック信号、（５９）は受信入力データ、（６０）は受信
側セレクタ（８）への制御信号として第５のクロック信
号、Ｉ’６１）Ｉ／′ｉ受信側セレクタ（８）からの出
力データ、（６２）は受信回路（９）への制御信号とし
ての第２のクロック信号、（６３）は受信回路（９）か
らの出力データ（６４）は受信側分配器（１０）への制
御信号としての第６のクロック信号、＋６５）はリター
ン信号、（６６）は出力受信データである。

次に本発明の動作について第２図と第３図で説明する。

第２図の送信側セレクタ（５）へは、第３図の入力送信
データ（３１）と信号発生回路（４）で作られた試験用
データ信号（３２）が入力される。入力送信データ（３
１）が９６００ｂｐｓの場合、信号発生回路（４）は９
６００ｂｐ日で、第３のクロック信号（３３）に同期し
ている試験用データ信号（３２）を送信側セレクタ（５
）に出力する。試験用データ信号（３２）は比較器（１
１）にも入力されており、比較器（１１）は送信側セレ
クタ（５）への制御信号（３３）である第３のクロック
信号（３３）の立上りで、試験用データ信号（３２）を
取り込む。一方、第３のクロック信号（３３）は送信側
セレクタ（５）へも接続されており、送信側セレクタ（
５）は第３のクロック信号（３３）がＬＯＷの時は入力
送信データ（３１）を選択し、）ｉｉｇｈの時は試験用
データ信号（３２）を選択するセレクタなので、その出
力は送信側セレクタ（５）からの出力テ゛−タ（３４）
のようになる。この出力データ（３４）は送信回路（６
）に入力する。

そして、この送信回路（６）を制御する第１のクロック
信号（３５）の送信速度は９６００ｂｐｓから２倍の速
度である１９．２Ｋｂｐｓに変換する。送信回路（６）
は第１のクロック信号（３５）の立上りで送信側セレク
タ（５）からの出力データ（３４）を取り込むので、送
信回路（６）からの出力信号は送信回路（６）からの出
力データ（３６）のようになる。第４のクロック信号（
３７）ば９６００ｂｐａであり、送信側分配器（７）は
送信回路（６）からの出力データ（３６）について送信
側分配器（７）への第４のクロック信号（３７）がＬＯ
Ｗの時は出力送信データ（３）へＨｉｇｈの時はループ
・バック信号（３８）へ分配する。この分配されたルー
プバック信号（３８）は受信側セレクタ（８）に入力さ
れる。この受信側セレクタ（８）はル−プバック信号（
３８）を入力すると同時に入力受信データ（３９）も入
力している。受信側セレクタ（８）は９６００　ｂｐ　
Ｂである第５のクロック信号（４０）で制御される。第
５のクロック信号（４０）がＨｉｇｈＯ時はループバッ
ク信号（３８）を選択し、ＬＯＷの時は入力受信データ
（３９）を選択するので、受信側セレクタ（８）の出力
信号は受信側セレクタ（８）からの出力データ（４１）
のようになる。この出力データ（４１）は、受信回路（
９）に入力する。そして、この受信回路（９）を制御す
る第２のクロック信号（４２）の送信速度を９６００ｂ
ｐｓから２倍の速度の１９．２Ｋｂｐｓに変換する受信
回路（９）は第２のクロック（４２）の立上りで受信側
セレクタ（８）からの出力データ（４１）を取シ込むの
で、受信回路（９）からの出力信号は受信回路（９）か
らの出力データ（４３）のようになる。この出力データ
（４３）は受信側分配器（１０）に入力する。この受信
側分配器（１０）は第６のクロック信号（４４）で制御
されていて、受信回路（９）からの出力データ（４３）
について、受信側分配器（１０）への第６のクロック信
号（４４）がＨｉｇｈの時は、リターン信号（４５）に
、ＬＯＷの時は出力受信データ（４６）にへと分配する
。

ここで、第６のクロック信号（４４）の速度は９６００
ｂｐ８とする。一方、第６のクロック信号（４４）は比
較器（１１）にも入力されている。比較器（１１）は受
信側分配器（ｌＯ）への制御信号（４４）の立下りでリ
ターン信号（４５）を取り込む。比較器（１１）は先に
取り込んだ試験用データ信号（３２）を記憶している。

そして、前記取り込んだリターン信号（４５）のノでデ
ータと記憶している試験用データ信号（３２）のパター
ンとを比較して、一致しなければ伝送路には障害が発生
していることが検知出来る。

次に他の実施例について第４図と第５図で説明する。第
４図の送信側セレクタ（５）には第５図の入力送信デー
タ（５１）と信号発生回路（４）で作られた試験用デー
タ信号（５２）が入力されている。入力送信データ（５
１）速度が９６００ｂｐｓの場合、信号発生回路（４）
が第３のクロック信号（５３）に同期して作成する試験
用データ信号（５２）の速度は３２００ｂｐｓである。

この速度は送信データ（５１）の百のスピードである。

この試験用データ信号（５２）は比較器（１１）と送信
側セレクタ（５）とに入力される。比較器（１１）は第
３のクロック信号で制御されてるので、第３のクロック
信号の立上りで試験用データ信号（５２）を取り込み、
そして、記憶する。送信側セレクタ（５）も第３のクロ
ック信号で制御されてるので、第３のクロック信号（５
３）がＬＯＷの時は入力送信データ（５１）を、Ｈｉｇ
ｈの時は試験用データ信号（５２）を選択するセレクタ
である。この送信側セレクタ（５）から出力されるデー
タ信号は出力データ（５４）のようになる。

送信回路（６）は前記送信側セレクタからの出力データ
（５４）を入力する。送信回路（６）は第１のクロック
信号（５５）で制御されるので、この第１のクロック信
号（５５）の立上りで送信側セレクタ（５）からの出力
データ（５４）を取り込む。ここで第１のクロック信号
（５５）の速度は９６００ｂｐｓの２倍の１９．２Ｋｂ
ｐｓである。

つぎに送信回路（６）からの出力データ（５６）は送信
側分配器（７）に入力する。送信側分配器（７）は速度
３２００ｂｐｓの第４のクロック信号（５７）で制御さ
れていて、第４のクロック信号（５７）がＩ、ＯＷの時
は送信回路（６）からの出力データ（５６）を出力送信
データに分配し、第４のクロック信号（５７）がｈｉｇ
ｈの時は送信回路（６）からの出力データ（５６）をル
ープバック信号（５８）に分配する。このループバック
信号（５８）は受信側セレクタ（８）に入力するつこの
受信側セレクタ（８）は入力受信データ（５９）も入力
する。また受信側セレクタ（８）は速度３２００ｂｐｓ
である第５のクロック信号（６０）で制御されるので、
第５のクロック信号（６０）がＲｉｇｈｔＯ時は、ルー
プバック信号（５８）を選択して第５のクロック信号（
６０）がＬＯＷの時は入力受信データ（５９）を選択す
る。受信側セレクタ（８）の出力信号は、出力データ（
６１）である。この出力データ（６１）は受信回路（９
）に入力する。この受信回路（９）は第２のクロック信
号（６２）で制御される。第２のクロック信号（６２）
は９６００ｂｐｓの２倍の速度である１９．２Ｋｂｐｓ
であり、この受信回路（９）は第２のクロック信号（６
２）の立上りで受信側セレクタ（８）からの出力データ
（６１）を取シ込む。受信回路（９）からの出力信号（
６３）は受信側分配器（１０）に入力する。受信側分配
器（１０）は速度３２００ｂｐａである。第６のクロッ
ク信号で制御される。受信側分配器（１０）は受信回路
（９）からの出力データ（６３）について、受信側分配
器（１０）への第６のクロック信号（６４）がＨｉｇｈ
Ｏ時はリターン信号（６５）に分配して、第６のクロッ
ク信号（６４）がＬＯＷの時は出力受信データ（６６）
に分配する。分配されたリターン信号（６５）は比較器
（１１）に入力する。比較１（１１）は第６のクロック
信号（６４）で制御されるので、第６のクロック信号（
６４）の立下りでリターン信号（６５）を取シ込む。そ
して、前記比較器（１１）は、先に取り込み記憶してい
る試験用データ信号（５２）のパターンとリターン信号
（６５）のパターンとを比較して、一致しなければ伝送
路には障害が発生していることが検知出来る。

本実施例では送信回路（６）と受信回路（９）へのクロ
ック信号の速度は、平均速度が等しければバースト的な
りロックの場合についても同様に行える。

又、第３から第６のクロック信号の分周は２以上であれ
ばいくらでもよく、信号発生回路等の動作スピードの限
界に応じて対応できる。

また、信号発生回路（４）、タイミング制御回路（１２
）、比較器（１１）を、送信回路（６）と受信回路（９
）に対して１個づつ設けて、送信回路（６）の障害と、
受信回路（９）の障害を別々に検出するようにしても良
い。

即ち、第一の信号発生回路で発生した試験用データ信号
を第一の比較器に記憶させるとともに送信側セレクタ（
５）で送信データと合成させて送信回路（６）を通過さ
せ、送信側分配器（７）で送信データと分離させ、これ
を第１の比較器に記憶させていた試験用データ信号と一
致を検出するようにすれば、送信回路（６）の障害を検
出できる。この場合、第一のタイミング発生回路は、第
１、第３、第４のクロック（３５）、（３３）、（３７
）を発生する。その他の点については、第２図、第３図
の実施例と同様に作動する。同様にして、第二の信号発
生回路、第二のタイミング制御回路、第二の比較器を用
いて、受信回路（９）の障害を検出することができるこ
とは明らかであろう。

〔発明の効果Ｊ 本発明は、以上説明したように構成されているので、通
常の情報データ伝送状態でありながらでも、データ伝送
路の障害を調べる事が出来る。

【図面の簡単な説明】

第１図はこの発明のデータ伝送路の試験方法を示す図、
第２図はこの発明のデータ伝送路障害検知回路図、第３
図は本発明の信号状態図、第４図はこの発明の他の実施
例を示すデータ伝送路障害検知回路図、第５図はこの発
明の他の実施例の信号状態図、第６図は従来のデータ伝
送路の試験方法を示す図、第７図は従来のデータ伝送路
障害検知回路図、第８図は従来の信号状態図である。 （４）は信号発生手段、（５）は合成手段と伝送速度変
換手段、（７）は分配手段、（１１）は比較手段と記憶
手段である。 なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. データ信号を伝送する伝送路の障害を検知するものにお
   いて、試験用データ信号を発生する信号発生手段と、前
   記試験用データ信号を記憶する記憶手段と、前記データ
   信号と試験用データ信号とを合成する合成手段と、この
   合成手段で合成された信号について伝送速度を変換する
   伝送速度変換手段と、この伝送速度変換手段で速度変換
   されて前記伝送路を通過した信号について前記データ信
   号と試験用データ信号とに分配する分配手段と、この分
   配手段で分配された前記試験用データ信号と前記記憶手
   段に記憶された前記試験用データ信号とを入力し両デー
   タを比較する比較手段とを備えた事を特徴とするデータ
   伝送路障害検知回路。