JPH0360106A - 積層チップインダクタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複数のインダクタンス素子を積層してチップ
構造とした積層チップインダクタに関する。

差速！１すＬと匡澹 従来、積層チップインダクタとしては、絶縁性磁性シー
ト上に内部電極をストレート状名はコイル状に設け、こ
のシートを複数枚積層したものが種々知られており、第
６図、第７図にその一例を示す。

第６図において、１，３，４．５はフェライトグリーン
シートで、シート４，５上にはインダクタンス素子とし
て機能する内部電極１０．１０．１１．１１がｉｔペー
ストの塗布にてストレートな形状に形成され、両端は外
部引出し電極１０ａ、ｌｌａとされている。

シート４，５は必要枚数のダミーシート３を介在させ、
さらにその上下にダミーシート１，２を重ねて加圧、積
層し、焼成する。その後、バレル研磨又は平面研磨を施
し、第７図に示す如く、両端に導電ペーストを塗布、焼
付けることで一対すつの外部電極２０〜２３を形成し、
積層チ・ノブインダクタとされる。

ところで、この種の積層チップインダクタでは、個々の
インダクタンス素子間の静電誘導及び電磁誘導の影響が
問題となり、同一シートに並設された内部電極１０．１
０間及び１１．１１間は影響が出ない十分な間隔を設け
られるが、上下方向に近接する内部電極１０．１１間は
、第８図に示す距離ａ、ｂが問題となり、静電誘導及び
電磁誘導の影響がでる。

距離ａ、ｂを大きくすることはチップ自体が大型化し、
しかも完全に影響を排除できることもなく、好ましい対
策ではない。

そこで、本発明の課題は、積層チップインダクタにおい
て、前記距離ａ、ｂを必要以上に大きくすることなく、
上下方向に近接するインダクタンス素子間の静電誘導又
は電磁誘導の影響を排除することにある。

課題を解決するための手段と作 以上の課題を達成するため、本発明に係る積層チップイ
ンダクタは、積層状態のインダクタンス素子の間に、ほ
ぼ全面に電極を設けた基材シートを介在させた。前記電
極をアースに落とすことにより、電極を挾んで近接する
インダクタンス素子間の静電誘導が防止される。また、
電極を設けた基材シートを非磁性材にて形成すれば、上
下方向に近接するインダクタンス素子間の電磁誘導も防
止される。一方、電極を設けずに非磁性シートのみを介
在させてもよく、この場合には上下方向に近接するイン
ダクタンス素子間の電磁誘導が防止される。

丈鳳獅 以下、本発明に係る積層チップインダクタの実施例につ
き、添付図面を参照して説明する。

［第１実施例、第１図、第２図参照コ 第１図は積層前のインダクタの各要素を示し、基本的に
は第１図に示した従来の積層チップインダクタと同様の
要素から構成されている。

即ち、１〜５はフェライトグリーンシートで、フェライ
ト粉末、有機溶媒及びバインダ等を混練して泥しように
した後、押出し法、引上げ法又はブレード法等によりシ
ート状に成形したものである。これらの基材シートのう
ち、シート４，５上にはその表面にＡｇ、Ａｇ−Ｐｄ等
を含む導電ペーストが塗布され、インダクタンス素子と
しての内部電極１０．１０及び１１．１１が形成され、
両端には外部引出し電極１０ａ、　ｌｌａが形成されて
いる。なお、内部電極１０．１１は互いに重なり合わな
いように形成されている。

基材シート８はその目的によって非磁性材又は磁性材か
らなり、非磁性材としては例えば各種セラミックス、磁
性材としては例えばシート１〜５と同様のフェライトが
使用される。このシート８上には前記外部引出し電極Ｉ
Ｑａ、ｌｌａが位置する両端部を残してほぼ全面に導電
ペーストが塗布され、斜線で示す電極１４が形成されて
いる。

以上の構成からなるシート４，５をその間にシート８及
びダミーシート３．３さらに上下にダミーシート１，５
をそれぞれ必要枚数積み重ね、加圧する。実際の量産工
程では各シート４，５．８は多数の導体を印刷した幅広
のものを一度に積層し、第１図、第２図に示す１単位の
インダクタを構成するようにカットする。これを適当な
温度で焼成し、バレル研磨、平面研摩等を施した後、外
部に露出した外部引出し電極１０ａ、ｌｌａ及び電極１
４の両端部に対応する位置に導電ペーストを塗布、焼付
けし、外部電極２０〜２３及び接地用外部電極２４を形
成する。

以上の構成からなる積層チップインダクタにおいては、
内部電極１０．１０．１１．１１がインダクタンス素子
として機能し、上下に近接する内部電極１０゜１１間は
電極１４が介在し、かつその外部電極２４を通じてアー
スがとられることにより、静電誘導の影響が排除される
。また、基材シート８を非磁性材にて形成することによ
り、電極１４の有無に関係なく、内部電極１０．１１間
における電磁誘導の影響が排除される。一方、基材シー
ト８を磁性材にて形成すれば、電極１４の機能によって
静電誘導の影響のみが排除される。

［第２実施例、第３図〜第５図参照コ 本第２実施例の積層チップインダクタは、製品化される
最終形態として、第５図に示すように、インダクタンス
素子として機能する内部電極１０〜１３が一列に積層さ
れた状態となり、いわば第８図に示した距１Ｉｉｂを０
としたものである。

その製作は、フェライトグリーンシート４〜７上にそれ
ぞれ内部電極１０〜１３を形成したもの、基材シート８
上の全面に斜線で示す電極１４を形成したものを準備し
、これらを必要枚数のダミーシート３を介在させ、かつ
、上下にダミーシート１゜２を重ねて加圧する。その後
、第４図に一点鎖線で示すカット線にて、並置された各
内部電極１０〜１３が分離するように１単位のインダク
タにカットし、これを適当な温度で焼成する。さらに、
バレル研磨、平面研磨等を施した後、外部に露出した各
外部引出し電極１０ａ〜１３ａごとに導電ペーストを塗
布、焼付けし、外部電極２５〜２８を形成する。同時に
外部に露出した各電極１４の端部に跨って導電ペースト
を塗布、焼付けし、接地用外部電極２９を形成する。

以上の構成において、電極１４の機能及び基材シート８
（磁性材又は非磁性材）の機能については、前記第１実
施例での説明と同様であり、上下方向に近接する内部電
極１０．１１．１２．１３間での静電誘導及び電磁誘導
の影響が防止される。

なお、本発明に係る積層チップインダクタは前記実施例
に限定するものではなく、その要旨の範囲内で種々に変
更できる。

特に、一つのシート４〜７上に形成されるインダクタン
ス素子の数ないしは積層数は任意であり、コンデンサ素
子等と組み合わせた複合電子部品としてもよい、また、
第２実施例において、基材シート８上の電極１４は第１
実施例と同様に両端部を残してほぼ全面に形成してもよ
い。

急豊曵羞玉 以上の説明で明らかなように、本発明によれば、積層状
態のインダクタンス素子の間にほぼ全面に電極を設けた
基材シートを介在させたため、該電極を挾んで近接する
インダクタンス素子間の静電誘導を防止でき、インダク
タンス素子間の距離を小さくでき、より小型化が可能と
なる。また、前記基材シートを非磁性材にて形成すれば
、それを挾んで近接するインダクタンス素子間の電磁誘
導を防止できる。

【図面の簡単な説明】

第１図は本発明の第１実施例であるインダクタの積層前
の分解斜視図、第２図は第１図のものを積層し、外部電
極を設けた状態での斜視図である。 第３図は本発明の第２実施例であるインダクタの積層前
の分解斜視図、第４図は第３図のものを積層した状態の
斜視図、第５図は第４図のものを１単位にカットし、外
部電極を設けた状態での斜視図である。第６図は従来の
インダクタの積層前の分解斜視図、第７図は第６図のも
のを積層し、外部電極を設けた状態での斜視図、第８図
は第７図のものの垂直断面図である。 １〜７・・・フェライトグリーンシート、８・・・基材
（磁性又は非磁性）シート１．１０〜１３・・・内部電
極（インダクタンス素子）、１４・・・電極、２０〜２
３　、２５〜２８・・・外部電極、２４．２９・・・接
地用外部電極。 第 １ 図 第２図 第６図 第７図 第８図

Claims (3)

【特許請求の範囲】
1. １．インダクタンス素子を設けた基材シートを積層して
   なる積層チップインダクタにおいて、ほぼ全面に電極を
   設けた基材シートを、積層状態のインダクタンス素子の
   間に介在させ、前記電極に接地用の外部電極を取り付け
   たことを特徴とする積層チップインダクタ。
2. ２．前記電極が設けられている基材シートが非磁性材か
   らなることを特徴とする請求項１記載の積層チップイン
   ダクタ。
3. ３．インダクタンス素子を設けた基材シートを積層して
   なる積層チップインダクタにおいて、非磁性シートを積
   層状態のインダクタンス素子の間に介在させたことを特
   徴とする積層チップインダクタ。