JPH0360076A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPH0360076A JPH0360076A JP19474789A JP19474789A JPH0360076A JP H0360076 A JPH0360076 A JP H0360076A JP 19474789 A JP19474789 A JP 19474789A JP 19474789 A JP19474789 A JP 19474789A JP H0360076 A JPH0360076 A JP H0360076A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
縦型電界効果トランジスタの製造方法に関する。
本発明は、半導体基板表面に分子層エピタキシャル成長
法を用いて、ソース領域、チャネル領域、ドレイン領域
を形成することにより、それぞれの領域の厚さ、及び不
純物密度を厳密に制御することを可能にした縦型電界効
果トランジスタの製造方法である。
法を用いて、ソース領域、チャネル領域、ドレイン領域
を形成することにより、それぞれの領域の厚さ、及び不
純物密度を厳密に制御することを可能にした縦型電界効
果トランジスタの製造方法である。
従来の技術において、縦型電界効果トランジスタを形成
する際、イオン注入や通常のエピタキシャル技術を用い
て、Ｐ型及びｎ型の領域を形成していた。
する際、イオン注入や通常のエピタキシャル技術を用い
て、Ｐ型及びｎ型の領域を形成していた。
〔発明が解決しようとするＬｌ！！！り上記従来の技術
においては、Ｐ型ｎ型Ｐ型の三層またはｎ型Ｐ型ｎ型の
三層のような半導体薄膜を形成する際、それぞれの層、
特に中間の層を数百Å以下の厚さに制御性よく形成する
ことはイオン注入においては不純物がガウシアン分布を
とるため、通常のエピタキシャル技術においては不純物
のオートドーピング及び固相拡散影響が大きいため困難
であった。
においては、Ｐ型ｎ型Ｐ型の三層またはｎ型Ｐ型ｎ型の
三層のような半導体薄膜を形成する際、それぞれの層、
特に中間の層を数百Å以下の厚さに制御性よく形成する
ことはイオン注入においては不純物がガウシアン分布を
とるため、通常のエピタキシャル技術においては不純物
のオートドーピング及び固相拡散影響が大きいため困難
であった。
上記課題を解決するために、本発明においては、分子層
エピタキシャル成長法を用いて、Ｐ型ｎ型Ｐ型、又はｎ
型Ｐ型ｎ型の三層であるところのソース領域、チャネル
領域、ドレイン領域を分子層エピタキシャル成長法によ
り形成することとした。
エピタキシャル成長法を用いて、Ｐ型ｎ型Ｐ型、又はｎ
型Ｐ型ｎ型の三層であるところのソース領域、チャネル
領域、ドレイン領域を分子層エピタキシャル成長法によ
り形成することとした。
分子層エピタキシャル成長法によれば、通常のエピタキ
シャル技術を用いた場合に比較して、オートドーピング
及び固相拡散が非常に低く抑えられるため、縦型電界効
果トランジスタのソース領域、チャネル領域、ドレイン
領域のそれぞれの膜厚を数百Å以下の厚さに、数原子層
の精度で形成することができ、しかも不純物濃度分布を
厳密に制御することが可能となる。
シャル技術を用いた場合に比較して、オートドーピング
及び固相拡散が非常に低く抑えられるため、縦型電界効
果トランジスタのソース領域、チャネル領域、ドレイン
領域のそれぞれの膜厚を数百Å以下の厚さに、数原子層
の精度で形成することができ、しかも不純物濃度分布を
厳密に制御することが可能となる。
以下に、本発明の実施例について説明する。
第１図は、本発明の実施例を示す。第１図（ａｌは、シ
リコン基板１上に、酸化膜２を形７ｉ！後、素子形成部
分の酸化膜をエツチングにより除いたところを示す。
リコン基板１上に、酸化膜２を形７ｉ！後、素子形成部
分の酸化膜をエツチングにより除いたところを示す。
第１囲い）は、分子層エピタキシャル成長法を用いて、
ソース領域３．チャネル領域４．ドレイン領域５の三つ
の層を形成したところを示す。この際、分子層エピタキ
シャル法では、ガス分子の平均自由工程が長いため、ア
スペクト比率ｌＯ程度であっても形成可能である。
ソース領域３．チャネル領域４．ドレイン領域５の三つ
の層を形成したところを示す。この際、分子層エピタキ
シャル法では、ガス分子の平均自由工程が長いため、ア
スペクト比率ｌＯ程度であっても形成可能である。
この際、シリコン分子層エピタキシャル成長法によって
、温度８２５℃において半導体成分元素ガスとして例え
ば５ｉｔｌｚｃＪｚと不純物元素を含むガスとして例え
ばＢ２Ｈ６又はＡｓＨ＊とを、第２図に示すような圧力
のタイムチャートを１サイクルとして、導入した場合、
５ｉＨｚｃＪｔの導入時圧力を１．５ Ｘ １０−’ｆ
ｏｒｒとすると、５ｚｎａの導入時圧力の５ｉ１１．ｃ
ｌ、導入時圧力に対する比に従って、第４図に示すよう
にな不純物濃度で、第３図に示すような厚さの薄膜が形
成される。このサイクルを繰り返すことで望みの伝導型
、不純物濃度、膜厚の半導体薄膜を得ることができる。
、温度８２５℃において半導体成分元素ガスとして例え
ば５ｉｔｌｚｃＪｚと不純物元素を含むガスとして例え
ばＢ２Ｈ６又はＡｓＨ＊とを、第２図に示すような圧力
のタイムチャートを１サイクルとして、導入した場合、
５ｉＨｚｃＪｔの導入時圧力を１．５ Ｘ １０−’ｆ
ｏｒｒとすると、５ｚｎａの導入時圧力の５ｉ１１．ｃ
ｌ、導入時圧力に対する比に従って、第４図に示すよう
にな不純物濃度で、第３図に示すような厚さの薄膜が形
成される。このサイクルを繰り返すことで望みの伝導型
、不純物濃度、膜厚の半導体薄膜を得ることができる。
例えば、５ＩＲ１ｄｚの圧力を１．５Ｘ１０−’ｙｏｒ
ｒ＋ＢＪｉの５ｉＨｚｅＪｚに対する圧力比を４Ｘ１０
−”にすれば、１００サイクルで２６０人、Ｂ濃度１．
５Ｘ１０”（ａｍ−”）のソース領域が形成され、続い
てＡｓＴｏを５ｉＨｔｄｚに対してｌＸｌ０−の圧力比
で導入すれば、３００サイクルで、２７０人、 Ａｓ濃
度１．０Ｘ１０”（ａｍ−３）のチャネル領域が形成さ
れ、続いてソース領域と同様にして２６０人のドレイン
領域が形成できる。
ｒ＋ＢＪｉの５ｉＨｚｅＪｚに対する圧力比を４Ｘ１０
−”にすれば、１００サイクルで２６０人、Ｂ濃度１．
５Ｘ１０”（ａｍ−”）のソース領域が形成され、続い
てＡｓＴｏを５ｉＨｔｄｚに対してｌＸｌ０−の圧力比
で導入すれば、３００サイクルで、２７０人、 Ａｓ濃
度１．０Ｘ１０”（ａｍ−３）のチャネル領域が形成さ
れ、続いてソース領域と同様にして２６０人のドレイン
領域が形成できる。
以上のように分子層エピタキシャル成長法によれば、ソ
ース領域、チャネル領域、ドレイン領域の不純物濃度及
び膜厚を非常に精密に制御できることから、第５図のよ
うな不′４＠￥ｙＪｆｌＡ度分布にすることで、接合付
近の電界を弱める構造にすることも容易にできる。先に
述べたように又チャネル長、数千Ａ以下のトランジスタ
の形成も容易である。
ース領域、チャネル領域、ドレイン領域の不純物濃度及
び膜厚を非常に精密に制御できることから、第５図のよ
うな不′４＠￥ｙＪｆｌＡ度分布にすることで、接合付
近の電界を弱める構造にすることも容易にできる。先に
述べたように又チャネル長、数千Ａ以下のトランジスタ
の形成も容易である。
続いて、第１図ｆｃｌは、ゲート形成のため酸化膜のエ
ツチングを行ったところを示す。次に、第１図（ｄｌは
熱酸化又はＣＶＤによって、ゲート絶縁膜６を形成した
ところである。第１図ｔｅｌは、多結晶シリコンの堆積
と、フォトリソ工程、エツチングを行ってゲート電極７
を形成したところを示す。
ツチングを行ったところを示す。次に、第１図（ｄｌは
熱酸化又はＣＶＤによって、ゲート絶縁膜６を形成した
ところである。第１図ｔｅｌは、多結晶シリコンの堆積
と、フォトリソ工程、エツチングを行ってゲート電極７
を形成したところを示す。
以上述べたように、分子層エピタキシャル成長法を用い
ることで、チャネル長が数千人のトランジスタが容易に
形成できる他、不純物濃度分布をさまざまにコントロー
ルして、ドレイン電界を弱めることも容易にできる。
ることで、チャネル長が数千人のトランジスタが容易に
形成できる他、不純物濃度分布をさまざまにコントロー
ルして、ドレイン電界を弱めることも容易にできる。
第１図は本発明方法の実施例を示す工程順断面図、第２
図は分子層エビタシャル成長法におけるガス導入圧力の
一例のタイムチャート、第３図は Ｂ、Ｈ，の導入時圧
力の５ｉＨｚＣｊｚに対する比と、１サイクルあたり成
長膜厚の関係を表わす図、第４図はＢＪ、の導入時圧力
の５ｉＨｚｄｚに対する比と膜中の８４度の関係を示す
る図、第５図は接合の電界を弱める構造の不純物濃度分
布を示す図である。 ・シリコン基牟反 ・酸化膜 ・ソース領域 ・チャネル領域 ・ドレイン領域 ・ゲート絶縁膜 ・ゲート電極 ・Ｂ？ｓ度 ・Ａｔ濃度
図は分子層エビタシャル成長法におけるガス導入圧力の
一例のタイムチャート、第３図は Ｂ、Ｈ，の導入時圧
力の５ｉＨｚＣｊｚに対する比と、１サイクルあたり成
長膜厚の関係を表わす図、第４図はＢＪ、の導入時圧力
の５ｉＨｚｄｚに対する比と膜中の８４度の関係を示す
る図、第５図は接合の電界を弱める構造の不純物濃度分
布を示す図である。 ・シリコン基牟反 ・酸化膜 ・ソース領域 ・チャネル領域 ・ドレイン領域 ・ゲート絶縁膜 ・ゲート電極 ・Ｂ？ｓ度 ・Ａｔ濃度
Claims (1)
- 半導体基板表面に、分子層エピタキシャル成長法を用い
て、半導体の成分元素を含むガスと、ドナー又はアクセ
プターの不純物元素を含むガスとにより、ソース又はド
レイン領域を形成し、次に、ソース又はドレイン領域と
逆の伝導型の不純物元素を含むガスと半導体の成分元素
を含むガスとでチャネル領域を形成し、次にチャネル領
域と逆の伝導型の不純物元素を含むガスと半導体の成分
元素を含むガスとでソース又はドレイン領域を形成する
ことで、ソース領域、チャネル領域、ドレイン領域の不
純物密度分布及びチャネル長を厳密に制御することを特
徴とする縦型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19474789A JPH0360076A (ja) | 1989-07-27 | 1989-07-27 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19474789A JPH0360076A (ja) | 1989-07-27 | 1989-07-27 | 縦型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0360076A true JPH0360076A (ja) | 1991-03-15 |
Family
ID=16329558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19474789A Pending JPH0360076A (ja) | 1989-07-27 | 1989-07-27 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0360076A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232576A (ja) * | 1995-06-16 | 1997-09-05 | Interuniv Micro Electro Centrum Vzw | 垂直ｍｉｓｆｅｔディバイス，ｃｍｏｓプロセスインテグレイション，ｒａｍアプリケイション |
| JPH09321289A (ja) * | 1996-05-30 | 1997-12-12 | Nec Yamagata Ltd | 縦型電界効果トランジスタ |
| JP2006294995A (ja) * | 2005-04-13 | 2006-10-26 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
| JP2009253273A (ja) * | 2008-04-10 | 2009-10-29 | Hynix Semiconductor Inc | 高集積半導体装置内の垂直型トランジスタの製造方法 |
-
1989
- 1989-07-27 JP JP19474789A patent/JPH0360076A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232576A (ja) * | 1995-06-16 | 1997-09-05 | Interuniv Micro Electro Centrum Vzw | 垂直ｍｉｓｆｅｔディバイス，ｃｍｏｓプロセスインテグレイション，ｒａｍアプリケイション |
| JPH09321289A (ja) * | 1996-05-30 | 1997-12-12 | Nec Yamagata Ltd | 縦型電界効果トランジスタ |
| JP2006294995A (ja) * | 2005-04-13 | 2006-10-26 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
| JP2009253273A (ja) * | 2008-04-10 | 2009-10-29 | Hynix Semiconductor Inc | 高集積半導体装置内の垂直型トランジスタの製造方法 |
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