JPH0358475A - Semiconductor memory - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体基板にメモリセル部と周辺回路が集積
化された半導体メモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory in which a memory cell portion and a peripheral circuit are integrated on a semiconductor substrate.
本発明は、半導体基板にメモリセル部と周辺回路が集積
化された半導体メモリにおいて、Ｎ型の半導体基板に、
周辺回路のうちの入出力回路を負電源に接続された所定
のＰ型のウェル領域内に形成すると共に、上記入出力回
路以外の周辺回路とメモリセル部を上記Ｐ型のウェル領
域よりも不純物濃度が高く、かつ上記Ｐ型のウェル領域
に接続される電源と異なる電源が接続される他のウェル
領域に形成して構威することにより、入出力回路でのア
ンダーシュート（Ｖ，，レベルより低い波高値或分の入
力により発生する少数キャリアのメモリセル部への影響
）を防止しつつ、各素子での微細化に伴なうショートチ
ャネル効果（パンチスルー電流，サブスレッショルド特
性劣化，しきい値電圧■１のチャネル長依存及びドレイ
ン電圧依存．ブレイクダウン現象．ホットエレクトロン
効果，ゲート絶縁膜破壊等）を軽減して回路動作の安定
性並びに素子の信頼性を図るようにすると共に、プロセ
ス設計，デバイス設計に関するマージンを大きくとるこ
とができるようにしたものである。The present invention provides a semiconductor memory in which a memory cell portion and a peripheral circuit are integrated on a semiconductor substrate, in which an N-type semiconductor substrate is provided with
The input/output circuits of the peripheral circuits are formed in a predetermined P-type well region connected to a negative power supply, and the peripheral circuits other than the input/output circuits and the memory cell portion are formed with impurities lower than the P-type well region. Undershoot in the input/output circuit (below the V, level) can be prevented by forming it in another well region that has a high concentration and is connected to a power supply different from the power supply connected to the P-type well region. While preventing short channel effects (punch-through current, subthreshold characteristic deterioration, threshold In addition to reducing channel length dependence and drain voltage dependence (breakdown phenomenon, hot electron effect, gate insulating film breakdown, etc.) of value voltage (1) to improve circuit operation stability and device reliability, process design , which allows for greater margins in device design.
また、本発明は、上記半導体メモリにおいて、Ｐ型の半
導体基板に、周辺回路のうちの入出力回路を所定電位に
設定されたＮ型のウェル領域に囲まれたＰ型のウェル領
域に形或すると共に、上記入出力回路以外の周辺回路と
メモリセル部を他のウェル領域に形成して構戒すること
により、入出力回路でのアンダーシュートを防止しつつ
、各素子での微細化設計に伴なうショートチャネル効果
を軽減して回路動作の安定性並びに素子の信頼性を図る
と共に、プロセス設計，デバイス設計に関するマージン
を大きくとることができるようにしたものである．
〔従来の技術〕
従来のＭＯＳ型トランジスタを用いたランダム・アクセ
ス・メモリ等の半導体メモリは、第４図に示すように、
Ｐ型の半導体基板（５１）に、Ｐ型のウェル領域（５２
）を形成し、該ウェル領域（５２）内にＮ型のソース領
域（５３）及び（５４）とＮ型のドレイン領域（５５）
及び（５６）とゲート電極（５７）及び（５８）と容量
（５９）及び（６０）から或る２ビット構或のＤＲＡＭ
（ダイナミックＲＡＭ）を形或し（図示の例では２ビ
ット構或としたが、実際は多数ビットのＤＩ？ＡＭが形
成される）、Ｐ型のウェル領域（５２）以外の半導体基
板（５１）内には例えばＮ型層（６１）とＮ型のソース
領域（６２）． ドレイン領域（６３）及びゲート電
極（６４）から或る周辺回路部（６５）が形成されてな
る。そして、Ｖ ｉｓレベルより低い波高戒分の入力に
より発生する少数キャリアがメモリセル部（６６）に影
響を及ぼして容量（５９）及び（６０）に蓄積された情
報を破壊するという所謂アンダーショートを防止するた
めに、基板バイアスＶ ｓｕｂとして−３ｖ程度印加し
ている．
〔発明が解決しようとする課題〕
しかしながら、従来の半導体メモリにおいては、周辺回
路部（６５）及びメモリセル部（６６）を構成するＭＯ
Ｓ型トランジスタのチャネル長が１．０μｍ以上の場合
、問題はなかったが、最近の高集積化に伴なうＭＯＳ型
トランジスタの微細化設計によりチャネル長をサブミク
ロン以下にした場合、−３■という深い基板バイアスを
印加すると、各素子においてソース領域，ドレイン領域
からチャネル領域に空乏層が延び、この空乏層の戒長に
よって実効チャネル長が短かくなり、所謂ショートチャ
ネル効果を招来させるという不都合がある．特に、しき
い値電圧Ｖいについては、チャネル長依存性やドレイン
電圧依存性が大きくなり、トランジスタの動作条件によ
っては、しきい値電圧Ｖｔ＆が異なったり、プロセス条
件（ゲート長のばらつき等）によってトランジスタのし
きい値電圧■いが大きくシフトし、例えばメモリセル部
（６６）のトランジスタのリーク電流につながるなどの
問題が生じ、その結果、デザインルールに余裕のないプ
ロセス設計，デバイス設計を強いられることとなってデ
バイス製造に関する工程の複雑化並びに不良品の多発化
が誘発されるという不都合がある．これらの問題を回避
するために、基板バイアスＶ ｓｕｍを浅く（例えば−
１〜−２Ｖ）にすることが考えられるが、上記アンダー
シュートに対する防止効果が低下するため、容易に基板
バイアスＶ ｓｕｂを浅くすることはできない。The present invention also provides the above semiconductor memory, in which an input/output circuit among the peripheral circuits is formed in a P-type well region surrounded by an N-type well region set to a predetermined potential in a P-type semiconductor substrate. At the same time, by carefully forming peripheral circuits other than the input/output circuits and the memory cell section in other well regions, it is possible to prevent undershoot in the input/output circuits and facilitate miniaturization of each element. This reduces the accompanying short channel effect to improve the stability of circuit operation and reliability of the device, and also allows for greater margins in process design and device design. [Prior Art] A semiconductor memory such as a random access memory using a conventional MOS transistor is as shown in FIG.
A P-type well region (52) is provided in a P-type semiconductor substrate (51).
), and N-type source regions (53) and (54) and N-type drain region (55) are formed in the well region (52).
and (56), gate electrodes (57) and (58), and capacitors (59) and (60) to form a DRAM with a certain 2-bit structure.
(dynamic RAM) (in the illustrated example, it has a 2-bit structure, but in reality, a multi-bit DI?AM is formed), inside the semiconductor substrate (51) other than the P-type well region (52). For example, there is an N-type layer (61) and an N-type source region (62). A certain peripheral circuit section (65) is formed from the drain region (63) and the gate electrode (64). Then, the minority carriers generated by the input of the wave height lower than the Vis level affect the memory cell section (66) and destroy the information stored in the capacitors (59) and (60), which is the so-called under-short. To prevent this, a substrate bias V sub of approximately -3V is applied. [Problems to be Solved by the Invention] However, in the conventional semiconductor memory, the MO constituting the peripheral circuit section (65) and the memory cell section (66)
There was no problem when the channel length of the S-type transistor was 1.0 μm or more, but when the channel length was reduced to submicron or less due to the miniaturization design of MOS-type transistors accompanying recent high integration, -3■ When such a deep substrate bias is applied, a depletion layer extends from the source and drain regions to the channel region in each device, and the length of this depletion layer shortens the effective channel length, resulting in the so-called short channel effect. be. In particular, the threshold voltage Vt has a large dependence on the channel length and drain voltage, and the threshold voltage Vt& may vary depending on the operating conditions of the transistor, or may vary depending on the process conditions (variations in gate length, etc.). The threshold voltage of the transistor shifts significantly, leading to problems such as leakage current of the transistor in the memory cell section (66), and as a result, process design and device design with no leeway in the design rules are forced. This has the disadvantage of complicating the process related to device manufacturing and increasing the number of defective products. To avoid these problems, the substrate bias V sum should be set shallow (for example -
1 to −2 V), but the substrate bias V sub cannot be easily made shallow because the effect of preventing the undershoot described above is reduced.
また、上記Ｐ型の半導体基板（５１）の代わりにＮ型の
半導体基板を用いてメモリセル部（６６）が形成された
Ｐ型のウェル領域（５２）を分離し、Ｎ型の半導体基板
内の周辺回路部でのアンダーシュートによって発生した
少数キャリアの影響をメモリセル部（６６）に与えない
ようにして基板バイアスＶ ｔｕｂを浅くするという方
法が考えられるが、Ｎ型の半導体基板中にＰ型のウェル
領域（５２）を形或すると基板抵抗が高くなり、それに
伴なって基板電位の変動が生じ易くなり、メモリセル部
（６６）でのリーク電流の発生につながるという不都合
がある。In addition, an N-type semiconductor substrate is used instead of the P-type semiconductor substrate (51) to separate the P-type well region (52) in which the memory cell portion (66) is formed, and the inside of the N-type semiconductor substrate is separated. One possible method is to make the substrate bias Vtub shallow by preventing the influence of minority carriers generated by undershoot in the peripheral circuitry from affecting the memory cell part (66). When the well region (52) is formed, the substrate resistance increases, and accordingly, the substrate potential tends to fluctuate easily, leading to the generation of leakage current in the memory cell section (66).
本発明は、このような点に鑑み威されたもので、その目
的とするところは、周辺回路部でのアンダーシュートを
防止しつつ、ＭＯＳ型トランジスタのシッートチャネル
効果を軽減することができる半導体メモリを提供するこ
とにある。The present invention has been developed in view of these points, and its purpose is to provide a semiconductor memory that can reduce the sheet channel effect of MOS transistors while preventing undershoot in the peripheral circuitry. It is about providing.
また、本発明は、基板電位の変動が生じない構成を採用
しながらも周辺回路部でのアンダーシュートを防止しつ
つ、ＭＯＳ型トランジスタのショートチャネル効果を軽
減することができる半導体メモリを提供することにある
。Another object of the present invention is to provide a semiconductor memory that can reduce the short channel effect of a MOS transistor while preventing undershoot in the peripheral circuitry while employing a configuration in which fluctuations in substrate potential do not occur. It is in.
本発明の半導体メモリは、Ｎ型の半導体基板（１）に、
周辺回路部（４）のうちの入出力回路（４ａ）を負電源
（電位Ｖ ．．）に接続された所定のＰ型のウェル領域
（２）内に形成すると共に、入出力回路（４ａ）以外の
周辺回路（４ｂ）とメモリセル部（５）をＰ型のウェル
領域（２）に接続される電源（電位■▲。）と異なる電
源（電位Ｖ，，）が接続される他のウェル領域（３）に
形成して構成する。The semiconductor memory of the present invention includes an N-type semiconductor substrate (1),
The input/output circuit (4a) of the peripheral circuit section (4) is formed in a predetermined P-type well region (2) connected to a negative power supply (potential V...), and the input/output circuit (4a) The peripheral circuits (4b) and the memory cell section (5) other than those connected to the P-type well region (2) are connected to a power supply (potential ■▲.) and another well connected to a power supply (potential V,,) different from the power supply (potential ■▲.). It is formed and configured in area (3).
また本発明の半導体メモリは、Ｐ型の半導体基Ｆｉ．（
４１）に、周辺回路部（４）のうちの入出力回路（４ａ
）を所定電位Ｖ ｃｃに設定されたＮ型のウェル領域（
４３）に囲まれたＰ型のウェル領域（４４）に形成する
と共に、入出力回路（４ａ）以外の周辺回路（４ｂ）と
メモリセル部（５）を他のウェル領域（４２）に形成し
て構或する。Further, the semiconductor memory of the present invention has a P-type semiconductor base Fi. (
41), the input/output circuit (4a) of the peripheral circuit section (4)
) is set to a predetermined potential V cc in an N-type well region (
43), and a peripheral circuit (4b) other than the input/output circuit (4a) and a memory cell section (5) are formed in another well region (42). It doesn't matter.
上述の本発明の構或によれば、入出力回路（４ａ）をメ
モリセル部（５）及び周辺回路（４ｂ）が形成されたＰ
型のウェル領域（３）以外のＰ型ウェル領域（２）に形
成し、各Ｐ型のウェル領域（２）及び（３）に接続する
電源を異にするようにしたので、入出力回路（４ａ）の
みにアンダーシュートの防止を目的とした電位ｖ１。を
電源として印加することができると共に、メモリセル部
（５）及び周辺回路（４ｂ）には、ショートチャネル効
果が生じない程度の電位Ｖ ｉｓを電源として印加する
ことができる。また、メモリセル部（５）及び周辺回路
（４ｂ）が形成されるＰ型のウェル領域（３）の不純物
濃度を入出力回路（４ａ）が形成されるＰ型のウェル領
域（２）よりも高く設定するようにしたので、各メモリ
セル部（５），周辺回路（４ｂ）及び入出力回路（４ａ
）のしきい値電圧Ｖｔｈを動作上最適な電位に設定する
ことが可能となる．また、入出力回路（４ａ）を他の周
辺回路（４ｂ）と分離させて形成するようにしたので、
入出力回路（４ａ）のみのチャネル長を長くしても、し
きい値電圧ｖｔｉ＋の設定上、他の周辺回路（４ｂ）に
影響を与えることがなく、入出力回路（４ａ）でのショ
ートチャネル効果の発生も防止することができる。According to the above-described structure of the present invention, the input/output circuit (4a) is connected to the P in which the memory cell section (5) and the peripheral circuit (4b) are formed.
The input/output circuit ( Potential v1 for the purpose of preventing undershoot only in 4a). can be applied as a power supply, and at the same time, a potential V is that does not cause a short channel effect can be applied as a power supply to the memory cell portion (5) and the peripheral circuit (4b). In addition, the impurity concentration of the P-type well region (3) where the memory cell section (5) and the peripheral circuit (4b) are formed is lower than that of the P-type well region (2) where the input/output circuit (4a) is formed. Since the setting is set high, each memory cell section (5), peripheral circuit (4b) and input/output circuit (4a)
) can be set to the optimal potential for operation. In addition, since the input/output circuit (4a) is formed separately from other peripheral circuits (4b),
Even if the channel length of only the input/output circuit (4a) is increased, it will not affect other peripheral circuits (4b) due to the threshold voltage vti+ setting, and the short channel in the input/output circuit (4a) will not be affected. The occurrence of effects can also be prevented.
また、上述の本発明の構或によれば、Ｐ型の半導体基板
（４１）を用いたので、基板電位の変動はほとんどなく
、しきい値電圧Ｖｔｈの変化量を減少させることができ
ると共に（特に、しきい値電圧■いのチャネル長依存及
びドレイン電圧依存を低減化することができる）、各メ
モリセル部（５）．周辺回路（４ｂ）及び人出力回路（
４ａ）内の接合部分の浮遊容量を減少させることができ
、構或素子間のリーク電流を抑制することができる。ま
た、入出力回路（４ａ）をＮ型のウェル領域（４３）中
のＰ型のウェル領域（４４）内に形成したので、アンダ
ーシュートによって発生した少数キャリアをＮ型のウェ
ル領域（４３）でトリップし、メモリセル部（５）への
影響を防ぐことができる。従って、Ｐ型のウェル領域（
４４）内の入出力回路（４ａ）及びＰ型のウェル領域（
４２）内のメモリセル部（５）及び周辺回路（４ｂ）に
シ司−トチャネル効果を引起こさない程度の電位Ｖ。ｈ
を電源として供給することができる．
〔実施例〕
以下、第１図〜第３図を参照しながら本発明の実施例を
説明する．
第１図は、第１実施例に係る半導体メモリを示す構威図
である．この半導体メモリは、Ｎ型の半導体基板（１）
にＰ型のウェル領域（２）及び（３）を形或し、一方の
ウェル領域（２）に周辺回路部（４）のうちの入出力回
路（４ａ）を形成すると共に、他方のウェル領域（３）
に入出力回路（４ａ）以外の周辺回路（例えば、センス
アンプ，デコーダ，シフトレジスタなど） （４ｂ）と
メモリセル部（５）を形成して成る。Further, according to the above-described structure of the present invention, since the P-type semiconductor substrate (41) is used, there is almost no fluctuation in the substrate potential, and it is possible to reduce the amount of change in the threshold voltage Vth ( In particular, the channel length dependence and drain voltage dependence of the threshold voltage can be reduced), each memory cell section (5). Peripheral circuit (4b) and human output circuit (
The stray capacitance of the junction portion in 4a) can be reduced, and the leakage current between the structural elements can be suppressed. In addition, since the input/output circuit (4a) is formed in the P-type well region (44) in the N-type well region (43), minority carriers generated by undershoot can be removed from the N-type well region (43). It is possible to prevent this from tripping and affecting the memory cell section (5). Therefore, the P-type well region (
44) and the P-type well region (
42) at a potential V that does not cause a short channel effect in the memory cell section (5) and peripheral circuit (4b). h
can be supplied as a power source. [Example] Hereinafter, an example of the present invention will be described with reference to FIGS. 1 to 3. FIG. 1 is a structural diagram showing a semiconductor memory according to a first embodiment. This semiconductor memory consists of an N-type semiconductor substrate (1)
P-type well regions (2) and (3) are formed in one well region (2), and the input/output circuit (4a) of the peripheral circuit section (4) is formed in the other well region. (3)
A peripheral circuit (for example, a sense amplifier, a decoder, a shift register, etc.) (4b) other than the input/output circuit (4a) and a memory cell section (5) are formed therein.
入出力回路（４ａ）は、Ｎ型層（６）とＮ型のソース領
域（７）、ドレイン領域（８）及びゲート電極（９）か
ら或り、Ｎ型Ｎ（６）とゲート電極（９）に入力端子（
ＩＮ）が接続され、ソース領域（７）に出力端子（ＯＵ
Ｔ）が接続される．ドレイン領域（８）には所定電位Ｖ
。が供給される．この人出力回路（４ａ）が形成される
ウェル領域（２）には、他にＰ型層（１０）が形成され
、このＰ型層（１０）には、入出力回路（４ａ）でのア
ンダーシュートを防止するために−３〜−４ｖの比較的
深い負電位Ｖ８。が印加される。このとき、このＰ型の
ウェル領域（２）の不純物濃度は、負電位Ｖ．。に対応
して稀薄となっている。これは、入出力回路（４ａ）の
しきい値電圧Ｖいを動作上最適なほぼ０．８Ｖに設定す
るためであり、−３〜−４Ｖと比較的深い負電位■、。The input/output circuit (4a) consists of an N-type layer (6), an N-type source region (7), a drain region (8) and a gate electrode (9), and an N-type layer (6) and a gate electrode (9). ) to the input terminal (
IN) is connected, and the output terminal (OU
T) is connected. A predetermined potential V is applied to the drain region (8).
. is supplied. In addition, a P-type layer (10) is formed in the well region (2) where the human output circuit (4a) is formed, and this P-type layer (10) has an underlayer in the input/output circuit (4a). A relatively deep negative potential V8 of -3 to -4v to prevent shoots. is applied. At this time, the impurity concentration of this P-type well region (2) is at a negative potential V. . It has become correspondingly rarer. This is to set the threshold voltage V of the input/output circuit (4a) to approximately 0.8V, which is optimal for operation, and is a relatively deep negative potential of -3 to -4V.
が印加されるとしきい値電圧Ｖいは高くなるが、ウェル
領域（２）の不純物濃度を低くすることによってしきい
値電圧Ｖいを低下させて上記の如くほぼ０．８■に落ち
着かせる。また、Ｖ ｉｏが−３〜−４Ｖと比較的深い
負電位であるため、入出力回路（４ａ）内において微細
化に伴なうショートチャネル効果が大となるが、この場
合、入出力回路（４ａ）のチャネル長を長くすればよい
。このとき、チャネル長の延長化に伴なってしきい値電
圧■いが低下するため、予め設計段階で動作時のしきい
値電圧Ｖｔｈがほぼ０．８ｖになるよう不純物濃度，負
電位Ｖ ｉｏ及びチャネル長を設定しておく。When V is applied, the threshold voltage V becomes high, but by lowering the impurity concentration in the well region (2), the threshold voltage V is lowered and settles to approximately 0.8 as described above. In addition, since V io is a relatively deep negative potential of -3 to -4 V, the short channel effect associated with miniaturization becomes large within the input/output circuit (4a); The channel length of 4a) may be increased. At this time, the threshold voltage Vth decreases as the channel length increases, so the impurity concentration and negative potential V io are adjusted in advance at the design stage so that the threshold voltage Vth during operation becomes approximately 0.8V. and channel length.
周辺回路（４ｂ）は、図示の例ではＮ型のソース領域（
１１）． ドレイン領域（１２）及びゲート電極（ｌ
３）から戒り、ゲート電極（ｌ３）に外部端子（１４）
が接続される。In the illustrated example, the peripheral circuit (4b) includes an N-type source region (
11). Drain region (12) and gate electrode (l
From 3), connect the external terminal (14) to the gate electrode (l3).
is connected.
メモリセル部（５）は、Ｎ型のソースｊＪｆ域（１５）
及び（１６）とＮ型のドレイン領域（１７）及び（１８
）とゲート電極（１９）及び（２０）と容！ （２１）
及び（２２）から或る２ビット構戒のＤＲＡＭを形成し
てなる（図示の例では、２ビット構戒としたが、実際は
多数ビットのＤＲＡＭが形成される）。尚、（２３）及
び（２４）はビット線、（２５）及び（２６）はワード
線として用いられる。The memory cell part (5) is an N-type source jJf region (15)
and (16) and N-type drain regions (17) and (18).
), gate electrodes (19) and (20), and capacitance! (21)
and (22) to form a certain 2-bit structured DRAM (in the illustrated example, it is a 2-bit structured DRAM, but in reality, a multi-bit DRAM is formed). Note that (23) and (24) are used as bit lines, and (25) and (26) are used as word lines.
そして、これら周辺回路（４ｂ）及びメモリセル部（５
）が形成されるＰ型のウェル領域（３）には、他にＰ型
７１（２７）が形成され、このＰ型Ｆｉｉ （２７）に
接地電位Ｖ ｓｓが印加される。このとき、このウェル
領域（３）の不純物濃度は、接地電位■。に応じて負電
位Ｖ▲。が印加されるウェル領域（２）よりも高くなっ
ている．これは、上述したように、ウェル領域（３）内
の周辺回路（４ｂ）及びメモリセル部（５）のしきい値
電圧Ｖいを動作上最適な０．８ｖ程度にするためである
．ただし、メモリセル部（５）でのリーク電流を抑える
ために、メモリセル部（５）表面の不純物濃度をこのウ
ェル領域（３）の不純物濃度よりも高くしてメモリセル
部（５）のしきい値電圧Ｖいを高めに設定する。このメ
モリセル部（５）の不純物濃度を高くする方法としては
、ウェル領域（３）の形成後にメモリセル部（５）表面
に不純物をイオン注入して表面濃度を調整すればよい．
その他の方法としては、第２図に示すように、Ｎ型の半
導体基板（１）中に３つのＰ型のウェル領域（２），（
３ａ）及び（３ｂ）を形成し、ウェル領域（２）， （
３ａ） ， （３ｂ）の順に不純物濃度を高くする．そ
して、最も濃度の低いウェル領域（２）に入出力回路（
４ａ）を形成し、中濃度のウェル領域（３ａ）に周辺回
路（４ｂ）を、高濃度のウェル領域（３ｂ〉にメモリセ
ル部（５）を夫々形成すればよい。この場合、入出力回
路（４ａ）が形成されるウェル領域（２）にＰ型７１（
３１）を形成して、上記と同時に、該Ｐ型層（３１）に
負電位■．。を印加すると共に、周辺回路（４ｂ）及び
メモリセル部（５）が形成されるウェル領域（３ａ）及
び（３ｂ）にも夫々Ｐ型層（３２）及び（３３）を形成
して、該各Ｐ型層（３２）及び（３３）に接地電位Ｖ
ａｓを印加する。尚、半導体基板（１ｌ）には、Ｎ型で
あることから、所定電位Ｖ。が印加される．
上述の如く本例によれば、Ｎ型の半導体基板（１）を用
いて周辺回路（４）のうちの入出力回路（４ａ）を分離
させてＰ型のウェル領域（２）内に形或すると共に、入
出力回路（４ａ）以外の周辺回路（４ｂ）とメモリセル
部（５）を上記Ｐ型のウェル領域（２）以外の分離され
たＰ型のウェル領域（３）に形成するようにしたので、
Ｐ型のウェル領域（２）と（３）には、電位の異なる電
源を夫々接続することが可能となり、Ｐ型のウェル領域
（２）には、人出力回路（４ａ）でのアンダーシュート
の防止を目的とした負電位ｖ五。を印加することができ
ると共に、Ｐ型のウェル領域（３）には、周辺回路（４
ｂ）及びメモリセル部（５）での微細化に伴なうショー
トチャネル効果の防止を目的とした電位Ｖ ｓｓを印加
することができる。また、Ｐ型のウェル領域（３）の不
純物濃度をＰ型のウェル領域（２）よりも高く設定する
ようにしたので、Ｐ型のウェル領域（２）内の人出力回
路（４ａ）のしきい値電圧ＶｔｈとＰ型のウェル領域（
３）内のメモリセル部（５）及び周辺回路（４ｂ）のし
きい値電圧■いを動作上最適な電位（約０．８Ｖ）に設
定することが可能となる。特に、本例では、Ｐ型のウェ
ル領域（３）内におけるメモリセル部（５）の表面濃度
をウェル領域（３）の濃度よりも高くしてメモリセル部
（５）のしきい値電圧■いを高くしたので、メモリセル
部（５）でのリーク電流を抑制することができる。また
、上述の如く入出力回路（４ａ）と他の周辺回路（４ｂ
）とを分離して形成するようにしたので、入出力回路（
４ａ）のみのチャネル長を長くしてもしきい値電圧Ｖい
の設定上、他の周辺回路（４ｂ）に影響を及ぼすことが
ない。即ち、通常、入出力回路（４ａ）のみのチャネル
長を長くした場合、入出力回路（４ａ）のしきい値電圧
Ｖｔｈが他の周辺回路（４ｂ）のしきい値電圧Ｖいより
も低下し、外部からの信号あるいは周辺回路（４ｂ）か
らの信号を正常に入出力することができないという不都
合が生じるが、本例では入出力回路（４ａ）と周辺回路
（４ｂ）を夫々Ｐ型のウェル領域（２）及び（３）で分
離して形成したので、入出力回路（４ａ）と周辺回路（
４ｂ）のしきい値電圧Ｖいの設定を個別に行なうことが
でき、入出力回路（４ａ〉のみのチャネル長を長くして
も入出力回路（４ａ）と周辺回路（４ｂ）のしきい値電
圧Ｖいをほぼ同じ値に設定することが可能となる。These peripheral circuits (4b) and memory cell section (5)
) is formed in the P-type well region (3), a P-type 71 (27) is also formed, and the ground potential V ss is applied to this P-type Fii (27). At this time, the impurity concentration of this well region (3) is at ground potential ■. Negative potential V▲ according to. It is higher than the well region (2) where is applied. This is to set the threshold voltage V of the peripheral circuit (4b) and memory cell section (5) in the well region (3) to approximately 0.8 V, which is optimal for operation, as described above. However, in order to suppress leakage current in the memory cell part (5), the impurity concentration on the surface of the memory cell part (5) is made higher than the impurity concentration in this well region (3). Set the threshold voltage V to a high value. A method for increasing the impurity concentration in the memory cell portion (5) is to adjust the surface concentration by implanting impurity ions into the surface of the memory cell portion (5) after forming the well region (3).
As another method, as shown in FIG. 2, three P-type well regions (2), (
3a) and (3b), and well regions (2), (
Increase the impurity concentration in the order of 3a) and (3b). The input/output circuit (
4a), the peripheral circuit (4b) is formed in the medium-concentration well region (3a), and the memory cell section (5) is formed in the high-concentration well region (3b>).In this case, the input/output circuit (4a) is formed in the well region (2) where P type 71 (
31) and, at the same time as described above, apply a negative potential to the P-type layer (31). . At the same time, P-type layers (32) and (33) are also formed in the well regions (3a) and (3b) where the peripheral circuit (4b) and the memory cell part (5) are formed, respectively. Ground potential V to P-type layers (32) and (33)
Apply as. Note that since the semiconductor substrate (1l) is of N type, a predetermined potential V is applied to the semiconductor substrate (1l). is applied. As described above, according to this example, the input/output circuit (4a) of the peripheral circuit (4) is separated using the N-type semiconductor substrate (1) and formed in the P-type well region (2). At the same time, the peripheral circuit (4b) other than the input/output circuit (4a) and the memory cell section (5) are formed in a separate P-type well region (3) other than the P-type well region (2). So,
Power supplies with different potentials can be connected to the P-type well regions (2) and (3), respectively, and the P-type well region (2) is connected to the undershoot in the human output circuit (4a). Negative potential v5 for the purpose of prevention. can be applied, and the peripheral circuit (4) can be applied to the P-type well region (3).
b) and a potential V ss can be applied for the purpose of preventing short channel effects due to miniaturization in the memory cell portion (5). In addition, since the impurity concentration of the P-type well region (3) is set higher than that of the P-type well region (2), the human output circuit (4a) in the P-type well region (2) is Threshold voltage Vth and P-type well region (
3) The threshold voltages of the memory cell section (5) and the peripheral circuit (4b) can be set to the optimal potential for operation (approximately 0.8 V). In particular, in this example, the surface concentration of the memory cell portion (5) in the P-type well region (3) is made higher than the concentration of the well region (3), so that the threshold voltage of the memory cell portion (5) is Since the current is made high, leakage current in the memory cell portion (5) can be suppressed. In addition, as mentioned above, the input/output circuit (4a) and other peripheral circuits (4b)
) are formed separately, so the input/output circuit (
Even if the channel length of only 4a) is increased, it will not affect other peripheral circuits (4b) due to the setting of the threshold voltage V. That is, normally, when the channel length of only the input/output circuit (4a) is increased, the threshold voltage Vth of the input/output circuit (4a) is lower than the threshold voltage Vth of the other peripheral circuits (4b). However, in this example, the input/output circuit (4a) and the peripheral circuit (4b) are each connected to a P-type well. Since regions (2) and (3) are formed separately, input/output circuit (4a) and peripheral circuit (
The threshold voltage V of 4b) can be set individually, so even if the channel length of only the input/output circuit (4a) is increased, the threshold voltage of the input/output circuit (4a) and the peripheral circuit (4b) can be set individually. It becomes possible to set the voltage V to approximately the same value.
このように、入出力回路（４ａ）のみのチャネル長を長
くすることが可能であることから、Ｐ型のウェル頭域（
２）に比較的深い負電位ｖ１。を印加しても入出力回路
（４ａ）でのショートチャネル効果を抑制することがで
きる．また、第２図に示すように、入出力回路（４ａ）
．周辺回路（４ｂ）及びメモリセル部（５）を夫々Ｐ
型のウェル領域（２）．（３ａ）及び（３ｂ〉で分離す
るように構或すれば、入出力回路（４ａ）．周辺回路（
４ｂ）及びメモリセル部（５）毎にしきい値電圧■（．
．を設定することができ、選択性に優れる．以上のこと
からわかる通り、この第１実施例に係る半導体メモリに
よれば、入出力回路（４ａ）でのアンダーシュートを防
止しつつ、各ＭＯＳ型トランジスタでの微細化設計に伴
なうシッートチャネル効果を軽減することができる．ま
た、このことからデザインルールにも余裕をもたせるこ
とができ、それに伴ないプロセス設計．デバイス設計に
関するマージンを大きくとることが可能となり、半導体
メモリの製造に関する工程の簡略化並びに歩留りの向上
を図ることができる．
次にＰ型の半導体基板を用いた第２実施例を第３図に基
いて説明する．尚、上記第１実施例と対応するものにつ
いて同符号を記し、その詳細説明は省略する．
この第２実施例に係る半導体メモリは、Ｐ型の半導体基
板（４１）に比較的深いＰ型のウェル領域（４２）とＮ
型のウェル領域（４３）を形成し、上記Ｐ型のウェル領
域（４２）内に入出力回路（４ａ）以外の周辺回路（４
ｂ）とメモリセル部（５）を形或すると共に、上記Ｎ型
のウェル領域（４３）中に比較的浅いＰ型のウェル領域
（４４）を形成し、更に該Ｐ型のウェル領域（４４）内
に入出力回路（４ａ）を形或してなる．そして、Ｐ型の
ウェル領域（４２）にＰ型層（４５）を介Ｌ−ＣＭ＋＆
バ４ アスＶｍ（−３ｖ＜Ｖｇａｂ≦ＯＶ）と同じ電位
を印加すると共に、Ｎ型のウェル領域（４３）中のＰ型
のウェル領域（４４）にもＰ型層（４６）を介して上記
基板バイアスｖ１ｏと同じ電位を印加する．Ｎ型のウェ
ルＮ域（４３）には、所定電位、本例ではｖｃｃ（５ｖ
）が印加される．尚、基板バイアスＶ。ｂは、デザイン
ルールに応じて設定を変え、例えば０．５μｍルールで
は−１ｖ程度に設定される．
上述の如く本例によれば、入出力回路（４ａ）を周辺回
路（４ｂ）と分離して深いＮ型のウェル碩域（４３）中
に形成されたＰ型のウェル領域（４４）内に形成したの
で、入出力回路（４ａ）でのアンダーシュートによって
発生した少数キャリアは、Ｎ型のウェル領域（４３）に
トラップされ、メモリセル部（５）の存するＰ型のウェ
ル頷域（４２）には注入されない。従って、Ｐ型のウェ
ル領域（４２）及び（４４〉に比較的浅い電位、本例で
は基板バイアスＶ ＊ｏ（ ３ Ｖ ＜ Ｖ ｓ−ｈ
≦３Ｖ）と同じ電位を印加することが可能となり、その
結果、電源の数を減らすことができると共に、メモリセ
ル部（５）、周辺回路（４ｂ）及び入出力回路（４ａ）
での微細化に伴なうショートチャネル効果を抑制するこ
とができる。第１実施例では、入出力回路（４ａ）での
ショートチャネル効果を抑制するために、人出力回路（
４ａ）のチャネル長を長くする必要があったが、この第
２実施例では、その必要がないため、全ての素子に関し
微細化させることができる。また、Ｐ型の半導体基板（
４ｌ）を用いたので、基板バイアスＶ ｔａｂの変動は
ほとんどなく、各素子に関するしきい値電圧Ｖいの変化
量を減少させることができ（特に、しきい値電圧Ｖいの
チャネル長依存及びドレイン電圧依存を低減化させるこ
とができる）、シかも各素子に関する接合部分の浮遊容
量を減少させることができ、各素子間のリーク電流を抑
制することができる．以上のことからわかる通り、この
第２実施例に係る半導体メモリによれば、入出力回路（
４ａ）でのアンダーシュートによる少数キャリアの他素
子への注入を防止しつつ、各ＭＯＳ型トランジスタでの
微細化に伴なうショートチャネル効果を軽減することが
できる。また、このことからデザインルールにも余裕を
もたせることができ、それに件ないプロセス設計，デバ
イス設計に関するマージンを大きくとることが可能とな
り、半導体メモリの製造に関する工程の簡略化並びに歩
留りの向上を図ることができる。In this way, since it is possible to lengthen the channel length of only the input/output circuit (4a), the P-type well head area (
2) relatively deep negative potential v1. Even if the voltage is applied, the short channel effect in the input/output circuit (4a) can be suppressed. In addition, as shown in FIG. 2, an input/output circuit (4a)
．． The peripheral circuit (4b) and the memory cell section (5) are connected to P, respectively.
Mold well area (2). If (3a) and (3b) are configured to separate, input/output circuit (4a).peripheral circuit (
4b) and each memory cell section (5).
．． can be set, offering excellent selectivity. As can be seen from the above, the semiconductor memory according to the first embodiment prevents undershoot in the input/output circuit (4a) and eliminates the sheet channel effect caused by miniaturization of each MOS transistor. can be reduced. Additionally, this allows for some leeway in the design rules, and process design accordingly. It becomes possible to have a large margin in device design, simplifying the process for manufacturing semiconductor memory, and improving yield. Next, a second embodiment using a P-type semiconductor substrate will be explained based on FIG. Components corresponding to those in the first embodiment will be designated by the same reference numerals, and detailed explanation thereof will be omitted. The semiconductor memory according to the second embodiment includes a relatively deep P-type well region (42) in a P-type semiconductor substrate (41) and an N-type semiconductor substrate (41).
A P-type well region (43) is formed, and peripheral circuits (4) other than the input/output circuit (4a) are formed in the P-type well region (42).
b) and the memory cell portion (5), a relatively shallow P-type well region (44) is formed in the N-type well region (43), and the P-type well region (44) is ) has an input/output circuit (4a). Then, L-CM+&
At the same time, the same potential as Vm (-3v<Vgab≦OV) is applied to the P-type well region (44) in the N-type well region (43) via the P-type layer (46). Apply the same potential as the substrate bias v1o. The N-type well N region (43) has a predetermined potential, in this example, vcc (5v
) is applied. In addition, the substrate bias V. The setting of b is changed depending on the design rule; for example, in the 0.5 μm rule, it is set to about -1 V. As described above, according to this example, the input/output circuit (4a) is separated from the peripheral circuit (4b) in the P-type well region (44) formed in the deep N-type well region (43). As a result, minority carriers generated by undershoot in the input/output circuit (4a) are trapped in the N-type well region (43), and are trapped in the P-type well region (42) where the memory cell portion (5) exists. is not injected. Therefore, a relatively shallow potential is applied to the P-type well regions (42) and (44), in this example, the substrate bias V*o(3V<Vs−h
≦3V), and as a result, the number of power supplies can be reduced, and the memory cell section (5), peripheral circuit (4b), and input/output circuit (4a)
The short channel effect that accompanies miniaturization can be suppressed. In the first embodiment, in order to suppress the short channel effect in the input/output circuit (4a), the human output circuit (4a) is
Although it was necessary to increase the channel length in 4a), this is not necessary in this second embodiment, and all elements can be miniaturized. In addition, a P-type semiconductor substrate (
4l), there is almost no variation in the substrate bias Vtab, and the amount of change in the threshold voltage V for each element can be reduced (in particular, the dependence of the threshold voltage V on the channel length and the drain In addition, it is possible to reduce the stray capacitance at the junctions of each element, and it is possible to suppress leakage current between each element. As can be seen from the above, according to the semiconductor memory according to the second embodiment, the input/output circuit (
It is possible to prevent minority carriers from being injected into other elements due to undershoot in step 4a), and to reduce the short channel effect that accompanies miniaturization of each MOS transistor. In addition, this allows for more leeway in the design rules, making it possible to take a larger margin for process design and device design that are not subject to these rules, thereby simplifying the process for manufacturing semiconductor memory and improving yield. I can do it.
上記第２実施例では、Ｐ型の半導体基板（４１）にＰ型
のウェル領域（４２）を形成し、該Ｐ型のウェル領域（
４２）内にＮチャネルのメモリセル部（５）と周辺回路
（４ｂ）を形成したが、その他、Ｐ型の半導体基板（４
１）にＮ型のウェル領域を形成し、該Ｎ型のウェル領域
にＰチャネルのメモリセル部と周辺回路を形成するよう
にしてもよい。In the second embodiment, a P-type well region (42) is formed in a P-type semiconductor substrate (41), and the P-type well region (42) is formed in a P-type semiconductor substrate (41).
42), an N-channel memory cell part (5) and a peripheral circuit (4b) were formed in the P-type semiconductor substrate (42).
1), an N-type well region may be formed, and a P-channel memory cell portion and a peripheral circuit may be formed in the N-type well region.
上記第ｌ及び第２実施例では、メモリセル部（５）とし
てＤＲＡＭによるメモリ構造を示したが、その他ＳＲＡ
Ｍによるメモリ構造としてもよい。In the first and second embodiments described above, a memory structure using DRAM was shown as the memory cell section (5), but other
It may also be a memory structure based on M.
本発明に係る半導体メモリによれば、人出力回路でのア
ンダーシュートを防止しつつ、各素子での微細化設計に
伴なうショートチャネル効果を軽減することができ、回
路動作の安定性並びに素子の信頼性を図ることができる
と共に、プロセス設計，デバイス設計に関するマージン
を大きくとることができ、半導体メモリの製造に関する
工程の簡略化並びに歩留りの向上を図ることができる．According to the semiconductor memory according to the present invention, it is possible to prevent undershoot in the human output circuit and reduce the short channel effect that accompanies the miniaturization design of each element, thereby improving the stability of circuit operation and the element In addition to improving the reliability of semiconductor memory, it is also possible to increase the margin for process design and device design, simplifying the process for manufacturing semiconductor memory, and improving yield.
第１図は第１実施例に係る半導体メモリを示す構成図、
第２図は第１実施例の変形例を示す構成図、第３図は第
２実施例に係る半導体メモリを示す構戒図、第４図は従
来例に係る半導体メモリを示す構或図である。
（１）はＮ型半導体基板、（２）及び（３）はＰ型のウ
ェル領域、（４）は周辺回路部、（４ａ）は入出力回路
、（４ｂ）は周辺回路、（５）はメモリセル部、（４１
〉はＰ型半導体基板、〈４２）及び（４４）はＰ型のウ
ェル領域、（４３）はＮ型のウェル領域である。FIG. 1 is a configuration diagram showing a semiconductor memory according to a first embodiment,
FIG. 2 is a block diagram showing a modification of the first embodiment, FIG. 3 is a block diagram showing a semiconductor memory according to the second embodiment, and FIG. 4 is a block diagram showing a semiconductor memory according to a conventional example. be. (1) is an N-type semiconductor substrate, (2) and (3) are P-type well regions, (4) is a peripheral circuit section, (4a) is an input/output circuit, (4b) is a peripheral circuit, and (5) is a Memory cell section, (41
> is a P-type semiconductor substrate, <42) and (44) are P-type well regions, and (43) is an N-type well region.
Claims (1)
を負電源に接続された所定のＰ型のウェル領域内に形成
し、上記入出力回路以外の周辺回路とメモリセル部を上
記Ｐ型のウェル領域よりも不純物濃度が高く、かつ上記
Ｐ型のウェル領域に接続される電源と異なる電源が接続
される他のウェル領域に形成して成る半導体メモリ。 ２、Ｐ型の半導体基板に、周辺回路のうちの入出力回路
を所定電位に設定されたＮ型のウェル領域に囲まれたＰ
型のウェル領域に形成し、上記入出力回路以外の周辺回
路とメモリセル部を他のウェル領域に形成して成る半導
体メモリ。[Claims] 1. An input/output circuit among peripheral circuits is formed in a predetermined P-type well region connected to a negative power supply on an N-type semiconductor substrate, and peripheral circuits other than the input/output circuit are formed in a predetermined P-type well region connected to a negative power supply. and a memory cell portion formed in another well region which has a higher impurity concentration than the P-type well region and is connected to a power source different from the power supply connected to the P-type well region. 2. A P-type semiconductor substrate surrounded by an N-type well region in which the input/output circuits of the peripheral circuits are set to a predetermined potential.
A semiconductor memory formed in a well region of a mold, and peripheral circuits other than the input/output circuit and a memory cell section formed in another well region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193507A JPH0358475A (en) | 1989-07-26 | 1989-07-26 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193507A JPH0358475A (en) | 1989-07-26 | 1989-07-26 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358475A true JPH0358475A (en) | 1991-03-13 |
Family
ID=16309206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1193507A Pending JPH0358475A (en) | 1989-07-26 | 1989-07-26 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358475A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5580055A (en) * | 1993-03-18 | 1996-12-03 | Sigma, Inc. | Amusement device and selectively enhanced display for the same |
| JP2003188278A (en) * | 2002-11-01 | 2003-07-04 | Sharp Corp | Semiconductor device |
| US6906971B2 (en) | 1994-06-28 | 2005-06-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2007273845A (en) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1989
- 1989-07-26 JP JP1193507A patent/JPH0358475A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5580055A (en) * | 1993-03-18 | 1996-12-03 | Sigma, Inc. | Amusement device and selectively enhanced display for the same |
| US6906971B2 (en) | 1994-06-28 | 2005-06-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2003188278A (en) * | 2002-11-01 | 2003-07-04 | Sharp Corp | Semiconductor device |
| JP2007273845A (en) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | Semiconductor integrated circuit device |
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