JPH0358398A

JPH0358398A - Semiconductor memory

Info

Publication number: JPH0358398A
Application number: JP1194942A
Authority: JP
Inventors: Seiichi Morigami; 森神　清一
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-26
Filing date: 1989-07-26
Publication date: 1991-03-13
Anticipated expiration: 2013-12-02
Also published as: JP2830120B2

Abstract

PURPOSE:To judge the use/nonuse of a redundancy circuit without increasing an operating current by providing a transfer gate circuit to control a current that flows on a roll call circuit with a write enable (WE) signal. CONSTITUTION:When a power source is applied at a state where the write enable signal WE is set at a high level, a signal WE' that is a negative phase signal is set at a low level, and the MOS transistor (Tr) 9 of the transfer gate circuit is de-energized, and the node of the output of a latch circuit comprised of CMOS inverter circuits 7 and 8 goes to the high level, and a transfer gate comprised of Trs 4 and 5 is energized, and a through current flows on the roll call circuit 13. Next, when the signal WE is set at the low level, the Tr 9 is energized, and the latch circuit is inverted, and the node goes to the low level, and the transfer gate is de-energized, then, no current flows on the circuit 13. Therefore, the current can be prevented increased due to the redundancy circuit in an ordinary operation, which enables the use/nonuse of the redundancy circuit to be judged.

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモ路を有する半導体メモ〔従来の技術〕リ装置に係り、特に冗長回り装置に関する。[Detailed description of the invention] [Industrial application field] The present invention is a semiconductor memory Semiconductor memo with path [Conventional technology] related to redundant circuits, especially redundant circuits. Relating to equipment.

従来、この種の半導体メモリ装置のロールコール回路に
は第４図に示すような回路がある。ロールコール回路と
は、正規メモリセル中に欠陥セルが存在する場合、この
欠陥セルを置換する冗長回路において、メモリテストシ
ステムなどによる評価時、冗長回路使用の有無を知るた
めの回路である。本従来例は、ヒューズ回路６３とロー
ルコール回路６４とから構成されている。また、ヒュー
ズ回路６３は、ヒューズ６０と、ＮチャネルＭ○Ｓトラ
ンジスタ６１と、ＣＭＯＳインバータ回路６２とから構
戒され、ロールコール回路６４は、ＰチャネルＭＯＳ｝
ランジスタ６７．６６とＮチャネルＭＯＳ｝ランジスタ
６５とから構或されている。トランジスタ６７のゲート
には、て百７信号入力端子６８が接続されている。Conventionally, there is a roll call circuit of this type of semiconductor memory device as shown in FIG. The roll call circuit is a redundant circuit that replaces a defective cell when a defective cell exists among normal memory cells, and is a circuit for determining whether or not the redundant circuit is used during evaluation by a memory test system or the like. This conventional example is composed of a fuse circuit 63 and a roll call circuit 64. Further, the fuse circuit 63 is composed of a fuse 60, an N-channel M○S transistor 61, and a CMOS inverter circuit 62, and the roll call circuit 64 is composed of a P-channel MOS transistor.
It consists of transistors 67 and 66 and an N-channel MOS transistor 65. A signal input terminal 68 is connected to the gate of the transistor 67.

次に、回路動作について説明する。まず、正規メモリセ
ルに欠陥セルが存在し、冗長回路を使用する場合、ヒュ
ーズ６０をレーザ照射により切断する。ヒューズ６０を
切断することにより、節点Ｎ４１のレベルはハイレベル
となり、ＭＯＳトランジスタ６５は導通状態となる。こ
れにより、半導体メモリ装置がアクティブ状態の時は、
ｖ丁７（チップセレクト信号の遅延）信号がロウレベル
となるので、ＭＯＳ｝ランジスタ６６．６７及びＭＯＳ
｝ランジスタ６５が、すべて導通状態となり、ロールコ
ール回路６４に貫通電流が流れる。Next, circuit operation will be explained. First, if a defective cell exists among the normal memory cells and a redundant circuit is used, the fuse 60 is cut by laser irradiation. By cutting fuse 60, the level of node N41 becomes high level, and MOS transistor 65 becomes conductive. As a result, when the semiconductor memory device is in the active state,
Since the v7 (chip select signal delay) signal becomes low level, MOS} transistors 66, 67 and MOS
}All the transistors 65 become conductive, and a through current flows through the roll call circuit 64.

また、半導体メモリ装置がスタンバイ状態の時には、Ｃ
Ｓ（チップセレクト信号の遅延）信号はハイレベルとな
り、ＭＯＳ｝ランジスタ６７が非導通状態となり、貫通
電流は流れなくなる。Also, when the semiconductor memory device is in standby state, C
The S (delayed chip select signal) signal becomes high level, the MOS transistor 67 becomes non-conductive, and no through current flows.

次に、ヒューズ未切断の場合、すなわち冗長回路を使用
しない場合は節点Ｎ４・１のレベルはロウレベルとなり
、半導体メモリ装置がアクティブ状態、スタンバイ状態
のいずれの場合も、ロールコール回路６４に貫通電流は
流れない。Next, when the fuse is not blown, that is, when the redundant circuit is not used, the level of node N4.1 becomes low level, and no through current flows through the roll call circuit 64 whether the semiconductor memory device is in the active state or standby state. Not flowing.

このような回路において、冗長回路を使用した半導体メ
モリ装置は、使用しない半導体メモリ装置と比較して、
アクティブ時の電源電流がロールコール回路６４で流れ
る電流分だけ多くなる。これにより、冗長回路使用の有
無を調査することが可能となる。In such circuits, semiconductor memory devices that use redundant circuits have lower performance compared to semiconductor memory devices that do not use redundant circuits.
The power supply current when active increases by the amount of current flowing through the roll call circuit 64. This makes it possible to investigate whether redundant circuits are used.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

前述した従来の半導体メモリ装置は、冗長回路使用時に
動作時常にロールコール回路に電流が流れるため、動作
電流が増大するという欠点がある。The above-described conventional semiconductor memory device has a disadvantage in that when a redundant circuit is used, current flows through the roll call circuit during operation, resulting in an increase in operating current.

本発明の目的は、前記欠点が解決され、動作電流を増大
させることなく、冗長回路使用の有無を知りえるように
した半導体メモリ装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device which solves the above-mentioned drawbacks and makes it possible to determine whether a redundant circuit is being used without increasing operating current.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の構或は、冗長回路と、前記冗長回路による置換
の有無を知るロールコール回路とを備えた半導体メモリ
装置において、電源投入時に前記ロールコール回路に電
流を流し、かつ通常動作時は前記ロールコール回路に流
れる電流をカットするようにライトイネーブル信号によ
って制御されるトランスファーゲート回路を設けたこと
を特徴とする。In the structure of the present invention, in a semiconductor memory device including a redundant circuit and a roll call circuit for determining whether or not replacement by the redundant circuit is performed, current is caused to flow through the roll call circuit when power is turned on, and during normal operation, a current is caused to flow through the roll call circuit. The present invention is characterized in that a transfer gate circuit is provided which is controlled by a write enable signal so as to cut the current flowing through the roll call circuit.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の第１の実施例の半導体メモリ装置を示
す回路である。FIG. 1 is a circuit diagram showing a semiconductor memory device according to a first embodiment of the present invention.

第１図において、本実施例の半導体メモリ装置は、ヒュ
ーズ回路１１と、入力端子１０のＷＥ’（ライト・イネ
ーブルＷ１の逆相信号）信号によって制御されるトラン
スファーゲート回路１２と、ロールコール回路１３とを
含み、構或される。In FIG. 1, the semiconductor memory device of this embodiment includes a fuse circuit 11, a transfer gate circuit 12 controlled by a WE' (inverse phase signal of write enable W1) signal of an input terminal 10, and a roll call circuit 13. It is comprised of:

ここで、ヒューズ回路１１は、ヒューズｌと、Ｎチャネ
ルＭＯＳ｝ランジスタ３と、ＣＭＯＳインバータ回路２
とを有する。また、トランスファーゲート回路１２は、
ＰチャネルＭＯＳトランジスタ４及びＮチャネルＭＯＳ
｝ランジスタ５とで作られるトランスファーゲートと、
ＣＭＯＳインバータ回路６，７．８と、ＷＥ’信号をゲ
ート入力とするＮチャネルＭＯＳ｝ランジスタ９と、コ
ンデンサ１４とを有する。ロールコール回路１３は、Ｐ
チャネルＭＯＳ｝ランジスタ１５とＮチャネルＭＯＳ｝
ランジスタ１６．１７とを有する。Here, the fuse circuit 11 includes a fuse 1, an N-channel MOS transistor 3, and a CMOS inverter circuit 2.
and has. Further, the transfer gate circuit 12 is
P channel MOS transistor 4 and N channel MOS
}A transfer gate made of transistor 5,
It has CMOS inverter circuits 6, 7.8, an N-channel MOS transistor 9 whose gate input is the WE' signal, and a capacitor 14. The roll call circuit 13 is P
channel MOS} transistor 15 and N channel MOS}
transistors 16 and 17.

次に動作について説明する。まず、ヒューズｌの切断時
、即ち冗長回路使用時について考える。Next, the operation will be explained. First, let us consider when the fuse I is cut, that is, when the redundant circuit is used.

最初に、ＷＥ゛信号をハイレベルにした状態で電源投入
を行なう。ＷＥ’　（ＷＥの逆相信号）信号は、ロウレ
ベルであるので、ＭＯＳトランジスタ９は非導通状態で
あり、ＣＭＯＳインバータ回路７，８で構或されるラッ
チ回路の出力である節点Ｎ１２は、コンデンサ１４によ
って決まるｄこの時の節点Ｎ１２の電位は、ハイレベル
となり、ＭＯＳトランジスタ５，及びＭＯＳ｝ランジス
タ４で構或されるトランスファーゲートは、導通状態と
なり、節点Ｎｌｌのレベルは節点Ｎｌ３へ伝達される。First, the power is turned on with the WE' signal set to high level. Since the WE' (inverse phase signal of WE) signal is at a low level, the MOS transistor 9 is in a non-conducting state, and the node N12, which is the output of the latch circuit constituted by the CMOS inverter circuits 7 and 8, is connected to the capacitor 14. The potential at the node N12 at this time becomes a high level, the MOS transistor 5 and the transfer gate formed by the MOS transistor 4 become conductive, and the level at the node Nll is transmitted to the node Nl3.

今、ヒエーズ１の切断時を考えているので、節点Ｎ１３
のレベルはハイレベルトナり、ＭＯＳ｝ランジスタ１６
は導通状態となり、ロールコール回路１３に貫通電流が
流れる。次にＷＥ゜信号をロウレベルにすると、ＷＥ′
信号はハイレベルとなり、ＭＯＳ｝ランジスタ９は導通
状態となるので、ラッチ回路が反転し、節点Ｎ１２のレ
ベルはロウレベルとなる。これにより、ＭＯＳ｝ランジ
スタ４，及びＭＯＳ｝ランジスタ５で構或されるトラン
スファーゲートは非導通状態となり、節点Ｎｌｌ？節点
Ｎ１３との伝達経路は遮断される。節点Ｎ１３のレベル
は、ＭＯＳ｝ランジスタ１７（ＯＮ抵抗は十分小さいサ
イズに設定されている）によってロウレベルとなり、ロ
ールコール回路１３には電流が流れなくなる。Now, since we are considering cutting Hiez 1, node N13
The level is high level toner, MOS} transistor 16
becomes conductive, and a through current flows through the roll call circuit 13. Next, when the WE° signal is set to low level, WE'
Since the signal becomes high level and the MOS transistor 9 becomes conductive, the latch circuit is inverted and the level of node N12 becomes low level. As a result, the transfer gate made up of the MOS} transistor 4 and the MOS} transistor 5 becomes non-conductive, and the node Nll? The transmission path with node N13 is cut off. The level of the node N13 becomes low level by the MOS transistor 17 (the ON resistance is set to a sufficiently small size), and no current flows through the roll call circuit 13.

次にヒューズ１の未切断時、すなわち冗長回路を使用し
ない場合について考える。節点Ｎｉｌのレベルはロウレ
ベルとなり、ＭＯＳ｝ランジスタ４，及びＭＯＳ｝ラン
ジスタ５で構成されるトランスファー゛ゲートの導通，
非導通に関係なく、節点Ｎ１３のレベルは常にロウレベ
ルとナリ、ロールコール回路１３には電流は流れない。Next, consider the case when fuse 1 is not blown, that is, when the redundant circuit is not used. The level of the node Nil becomes low level, and the conduction of the transfer gate, which is composed of the MOS transistor 4 and the MOS transistor 5, becomes low.
Regardless of non-conduction, the level of the node N13 is always low and no current flows through the roll call circuit 13.

このような回路を用いることにより、ＷＥ信号をハイレ
ベルにした状態で電源投入を行ない、ＷＥ信号が■ウレ
ベルになるまでの期間で電流測定を行なえば、冗長回路
を使用した半導体メモリ装置はロールコール回路で流れ
る電流分だけ、電源電流が増加するので、冗長回路使用
の有無を容易に判断できる。また、Ｗ１信号が一度でも
ロウレベルになれば、その後ＷＥ信号がハイレベル，ロ
ウレベルにかかわらず、ロールコール回路には電流・が
流れなくなる事は明白である。即ち通常動作では、冗長
回路未使用の半導体メモリ装置と動作電流は同じであり
、冗長回路使用による電流増加はない。By using such a circuit, if the power is turned on with the WE signal set to high level and the current is measured during the period until the WE signal reaches the low level, the semiconductor memory device using the redundant circuit will roll. Since the power supply current increases by the amount of current flowing in the call circuit, it is easy to determine whether or not a redundant circuit is to be used. Furthermore, it is clear that once the W1 signal becomes low level, no current will flow through the roll call circuit regardless of whether the WE signal is high level or low level thereafter. That is, in normal operation, the operating current is the same as that of a semiconductor memory device that does not use a redundant circuit, and there is no increase in current due to the use of a redundant circuit.

本実施例は、ＷＥ　（ライトイネーブル信号）信号によ
って制御されるトランスファーゲート回路１２を有し、
半導体メモリ装置の動作電流を増加させる事なく冗長回
路使用の有無を知る事が可能である。This embodiment has a transfer gate circuit 12 controlled by a WE (write enable signal) signal,
It is possible to know whether a redundant circuit is being used without increasing the operating current of the semiconductor memory device.

第２図は本発明の第２の実施例の半導体メモリ装置を示
す回路である。第２図において、本実施例の半導体メモ
リ装置は、複数のプログラム回路２ｌと、ＮＯＲ回路２
２と、トランスファーゲー｝［１２３と、ロールコール
回路２４とを含み、構戊される。ｎ個からなるプログラ
ム回路２１は、ヒューズ２５と、ＮチャネルＭＯＳ｝ラ
ンジスタ２６，２９．３０と、ＰチャネルＭＯＳ｝ラン
ジスタ２８．３１と、ＣＭＯＳインバータ回路２７，３
２とを各々有する。トランスファーゲート回路２３は、
ＣＭＯＳインバータ回路３５，３６．３７と、Ｎチャネ
ルＭＯＳ｝ランジスタ３４．３８と、ＰチャネルＭＯＳ
｝ランジスタ３３と、コンデンサ４０と、ＭＯＳトラン
ジスタ３８のゲートに接続されたＷＥ’信号入力端子３
９とを備えている。FIG. 2 is a circuit showing a semiconductor memory device according to a second embodiment of the present invention. In FIG. 2, the semiconductor memory device of this embodiment includes a plurality of program circuits 2l and a NOR circuit 2.
2, a transfer game}[123, and a roll call circuit 24. The program circuit 21 consists of n pieces: a fuse 25, an N-channel MOS} transistor 26, 29.30, a P-channel MOS} transistor 28, 31, and a CMOS inverter circuit 27, 3.
2 and 2, respectively. The transfer gate circuit 23 is
CMOS inverter circuits 35, 36.37, N-channel MOS} transistors 34.38, and P-channel MOS
}WE' signal input terminal 3 connected to the transistor 33, the capacitor 40, and the gate of the MOS transistor 38
9.

ロールコール回路２４は、ＮチャネルＭＯＳ｝ランジス
タ４２．４３と、ＰチャネルＭＯＳ｝ランジスタ４１と
を備えている。The roll call circuit 24 includes N-channel MOS transistors 42 and 43 and a P-channel MOS transistor 41.

本実施例が前記第１の実施例と異なる点は、冗長回路使
用時、評価時に置換された欠陥セルのアドレスの検出を
可能にしたことである。不良アドレス選択時、各プログ
ラム回路２１の出力がマウレベルになるようにヒューズ
２５を適宜切断する。This embodiment differs from the first embodiment in that when a redundant circuit is used, it is possible to detect the address of a replaced defective cell during evaluation. When a defective address is selected, the fuse 25 is appropriately cut off so that the output of each program circuit 21 becomes the mouse level.

これにより、不良アドレス選択時のみ、ＮＯＲ回路２２
の出力がハイレベルとなる。その他の動作については、
第１の実施例と同じである。このようにすることにより
、通常動作では動作電流を増大させることなく、不良ア
ドレスを検出できる。As a result, only when a defective address is selected, the NOR circuit 22
output becomes high level. For other operations,
This is the same as the first embodiment. By doing so, a defective address can be detected during normal operation without increasing the operating current.

第３図はロールコール回路を示す回路図である。FIG. 3 is a circuit diagram showing the roll call circuit.

第３図において、第１図，第２図のロールコール回路１
３．２４の代りにＭＯＳ｝ランジスタ５１，５２だけで
なく、インバータ回路５０，・ＮＰＮノくイポーラトラ
ンジスタ５３も使用している。このようなＢｉ−ＣＭＯ
Ｓ構造の半導体メモリ装置では、このような回路の方が
面積的に有利である。In Figure 3, the roll call circuit 1 of Figures 1 and 2 is
In place of 3.24, not only MOS transistors 51 and 52 but also an inverter circuit 50 and an NPN/ipolar transistor 53 are used. Such Bi-CMO
In an S-structure semiconductor memory device, such a circuit is more advantageous in terms of area.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、ＷＥ信号によって制御
されるトランスファーゲート回路を用いることにより、
動作電流を増大させることなく、冗長回路使用の有無を
知ることができるという効果がある。As explained above, the present invention uses a transfer gate circuit controlled by a WE signal to
This has the advantage that it is possible to know whether or not a redundant circuit is being used without increasing the operating current.

【図面の簡単な説明】[Brief explanation of drawings]

第ｌ図は本発明の第１の実施例の半導体メモリ装置を示
す回路図、第２図は本発明の第２の実施例の半導体メモ
リ装置を示す回路図、第３図はロールコール回路を示す
回路図、第４図は従来の半導体メモリ装置を示す回路図
である。３，５，９，１６，１７，２６，２９，３０，３４，３
８，４２，４３，５２，６ユ，６５・・・・・・Ｎチャ
ネルＭＯＳ｝ランジスタ、４，１５．２８，３１，３３
，４１，５１，６６．６７・・・・・・ＰチャネルＭＯ
Ｓトランジスタ、１，２５，６０・・・・・・ヒューズ
、２，６，７，８，２７，３２，３５，３６，３７．６
２・・・・・・ＣＭＯＳインバータ回路、１１，６３・
・・・・・ヒューズ回路、１２，２３・・・・・・トラ
ンスファーゲート回路、１３，２４，６４・・・・・・
ロールコール回路。FIG. 1 is a circuit diagram showing a semiconductor memory device according to a first embodiment of the present invention, FIG. 2 is a circuit diagram showing a semiconductor memory device according to a second embodiment of the present invention, and FIG. 3 is a circuit diagram showing a roll call circuit. FIG. 4 is a circuit diagram showing a conventional semiconductor memory device. 3, 5, 9, 16, 17, 26, 29, 30, 34, 3
8, 42, 43, 52, 6, 65...N channel MOS} transistor, 4, 15. 28, 31, 33
, 41, 51, 66.67...P channel MO
S transistor, 1, 25, 60...Fuse, 2, 6, 7, 8, 27, 32, 35, 36, 37.6
2...CMOS inverter circuit, 11,63.
...Fuse circuit, 12,23...Transfer gate circuit, 13,24,64...
roll call circuit.

Claims

【特許請求の範囲】[Claims]

冗長回路と、前記冗長回路による置換の有無を知るロー
ルコール回路とを備えた半導体メモリ装置において、電
源投入時に前記ロールコール回路に電流を流し、かつ通
常動作時は前記ロールコール回路に流れる電流をカット
するようにライトイネーブル信号によって制御されるト
ランスファーゲート回路を設けたことを特徴とする半導
体メモリ装置。In a semiconductor memory device including a redundant circuit and a roll call circuit for determining whether or not replacement by the redundant circuit is performed, a current is passed through the roll call circuit when power is turned on, and a current flows through the roll call circuit during normal operation. 1. A semiconductor memory device comprising a transfer gate circuit controlled by a write enable signal to cut.