JPH035625B2 - - Google Patents
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- JPH035625B2 JPH035625B2 JP56046808A JP4680881A JPH035625B2 JP H035625 B2 JPH035625 B2 JP H035625B2 JP 56046808 A JP56046808 A JP 56046808A JP 4680881 A JP4680881 A JP 4680881A JP H035625 B2 JPH035625 B2 JP H035625B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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Description
【発明の詳細な説明】
本発明は仮想記憶方式を採用した主プロセツサ
と仮想記憶方式を採用していない従プロセツサか
らなる機能分散型計算機におけるデータ転送装置
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data transfer device in a functionally distributed computer comprising a main processor that employs a virtual memory system and a slave processor that does not employ a virtual memory system.
機能分散型計算機とは、いくつかの専用プロセ
ツサを結合し、お互のプロセツサが助け合いなが
らジヨブを遂行する計算機である。 A functionally distributed computer is a computer in which several dedicated processors are combined and the processors assist each other in completing jobs.
このような計算機の中には、プロセツサ間の情
報交換のため、主メモリを共用するものがある。 Some of these computers share main memory for information exchange between processors.
本発明は主プロセツサが仮想記憶方式を採用し
た機能分散型計算機で従プロセツサが主プロセツ
サの主メモリを共用する計算機を対象としてい
る。 The present invention is directed to a functionally distributed computer in which the main processor employs a virtual memory system, and in which slave processors share the main memory of the main processor.
仮想記憶方式は、比較的少量の主メモリで大量
のプログラムを実行できるように補助記憶装置
（通常磁気デイスクまたは磁気ドラムが使用され
る）を利用したもので、プログラムを補助記憶装
置に保存しておき、必要に応じてプログラムの一
部分を補助記憶装置から主メモリへ転送し処理を
行う方法である。 Virtual storage utilizes auxiliary storage (usually magnetic disks or drums) to allow large programs to run with a relatively small amount of main memory; programs are stored in auxiliary storage. In this method, a part of the program is transferred from the auxiliary storage device to the main memory for processing as needed.
この方式では、主メモリが補助記憶装置に比べ
容量が小さいため補助記憶装置から主メモリへ転
送するための余分のスペースが存在しなかつた場
合には、以前使用されていたが今後使用価値が低
いと思われる部分を主メモリから補助記憶装置に
追い出し、新しいスペースとして明け渡す必要が
ある。この管理をリプレースメント管理（または
スワツピング管理）と呼ぶ、リプレースメント管
理方式はシステム性能に大きな影響を与える。 In this method, if the main memory has a smaller capacity than the auxiliary storage and there is no extra space to transfer from the auxiliary storage to the main memory, the previously used but future use value will be low. It is necessary to remove the part that seems to be a problem from main memory to auxiliary storage and give it up as new space. This management is called replacement management (or swapping management), and the replacement management method has a large impact on system performance.
仮想記憶方式には、プログラムを固定長のブロ
ツク（ページ）に分割するページング方式と固定
長ではないが適当なサイズで分割するセグメント
方式がある。 Virtual storage methods include a paging method in which a program is divided into blocks (pages) of a fixed length, and a segment method in which a program is divided into blocks (pages) of an appropriate size, although the length is not fixed.
ここでは、説明を簡単にするためにページング
方式の仮想記憶を考える。 Here, to simplify the explanation, a paging-based virtual memory will be considered.
ページング方式の計算機では、仮想空間上で表
現された論理アドレスを主メモリ上の物理アドレ
スへ変換する必要がある。論理アドレスは一般に
ページ番号とページ内相対番地の対で表現され
る。 In a paging computer, it is necessary to convert a logical address expressed in virtual space to a physical address in main memory. A logical address is generally expressed as a pair of a page number and a relative address within the page.
この論理アドレスから物理アドレスへの変換を
高速に行うため、多くの計算機では、連想メモリ
あるいは擬似連想メモリを使用している。即ち連
想メモリには、現在主メモリ上に存在しているす
べてのページに対し、そのページ番号と主メモリ
の物理アドレスの対応を記憶させ、メモリアクセ
スの要求時には、この連想メモリを通して物理ア
ドレスへの変換を行う。 In order to perform this conversion from logical addresses to physical addresses at high speed, many computers use associative memory or pseudo-associative memory. In other words, the associative memory stores the correspondence between the page number and the physical address of the main memory for all pages currently existing in the main memory, and when a memory access is requested, the associative memory accesses the physical address. Perform the conversion.
ここで、従プロセツサが主プロセツサの主メモ
リを参照する方式を考えよう。 Let us now consider a method in which the slave processor references the main memory of the main processor.
従来の計算機では、次の２つの方法が使用され
ていた。 Conventional computers use the following two methods.
１つは主プロセツサと同一のアドレス変換装置
を備える方法である。この方式では、従プロセツ
サも論理アドレスで主メモリへのアクセスを行う
ことができるため、使い易い。しかしながら、論
理アドレスから物理アドレスへの変換のために、
個々のプロセツサ単位で連想メモリを準備する必
要があり非常に高価になる。 One method is to provide the same address translation device as the main processor. This method is easy to use because the slave processor can also access the main memory using logical addresses. However, for the translation from logical address to physical address,
It is necessary to prepare an associative memory for each processor, which is very expensive.
他の１つは、従プロセツサはページング機能を
持たない場合で、物理アドレスで直接主メモリの
参照を行う方式である。主プロセツサは、従プロ
セツサが使用するページを主メモリ上に常駐にさ
せ、その物理アドレスを従プロセツサに知らせる
ことになる。 The other method is when the slave processor does not have a paging function, and the main memory is directly referenced using a physical address. The main processor causes the pages used by the slave processors to reside in main memory and informs the slave processors of their physical addresses.
この方式は、安価に実現できるが、従プロセツ
サが使用中の間、対象ページを主メモリ上に常駐
させる必要があり、主メモリの有効利用がはかれ
ない。特に従プロセツサからの参照頻度は少い
が、広範囲な空間を参照するような場合には、シ
ステム性能を大きく低下させる。 Although this method can be implemented at low cost, it is necessary to make the target page resident in the main memory while the slave processor is using it, and the main memory cannot be used effectively. In particular, when a slave processor refers to a wide range of space even though the frequency of reference is low, system performance is greatly degraded.
本発明の目的は、上記の欠点をなくすため、主
プロセツサが他の従プロセツサの制約を受けず自
由に、主メモリのリプレースメント管理を行える
ようにし、主メモリの有効利用をはかることと、
従プロセツサから主プロセツサの主記憶へのデー
タの書き込み読み出しを行うためのデータ転送装
置を安価に実現することにある。 SUMMARY OF THE INVENTION In order to eliminate the above-mentioned drawbacks, an object of the present invention is to enable a main processor to freely manage main memory replacement without being restricted by other slave processors, and to effectively utilize main memory.
An object of the present invention is to inexpensively realize a data transfer device for reading and writing data from a slave processor to a main memory of a main processor.
本発明の基本的な考え方を以下に示す。 The basic idea of the present invention is shown below.
従プロセツサから主プロセツサの主記憶へアク
セスしたい場合には、目的ペーシを主記憶上のど
の位置に割り当てたかを示す主記憶上のアドレス
情報（以後ページベースアドレスと略す）とペー
ジ識別番号を記憶している主記憶常駐固定領域の
アドレス（以後PIDアドレスと略す）を主プロセ
ツサから予め受信しておく。 When a slave processor wants to access the main memory of the main processor, it memorizes the address information in the main memory (hereinafter abbreviated as page base address) indicating where in the main memory the target page is allocated and the page identification number. The address of the main memory resident fixed area (hereinafter abbreviated as PID address) is received in advance from the main processor.
PIDアドレスに示されるページ識別番号は従プ
ロセツサがページをアクセスする際に、該当ペー
ジが主プロセツサによつてリプレースされていな
いかをチエツクするためのものである。通常PID
アドレスはページテーブルの対応エントリに相当
し、そのエントリにはページ識別番号とページベ
ースアドレスが示されている。以後、従プロセツ
サが、主プロセツサの主記憶に対しデータの読み
出し、書き込みを行うときには、このベースペー
ジアドレスを基準に、本発明のデータ転送装置を
介して行う。データ転送装置は、前記のページベ
ースアドレスで示されるページが、真に目的とす
るページであるか否かを判定するため、前記の
PIDアドレスで示される主記憶の内容と要求ペー
ジの識別番号の一致性を確認した後に要求データ
を転送するようにする。もしページ識別番号が一
致しなかつた場合には、データ転送装置は、主プ
ロセツサの都合により要求ページが主記憶装置か
らスワツプアウトされたと解釈し、データ転送を
行わず、従プロセツサにその旨を知らせる。な
お、前記のPIDアドレスで示される主記憶の内容
の読み出しとデータ転送時の間に、主プロセツサ
が、対象ページをスワツプアウトするのを防ぐた
めデータ転送装置は、ページ識別番号読み出しと
同時にデータ転送が終了するまで対象ページをロ
ツクされる。 The page identification number indicated in the PID address is used to check whether the page has been replaced by the main processor when the slave processor accesses the page. Normal PID
The address corresponds to a corresponding entry in the page table, where the page identification number and page base address are indicated. Thereafter, when the slave processor reads or writes data to the main memory of the main processor, it does so via the data transfer device of the present invention using this base page address as a reference. The data transfer device determines whether the page indicated by the page base address is truly the desired page.
The requested data is transferred after confirming the consistency between the contents of the main memory indicated by the PID address and the identification number of the requested page. If the page identification numbers do not match, the data transfer device interprets that the requested page has been swapped out from the main memory due to the main processor's convenience, does not transfer the data, and notifies the slave processor to that effect. Furthermore, in order to prevent the main processor from swapping out the target page between reading the contents of the main memory indicated by the PID address and transferring the data, the data transfer device ends the data transfer at the same time as the page identification number is read. The target page will be locked until
以下、本発明の一実施例を図に従つて説明す
る。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は、本発明のデータ転送装置を使用した
機能分散型マルチプロセツサの概略図を示してい
る。図において、破線で囲まれた部分１が、主プ
ロセツサを示している。２は従プロセツサ、３は
本発明のデータ転送装置を示す。 FIG. 1 shows a schematic diagram of a functionally distributed multiprocessor using the data transfer device of the present invention. In the figure, a portion 1 surrounded by a broken line indicates the main processor. 2 is a slave processor, and 3 is a data transfer device of the present invention.
主プロセツサ１は、演算処理装置４、補助記憶
装置５、アドレス変換装置６、主記憶装置７から
成る。 The main processor 1 includes an arithmetic processing unit 4, an auxiliary storage device 5, an address translation device 6, and a main storage device 7.
演算処理装置４は、接続母線１０，１１，１２
を介して、それぞれ、アドレス変換装置６、補助
記憶装置５、主記憶装置７と接続されている。接
続母線１３により補助記憶装置５と主記憶装置７
が接続されている。また、演算処理装置４は接続
母線１４，１５を介して従プロセツサと接続して
いる。 The arithmetic processing unit 4 connects connection buses 10, 11, 12
are connected to an address translation device 6, an auxiliary storage device 5, and a main storage device 7, respectively. The connection bus 13 connects the auxiliary storage device 5 and the main storage device 7.
is connected. Further, the arithmetic processing unit 4 is connected to a slave processor via connection buses 14 and 15.
本発明のデータ転送装置３は、接続母線１６，
１８を介して従プロセツサに、接続母線１７，１
９を介して主プロセツサ１の主記憶装置にそれぞ
れ接続している。 The data transfer device 3 of the present invention includes a connection bus 16,
18 to the slave processor, the connection bus 17,1
9 to the main memory of the main processor 1.
なお、主プロセツサ１の演算処理部と従プロセ
ツサ２の間の通信制御は主プロセツサの負担を軽
くするためポーリング方式で行われる。 Note that communication control between the arithmetic processing section of the main processor 1 and the slave processor 2 is performed by a polling method in order to lighten the burden on the main processor.
次に、主プロセツサ１と従プロセツサ２の動作
を説明する。 Next, the operations of the main processor 1 and the slave processor 2 will be explained.
主プロセツサ１は、仮想記憶方式を採用してい
るため、演算処理装置４は、主記憶装置７の情報
を必要とする際には、論理アドレス（通常セグメ
ント番号、ページ番号、ページ内相対番地の組で
表わされる）を物理アドレスへ変換するため、接
続母線１０を介してアドレス変換装置６にその変
換要求を出す。そして、物理アドレスを得た後、
接続母線１２を介して主記憶装置をアクセスす
る。このとき主記憶上に目的ページが主記憶上に
存在しない（ミツシングフオルト）ことを確認す
るとリプレースメント管理が行われる。即ち。主
記憶中に空き領域を作るため、最も効果的（比較
的不要）のページフレームを１つ選択した後、接
続母線１３を介して補助記憶装置５から目的ペー
ジを主記憶装置７上の今求められたページフレー
ムに転送される。そして対応する管理テーブルに
今求められた新しいページ識別番号をセツトす
る。 Since the main processor 1 employs a virtual memory system, when the arithmetic processing unit 4 needs information in the main memory 7, it uses a logical address (usually a segment number, page number, relative address within a page). In order to convert the address (represented by a set) into a physical address, a conversion request is sent to the address conversion device 6 via the connection bus 10. And after getting the physical address,
The main memory is accessed via the connection bus 12. At this time, if it is confirmed that the target page does not exist in the main memory (missing fault), replacement management is performed. That is. In order to create free space in the main memory, after selecting one of the most effective (relatively unnecessary) page frames, the target page is now retrieved from the auxiliary memory 5 on the main memory 7 via the connection bus 13. transferred to the specified page frame. Then, the new page identification number just requested is set in the corresponding management table.
主プロセツサ１は上記の方法でデータ処理を続
行中に必要があれば、接続母線１４を通して、従
プロセツサ２にデータ処理の指示を与える。この
とき処理に関するページの主記憶上でのページベ
ースアドレスと管理テーブル上の対応するページ
識別番号を示すアドレスを接続母線１５を通して
演算処理装置４から従プロセツサ２に渡される。
主プロセツサ１は、従プロセツサ２にデータ処理
の指示を与えた後処理を続行する。 While continuing data processing in the above-described manner, the main processor 1 issues data processing instructions to the slave processor 2 through the connection bus 14, if necessary. At this time, the page base address on the main memory of the page to be processed and the address indicating the corresponding page identification number on the management table are passed from the arithmetic processing unit 4 to the slave processor 2 through the connection bus 15.
The main processor 1 gives data processing instructions to the slave processor 2 and then continues the processing.
データ処理要求を受けた従プロセツサ２は、必
要に応じて、主プロセツサ１の主記憶装置７をア
クセスする。主記憶装置７へのアクセスは、常に
データ転送装置３を介して行われる。すなわち、
接続母線１６を介して、ページの識別番号やPID
アドレス、ページベースアドレス、ページ内相対
位置情報等データ転送に必要な情報を送る。デー
タ転送装置３は、指定されたページベースアドレ
スで示される主記憶装置７上のページが真に求め
るページであるか否かを確認し、求めるページで
あればデータ転送を行う。求めるページでなけれ
ばデータ転送を行わず従プロセツサ２にその旨を
報告する。このとき、従プロセツサは目的ページ
が主プロセツサ１の都合によりスワツプアウトさ
れたと解釈し、再度、目的ページの主記憶装置７
への割り当てを主プロセツサ１に要求するため、
接続母線１４による通信信号を待つ。前記要求が
主プロセツサ１に受け付けられ主記憶装置７への
割り当てが完了すると、新しいページベースアド
レスが接続母線１５を介して従プロセツサに送ら
れる。従プロセツサ２は接続母線１６を介してデ
ータ転送装置３に再度データ転送要求を出す。 The slave processor 2 that receives the data processing request accesses the main memory 7 of the main processor 1 as necessary. Access to the main storage device 7 is always performed via the data transfer device 3. That is,
Through the connection bus 16, the page identification number and PID
Sends information necessary for data transfer, such as address, page base address, and relative position information within the page. The data transfer device 3 checks whether the page on the main storage device 7 indicated by the specified page base address is the truly desired page, and if it is the desired page, transfers the data. If it is not the desired page, the data is not transferred and the subordinate processor 2 is notified of this fact. At this time, the slave processor interprets that the target page has been swapped out due to the main processor 1's convenience, and reloads the target page's main memory 7.
To request main processor 1 to allocate
It waits for a communication signal from the connection bus 14. When the request is accepted by the main processor 1 and the allocation to the main memory 7 is completed, a new page base address is sent to the slave processor via the connection bus 15. The slave processor 2 again issues a data transfer request to the data transfer device 3 via the connection bus 16.
第２図は、本発明のデータ転送装置の具体的な
構成の一例を示している。 FIG. 2 shows an example of a specific configuration of the data transfer device of the present invention.
図中２１，２２，２３，３０はデータ転送に必
要な情報を示すレジスタ群で、レジスタ２１はペ
ージ識別番号、レジスタ２３はページベースアド
レス、レジスタ２２はデータのページ内相対番
地、レジスタ３０はPIDアドレスをそれぞれ示
す。２４はレジスタ３０で示される主記憶装置の
内容を示すレジスタである。また２６はアドレス
レジスタ２５はデータレジスタを示す。２９はペ
ージ識別番号の一致性を比較する比較器であり、
２８はデータの物理アドレスを計算する加算器で
ある。２７は制御部を示す。 In the figure, 21, 22, 23, and 30 are a group of registers that indicate information necessary for data transfer, where register 21 is a page identification number, register 23 is a page base address, register 22 is a relative address within the page of data, and register 30 is a PID. Indicates each address. A register 24 indicates the contents of the main memory indicated by the register 30. Further, 26 indicates an address register 25 and a data register. 29 is a comparator that compares the consistency of page identification numbers;
28 is an adder that calculates the physical address of data. 27 indicates a control section.
次にデータ転送装置３の動作を図に従つて説明
する。 Next, the operation of the data transfer device 3 will be explained with reference to the drawings.
ここで、データ転送は、主記憶装置７からの読
み出しを仮定する。制御部２７は制御信号線１８
を介して従プロセツサ２からデータ転送要求を受
けると接続母線１６を介して、ページ識別番号、
ページベースアドレス、データのページ内相対位
置情報、PIDアドレスをそれぞれレジスタ２１，
２２，２３，３０に受信させる。なお、論理アド
レスはページ識別番号とページ内相対位置情報で
ある。データ転送装置３は、ページの確認を行う
前にページベースアドレスを接続線３０を介して
アドレスレジスタにセツトする。そして制御信号
線１９を介して、主記憶装置７上のページのロツ
ク要求を出す。他のプロセツサが使用中であれば
待つ。ロツクが認められるとPIDアドレスレジス
タ３０に示される主記憶上のアドレスからのペー
ジ識別番号（PID）をレジスタ２４に読み込むた
めに、PIDアドレスをアドレスレジスタ２６にセ
ツトし、データ（ページ識別番号）をレジスタ２
４に読み込む。次に、主記憶装置７のページが該
当ページであるか否かを判定するため、比較器２
９によりレジスタ２１とレジスタ２４の内容が比
較される。それと併行して、データの物理アドレ
スを決定するため加算器２８によりレジスタ２２
とレジスタ２３の内容が加えられアドレスレジス
タ２６にセツトされる。前記比較器２９による比
較結果が等しければ制御部２７は制御信号線１９
を通して主記憶装置７にデータの読み込み指示を
与える。主記憶装置７より接続母線１７を通して
データがデータレジスタ２５に読み込まれると主
記憶装置７にアンロツク指示を与えた後、接続母
線１６を通して、データレジスタ２５の内容を従
プロセツサに送る。なお前記比較器２９による比
較結果が等しくなかつた場合には、主記憶装置７
から目的ページがスワツプアウトされているもの
と制御部２７は解釈し、データの読み込み指示を
与えず、直ちに主記憶装置７にアンロツク指示を
与える。そして、データ転送が行われなかつたこ
とを接続母線１６を介して従プロセツサ２に知ら
される。 Here, it is assumed that the data transfer is reading from the main storage device 7. The control section 27 is connected to the control signal line 18
When a data transfer request is received from the slave processor 2 via the connection bus 16, the page identification number,
The page base address, data relative position information within the page, and PID address are stored in registers 21 and 21, respectively.
22, 23, and 30 to receive it. Note that the logical address is a page identification number and relative position information within the page. The data transfer device 3 sets the page base address in the address register via the connection line 30 before confirming the page. Then, via the control signal line 19, a request to lock the page on the main memory device 7 is issued. Waits if another processor is in use. When the lock is recognized, in order to read the page identification number (PID) from the address in the main memory indicated in the PID address register 30 into the register 24, the PID address is set in the address register 26, and the data (page identification number) is read into the register 24. register 2
Load into 4. Next, in order to determine whether the page in the main memory 7 is the corresponding page, the comparator 2
9, the contents of register 21 and register 24 are compared. In parallel, an adder 28 sends a register 22 to determine the physical address of the data.
and the contents of register 23 are added and set in address register 26. If the comparison results by the comparator 29 are equal, the control section 27 connects the control signal line 19
A data read instruction is given to the main storage device 7 through the main memory 7. When data is read into the data register 25 from the main memory 7 through the connection bus 17, an unlock instruction is given to the main memory 7, and then the contents of the data register 25 are sent to the slave processor through the connection bus 16. Note that if the comparison results by the comparator 29 are not equal, the main storage device 7
The control unit 27 interprets that the target page has been swapped out, and immediately gives an unlock instruction to the main storage device 7 without giving a data read instruction. Then, the slave processor 2 is notified via the connection bus 16 that the data transfer has not been performed.
主記憶装置７へのデータの書き込み処理におい
ては、データレジスタ２５へ従プロセツサ２から
データを読み込み主記憶装置３にその内容を書き
込むという動作にデータの流れが変わることを除
けば前記と同様の動作で行われる。 In the process of writing data to the main memory device 7, the operation is the same as described above except that the data flow is changed to read the data from the slave processor 2 to the data register 25 and write the contents to the main memory device 3. It will be held in
なお、第２図で示されるデータ転送装置では、
主記憶装置へ１ワードのデータ転送のみを考えた
が、データのページ内相対位置を示すレジスタ２
２とデータレジスタ２５の対を複数個設けること
により、一度に複数ワードのデータ転送を行う方
式も可能である。 Note that in the data transfer device shown in FIG.
Although we considered only transferring one word of data to the main memory, there is a register 2 that indicates the relative position of the data within the page.
By providing a plurality of pairs of data register 2 and data register 25, it is also possible to transfer data of a plurality of words at once.
以上のように、本発明に係るデータ転送装置を
設けることにより、仮想記憶方式を採用する主プ
ロセツサは、他の従プロセツサが使用するページ
を主記憶装置上に常駐させておく必要がなく、主
記憶装置の有効利用をはかれるため、現在どのペ
ージを他のプロセツサが使用しているかを意識す
ることなくページのリプレースメント管理を行う
ことができる。しかも、本装置は安価に実現でき
る。また、従プロセツサは、主プロセツサのよう
に高価なアドレス変換装置を備える必要がなくな
る。 As described above, by providing the data transfer device according to the present invention, the main processor that adopts the virtual memory method does not need to keep pages used by other slave processors resident on the main memory, and Since the storage device can be used effectively, page replacement management can be performed without being aware of which pages are currently being used by other processors. Moreover, this device can be realized at low cost. Further, the slave processor does not need to be equipped with an expensive address translation device unlike the main processor.
第１図は本発明のデータ転送装置を使用した機
能分散型マルチプロセツサのブロツク図、第２図
は本発明のデータ転送装置の一実施例を示すブロ
ツク図である。
１……主プロセツサ、２……従プロセツサ、３
……本発明のデータ転送装置、４……主プロセツ
サの演算処理装置、５……補助記憶装置、６……
主プロセツサのアドレス変換装置、７……主プロ
セツサの主記憶装置、２１……ページ識別名を示
すレジスタ、２２……データのページ内相対位置
を示すレジスタ、２３……ページのベースアドレ
スを示すレジスタ、２４……ページの識別番号を
示すレジスタ、２５……データレジスタ、２６…
…アドレスレジスタ、２７……データ転送装置の
制御部、２８……加算器、２９……比較器、３０
……PIDアドレスレジスタ。
FIG. 1 is a block diagram of a functionally distributed multiprocessor using the data transfer device of the present invention, and FIG. 2 is a block diagram showing an embodiment of the data transfer device of the present invention. 1...Main processor, 2...Slave processor, 3
...Data transfer device of the present invention, 4...Arithmetic processing unit of main processor, 5...Auxiliary storage device, 6...
Address translation device of the main processor, 7...Main memory of the main processor, 21...Register indicating the page identification name, 22...Register indicating the relative position within the page of data, 23...Register indicating the base address of the page , 24...Register indicating page identification number, 25...Data register, 26...
... Address register, 27 ... Control unit of data transfer device, 28 ... Adder, 29 ... Comparator, 30
...PID address register.
Claims (1)
想方式の従プロセツサからなる主記憶共用型マル
チプロセツサにおいて、論理アドレスに対応する
ページの識別番号を示すレジスタと、ページの先
頭を示すページベースアドレスレジスタと、ペー
ジ内相対位置を示すレジスタと、主記憶上の対応
するページが要求されたページのページ識別番号
に一致するか否かを判定する比較器と、物理アド
レスを計算するための加算器を備え、前記従プロ
セツサと前記主プロセツサの主記憶装置との間の
データ転送要求が発生したときに、前記ベースア
ドレスで示されるページをロツクし、主記憶上の
主記憶常駐固定領域に記憶されたページ識別番号
と前記ペーシの識別番号を示すレジスタの内容を
前記比較器により比較し、比較結果が等しいとき
に、前記加算器により物理アドレスの計算を行
い、データ転送を実行し、転送が終了すると該ペ
ージをアンロツクし、前記比較結果が等しくなけ
れば、データ転送を行わず該ページをアンロツク
し、その旨を従プロセツサに通知するようにした
ことを特徴とするデータ転送装置。1. In a main memory shared multiprocessor consisting of a main processor using a virtual memory method and a slave processor using a non-virtual method, a register indicating the identification number of the page corresponding to the logical address and a page base address register indicating the start of the page are used. , a register that indicates the relative position within the page, a comparator that determines whether the corresponding page in main memory matches the page identification number of the requested page, and an adder that calculates the physical address. In preparation, when a data transfer request occurs between the slave processor and the main memory of the main processor, the page indicated by the base address is locked and stored in a main memory resident fixed area on the main memory. The contents of the register indicating the page identification number and the page identification number are compared by the comparator, and when the comparison results are equal, the adder calculates the physical address and executes data transfer, and when the transfer is completed. A data transfer device characterized in that the page is unlocked, and if the comparison results are not equal, the page is unlocked without performing data transfer, and a subordinate processor is notified of this.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56046808A JPS57162164A (en) | 1981-03-30 | 1981-03-30 | Data transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56046808A JPS57162164A (en) | 1981-03-30 | 1981-03-30 | Data transfer device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162164A JPS57162164A (en) | 1982-10-05 |
| JPH035625B2 true JPH035625B2 (en) | 1991-01-28 |
Family
ID=12757624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56046808A Granted JPS57162164A (en) | 1981-03-30 | 1981-03-30 | Data transfer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162164A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63311467A (en) * | 1987-06-12 | 1988-12-20 | Nec Corp | Virtual storage managing system for multi-processor system |
| JPH0630092B2 (en) * | 1987-06-12 | 1994-04-20 | 日本電気株式会社 | Virtual memory management method in multiprocessor system |
| JP4414349B2 (en) | 2003-05-13 | 2010-02-10 | 富士通株式会社 | INPUT / OUTPUT DEVICE, COMPUTER, COMPUTER SYSTEM, INPUT / OUTPUT CONTROL PROGRAM, OS, PAGE MANAGEMENT PROGRAM, AND PAGE MANAGEMENT METHOD |
| JP5448496B2 (en) * | 2009-02-19 | 2014-03-19 | キヤノン株式会社 | Information processing apparatus and control method thereof |
-
1981
- 1981-03-30 JP JP56046808A patent/JPS57162164A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162164A (en) | 1982-10-05 |
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