JPH0353781A - High efficiency coding device - Google Patents
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- JPH0353781A JPH0353781A JP1189889A JP18988989A JPH0353781A JP H0353781 A JPH0353781 A JP H0353781A JP 1189889 A JP1189889 A JP 1189889A JP 18988989 A JP18988989 A JP 18988989A JP H0353781 A JPH0353781 A JP H0353781A
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Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタルテレビジョン信号等の画像デー
タの１画素当たりのビット数を圧縮するための高能率符
号化装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a high-efficiency encoding device for compressing the number of bits per pixel of image data such as a digital television signal.
この発明は、ディジタル画像信号の２次元ブロック又は
時間的に連続するＮフレームの夫々に属するＮ個の領域
からなるブロック内に含まれる複数の画素データの最大
値及び最小値を求めると共に、最大値及び最小値からブ
ロック毎の原ダイナミックレンジを検出する回路と、原
ダイナミックレンジを元の量子化ビット数より少ないビ
ット数と対応する複数のレベル範囲に分割した時の最大
のレベル範囲及び最小のレベル範囲に夫々含まれる入力
画像データを抽出し、最大のレベル範囲に含まれる入力
画像データの第１の平均値及び最小のレベル範囲に含ま
れる入力画像データの第２の平均値を形戒する回路と、
第１の平均値及び第２の平均値から修整されたダイナミ
ックレンジを算出し、入力画像信号から第２の平均値を
減算し、減算出力を元の景子化ビット数より少なく、且
つ修整されたダイナ藁ツクレンジに応じて符号化する符
号化回路と、原ダイナミックレンジに基づいて所定期間
における発生情報量を演算し、発生情報量が所定データ
量以内におさまるように、各ブロックの割り当てビット
数を設定するためのしきい値を制御し、符号化回路にお
ける各ブロックの割り当てビット数をしきい値と修整さ
れたダイナミックレンジとを比較した比較出力で設定す
る回路とを備え、修整されたダイナミックレンジと関連
する情報、符号化回路の出力コードを伝送するようにし
たもので、
リンギング、インパルスノイズによるブロック歪の発生
を防止できると共に、可変長ＡＤＲＣにより発生する情
報量の制御を正しく行うことができる。The present invention calculates the maximum and minimum values of a plurality of pixel data included in a two-dimensional block of a digital image signal or a block consisting of N areas belonging to each of N temporally continuous frames, and calculates the maximum value. and a circuit for detecting the original dynamic range for each block from the minimum value, and the maximum level range and minimum level when the original dynamic range is divided into a plurality of level ranges corresponding to a number of bits smaller than the original quantization bit number. A circuit that extracts input image data included in each range and forms a first average value of the input image data included in the maximum level range and a second average value of the input image data included in the minimum level range. and,
A corrected dynamic range is calculated from the first average value and the second average value, the second average value is subtracted from the input image signal, and the subtracted output is less than the original number of gaging bits and the corrected dynamic range is An encoding circuit that encodes according to the dynamic range and the amount of information generated in a predetermined period based on the original dynamic range, and the number of bits allocated to each block are calculated so that the amount of generated information is within the predetermined data amount. and a circuit that controls a threshold value for setting and sets the number of bits allocated to each block in the encoding circuit using a comparison output comparing the threshold value and the corrected dynamic range. This system is designed to transmit related information and the output code of the encoding circuit, which can prevent the occurrence of block distortion due to ringing and impulse noise, and can correctly control the amount of information generated by variable length ADRC. .
ビデオ信号の符号化方法として、伝送帯域を狭くする目
的でもって、１画素当たりの平均ビット数又はサンプリ
ング周波数を小さくするいくつかの高能率符号化方法が
知られている。As video signal encoding methods, several high efficiency encoding methods are known in which the average number of bits per pixel or the sampling frequency is reduced in order to narrow the transmission band.
本願出願人は、特願昭５９−２６６４０７号明細書に記
載されているような、２次元ブロック内に含まれる複数
画素の最大値及び最小値により規定されるダイナミック
レンジを求め、このダイナミックレンジに適応した符号
化を行う高能率符号化装置を提案している，。また、特
願昭６０−２３２７８９号明細書に記載されているよう
に、複数フレームに夫々含まれる領域の画素から形威さ
れた３次元ブロックに関してダイナミックレンジに適応
した符号化を行う高能率符号化装置が提案されている。The applicant of this application has determined a dynamic range defined by the maximum and minimum values of a plurality of pixels included in a two-dimensional block, as described in Japanese Patent Application No. 59-266407, and We have proposed a high-efficiency encoding device that performs adaptive encoding. In addition, as described in Japanese Patent Application No. 60-232789, high-efficiency encoding is performed to perform encoding adapted to the dynamic range of three-dimensional blocks formed from pixels in regions included in multiple frames. A device has been proposed.
更に、特願昭６０−２６８８１７号明細書に記載されて
いるように、量子化を行った時に生じる最大歪が一定と
なるようなダイナミックレンジに応じてビット数が変換
する可変長符号化方法が提案されている。Furthermore, as described in Japanese Patent Application No. 60-268817, there is a variable length encoding method in which the number of bits is converted according to the dynamic range so that the maximum distortion caused when quantization is constant. Proposed.
第７図は、先に提案されているダイナミックレンジに適
応した符号化方法（ＡＤＲＣと称する）の説明に用いる
ものである。ダイナミックレンジＤＲ（最大値ＭＡＸと
最小値ＭＩＮの差）が例えば（８ライン×８画素＝６４
画素）からなる２次元的なブロック毎に算出される。ま
た、入力画素データからそのブロック内で最小のレベル
（最小値）が除去される。この最小値除去後の画素デー
タが代表レベルに変換される。この量子化は、元の量子
化ビット数より少ないビット数例えば２ビットと対応す
る４個のレベル範囲ＡＯ−Ａ３に検出されたダイナミッ
クレンジＤＲを分割し、ブロック内の各画素データが属
するレベル範囲を検出し、このレベル範囲を示すコード
信号を発生する処理である．
第７図では、ブロックのダイナコツクレンジＤＲが４個
のレベル範囲ＡＯ〜Ａ３に分割されている。最小のレベ
ル範囲ＡＯに含まれる画素データが（００）と符号化さ
れ、レベル範囲ＡＩに含まれる画素データが（Ｏｌ）と
符号化され、レベル範囲Ａ２に含まれる画素データが（
１０）と符号化され、最大のレベル範囲Ａ３に含まれる
画素データが（ｌ１）と符号化される。従って、各画素
の８ビットのデータが２ビットに圧縮されて伝送される
．
受信側では、受信されたコード信号が代表レベルＬＯ−
Ｌ３に復元される。この代表レベルＬＯ〜Ｌ３は、レベ
ル範囲ＡＯ〜Ａ３の夫々の中央のレベルである。FIG. 7 is used to explain the previously proposed encoding method adapted to the dynamic range (referred to as ADRC). For example, the dynamic range DR (difference between maximum value MAX and minimum value MIN) is (8 lines x 8 pixels = 64
It is calculated for each two-dimensional block consisting of pixels). Also, the lowest level (minimum value) within the block is removed from the input pixel data. The pixel data after this minimum value has been removed is converted to a representative level. This quantization divides the detected dynamic range DR into four level ranges AO-A3 corresponding to a bit number smaller than the original quantization bit number, for example, 2 bits, and divides the detected dynamic range DR into four level ranges AO-A3 to which each pixel data in the block belongs. This is a process that detects this level and generates a code signal that indicates this level range. In FIG. 7, the block Dinako Cleanse DR is divided into four level ranges AO to A3. The pixel data included in the minimum level range AO is encoded as (00), the pixel data included in the level range AI is encoded as (Ol), and the pixel data included in the level range A2 is encoded as (
10), and pixel data included in the maximum level range A3 is encoded as (l1). Therefore, the 8-bit data of each pixel is compressed to 2 bits and transmitted. On the receiving side, the received code signal is at the representative level LO-
Restored to L3. The representative levels LO to L3 are the respective center levels of the level range AO to A3.
上述のダイナミックレンジに適応した符号化方法は、リ
ンギング、インパルス性の雑音によってブロック歪が発
生する問題があった。第８図はブロック歪の発生を説明
するための図である．第８図では、説明の簡単のため、
１次元ブロック即ち、水平方向の所定数のサンプルによ
り形成されたブロックについてのデータの変化がアナロ
グ波形として表されており、受信側の復元値が破線で示
されている。The above-mentioned encoding method adapted to the dynamic range has a problem in that block distortion occurs due to ringing and impulsive noise. Figure 8 is a diagram for explaining the occurrence of block distortion. In Figure 8, for ease of explanation,
Changes in data for a one-dimensional block, that is, a block formed by a predetermined number of samples in the horizontal direction, are represented as analog waveforms, and the restored values on the receiving side are shown by broken lines.
ビデオカメラの撮像出力には、第８図に示すように、レ
ベル変化が急峻なエッジ付近で小レベルのリンギングが
発生していることが多い。このリンギングが含まれるブ
ロックでは、リンギングのピーク値が最大値ＭＡＸＩと
して検出され、最小｛［ＭＩＮ１とで決定されるダイナ
ミックレンジＤＲ１に適応して符号化がされる。次のブ
ロックでは、リンギングが集束しているために、最大値
がＭＡＸ２で示すように下がり、最小値ＭＩＮ２及び最
大値ＭＡＸ２で定まるダイナ嵩ツクレンジＤＲ２に適応
して符号化がされる。従って、これらの二つのブロック
間で輝度レベルの差が生じ、ブロック歪が発生する．イ
ンパルス性の雑音の場合にも同様の理由でブロック歪が
発生する．上述のブロック歪の輝度レベルの差は小さい
が、ある程度の面積を持つので、視覚的に目立つ問題が
あった。As shown in FIG. 8, small-level ringing often occurs in the image output of a video camera near edges where the level changes sharply. In a block including this ringing, the peak value of the ringing is detected as the maximum value MAXI, and encoding is performed in accordance with the dynamic range DR1 determined by the minimum value {[MIN1. In the next block, since the ringing is concentrated, the maximum value decreases as shown by MAX2, and encoding is performed in accordance with the dynamic range DR2 determined by the minimum value MIN2 and the maximum value MAX2. Therefore, a difference in brightness level occurs between these two blocks, causing block distortion. Block distortion also occurs in the case of impulsive noise for the same reason. Although the difference in luminance level of the block distortion described above is small, it has a certain area, so there is a visually noticeable problem.
上述のリンギング、インパルス性のノイズによるブロッ
ク歪の発生の問題を解決するために、本願出願人は、特
願昭６１−２０２１１８号明細書に記載されているよう
に、ブロック構造に変換された入力データに対し前処理
を行う方式を提案している。即ち、ダイナミックレンジ
をＡＤＲＣの量子化ビット数で等分した時の最大レベル
範囲（第７図におけるＡ３）に含まれる入力データの値
の平均値ＭＡＸ’と、最小のレベル範囲（第７図におけ
るＡＯ）に含まれる入力データの平均値ＭＩＮ’とを検
出し、第９図に示すように、これらの平均値ＭＡＸ’と
平均値ＭＩＮ’とを夫々復元レベルＬ３及びＬＯとする
ように量子化がされる。第７図に示すように、代表レベ
ルＬＯ〜Ｌ３が最大値ＭＡＸ及び最小値ＭＩＮを含まず
、各レベル範囲の中央値とされる量子化は、ノンエ・ン
ジマッチングと称され、第９図に示すように、平均値Ｍ
ＡＸ ′及びＭＩＮ’を含む量子化は、エッジマッチン
グと称される．
上述のノンエッジマッチングで前処理して、エッジマッ
チングで量子化するＡＤＲＣは、第８図において、リン
ギングが含まれているブロックでも、最大値がリンギン
グのピークではなく、平均値ＭＡＸ′に変えられ、同様
に最小値がＭＩＮ’に変えられる．このＭＡＸ ゛及び
ＭＩＮ’で定まる修整されたダイナミックレンジＤＲ”
の中でエッジマッチングの量子化がされるので、復元レ
ベルが隣接ブロックの復元レベルと差が少なくなり、ブ
ロック歪の発生が防止される。In order to solve the problem of the occurrence of block distortion due to ringing and impulsive noise described above, the applicant of the present application has developed an input method that is converted into a block structure as described in Japanese Patent Application No. 61-202118. We propose a method for preprocessing data. In other words, the average value MAX' of the input data values included in the maximum level range (A3 in Figure 7) when the dynamic range is equally divided by the number of ADRC quantization bits, and the minimum level range (A3 in Figure 7). The average value MIN' of the input data included in AO) is detected, and as shown in FIG. is done. As shown in FIG. 7, quantization in which the representative levels LO to L3 do not include the maximum value MAX and minimum value MIN and is taken as the median value of each level range is called non-edge matching, and is shown in FIG. As shown, the average value M
Quantization involving AX' and MIN' is called edge matching. In ADRC, which is preprocessed by the above-mentioned non-edge matching and quantized by edge matching, in Figure 8, even in blocks that include ringing, the maximum value is not changed to the peak of ringing, but to the average value MAX'. , similarly the minimum value is changed to MIN'. The modified dynamic range DR determined by MAX and MIN'
Since edge matching is quantized within the block, the difference between the restoration level and the restoration level of adjacent blocks is reduced, and block distortion is prevented from occurring.
上述のダイナミックレンジに適応したＡＤＲＣ符号化は
、伝送すべきデータ量を大幅に圧縮できるので、ディジ
タルＶＴＲに適用して好適である．特に、可変長ＡＤＲ
Ｃは、圧縮率を高くすることができる．しかし、可変長
ＡＤＲＣは、伝送データの量が画像の内容によって変動
するため、所定量のデータを１トラックとして記録する
ディジタルＶＴＲのような固定レートの伝送路を使用す
る時には、バッファリングの処理が必要とされる．可変
長ＡＤＲＣのバッファリングの方式として、本願出願人
は、特願昭６１−２５７５８６号明細書に記載されてい
るように、累積型のダイナ短ツタレンジの度数分布を形
成し、この度数分布に対して、予め用意されている割り
当てビット数を定めるためのしきい値を適用し、所定期
間例えば１フレーム期間の発生情報量を求め、発生情報
量が目標値を超えないように、制御するものを提案して
いる。ADRC encoding adapted to the above-mentioned dynamic range can significantly compress the amount of data to be transmitted, and is therefore suitable for application to digital VTRs. In particular, variable length ADR
C can increase the compression rate. However, with variable length ADRC, the amount of data to be transmitted varies depending on the image content, so when using a fixed rate transmission line such as a digital VTR that records a predetermined amount of data as one track, buffering processing is required. Needed. As a buffering method for variable-length ADRC, the applicant of the present application forms a frequency distribution of a cumulative type dyna short range, as described in Japanese Patent Application No. 61-257586, and calculates the frequency distribution for this frequency distribution. Then, a threshold value for determining the number of allocated bits prepared in advance is applied, the amount of information generated during a predetermined period, for example, one frame period, is determined, and the amount of information generated is controlled so that it does not exceed the target value. is suggesting.
（発明が解決しようとする課題）
上述のように、ノンエッジマッチング量子化で前処理を
行い、次に、エッジマッチングで量子化を行うＡＤＲＣ
に対して、可変長ＡＤＲＣを適用した場合、割り当てビ
ット数を設定するのに使用される原ダイナミックレンジ
ＤＲと、この割り当てビット数で符号化を行う時に使用
され、受信側に伝送される修整されたダイナミックレン
ジＤＲ′とが異なるために、エンコーダ側とデコーダ側
との不整合の問題が生じた。(Problems to be Solved by the Invention) As described above, ADRC performs preprocessing using non-edge matching quantization, and then performs quantization using edge matching.
On the other hand, when variable length ADRC is applied, the original dynamic range DR used to set the number of allocated bits, and the modified dynamic range DR used when encoding with this allocated number of bits and transmitted to the receiving side. Since the dynamic ranges DR' are different, a problem of mismatch between the encoder side and the decoder side has arisen.
即ち、発生情報量を制御するために、ダイナξックレン
ジＤＲの所定期間例えばｌフレーム期間の度数分布表が
形威され、この度数分布表が累積度数分布表に変換され
、累積度数分布表に対してＴＩ．．Ｔ２、Ｔ３、Ｔ４
（ＴＩ＜Ｔ２＜７３＜Ｔ４）のしきい値が適用される。That is, in order to control the amount of generated information, a frequency distribution table for a predetermined period, for example, l frame period, of the dynamometer ξ range DR is formed, and this frequency distribution table is converted into a cumulative frequency distribution table, and the frequency distribution table is converted into a cumulative frequency distribution table. TTI. ．． T2, T3, T4
A threshold of (TI<T2<73<T4) is applied.
（ＤＲ＜７ １ ’）の場合には、割り当てビット数ｎ
がＯとされ（即ち、コード信号が伝送されず）、（Ｔｌ
≦ＤＲ＜Ｔ２）の場合には、（ｎ−１）とされ、（Ｔ２
≦ＤＲ＜７３）の場合には、（ｎ＝２）とされ、（Ｔ３
≦ＤＲ＜７４）の場合には、（ｎ−３）とされ、（Ｔ４
≦ＤＲ）の場合には、（ｎ＝４）とされる．前述のよう
に、（ＭＡＸ’−ＭＩＮ’−ＤＲ′）とされ、この修整
されたダイナミックレンジＤＲ’に基づいて、量子化が
され、ダイナミックレンジＤＲ′が伝送される．あるブ
ロックのダイナＱツタレンジに関して、（Ｔ２≦ＤＲ＜
Ｔ３）及び（Ｔ２≦ＤＲ”＜７３）の関係が或立してい
れば、エンコーダ側では、（ｎ＝２）とされ、デコーダ
側でも（ｎ＝２）となり、問題が生じない。(DR<7 1'), the number of allocated bits n
is set to O (that is, no code signal is transmitted), and (Tl
In the case of ≦DR<T2), it is set to (n-1) and (T2
In the case of ≦DR<73), (n=2) and (T3
In the case of ≦DR<74), it is set to (n-3) and (T4
≦DR), (n=4). As described above, (MAX'-MIN'-DR') is determined, quantization is performed based on this corrected dynamic range DR', and the dynamic range DR' is transmitted. Regarding the DynaQ vine range of a certain block, (T2≦DR<
T3) and (T2≦DR”<73), the encoder side holds (n=2), the decoder side holds (n=2), and no problem occurs.
しかし、（ＤＲ＞ＤＲ ′）であるので、（Ｔｌ≦ＤＲ
’＜Ｔ２）の場合には、デコーダ側では、（ｎ＝１）と
誤って判断し、正しいデコード動作がされない問題が生
じる。However, since (DR>DR'), (Tl≦DR
In the case of '<T2), the decoder side incorrectly determines that (n=1), causing a problem in which the correct decoding operation is not performed.
従って、この発明の目的は、原ダイナもツタレンジＤＲ
に基づいてバッファリングの処理を行い、修整されたダ
イナ逅ツクレンジＤＲ’とバッファリング処理で決定さ
れたしきい値とを比較することで決定された割り当てビ
ット数により量子化を行うことで、エンコーダ側とデコ
ーダ側との不整合の発生を防止した高能率符号化装置を
提供することにある。Therefore, the purpose of this invention is to develop the original Dyna and Tsutarange DR.
The encoder performs buffering processing based on the An object of the present invention is to provide a highly efficient encoding device that prevents mismatch between the decoder side and the decoder side.
この発明は、ディジタル画像信号の２次元ブロック又は
時間的に連続するＮフレームの夫々に属するＮ個の領域
からなるブロック内に含まれる複数の画素データの最大
値ＭＡＸ及び最小値ＭＩＮを求めると共に、最大値ＭＡ
Ｘ及び最小値ＭＩＮからブロック毎の原ダイナミックレ
ンジＤＲを検出する最大値、最小値検出回路３と、
原ダイナミックレンジＤＲを元の量子化ビット数より少
ないビット数と対応する複数のレベル範囲に分割した時
の最大のレベル範囲及び最小のレベル範囲に夫々含まれ
る入力画像データを抽出し、最大のレベル範囲に含まれ
る入力画像データの第１の平均値ＭＡＸ ”及び最小の
レベル範囲に含まれる人力画像データの第２の平均値Ｍ
ＩＮ′を形威する回路５、６、７、８、１０、ｌ１、ｌ
２、ｌ３と、
第１の平均値ＭＡＸ ’及び第２の平均値ＭＩＮ゛から
修整されたダイナミックレンジＤＲ”を算出し、入力画
像信号から平均値ＭＩＮ’を減算し、減算出力を元の量
子化ビット数より少なく、且つ修整されたダイナミック
レンジＤＲ′に応じて符号化する符号化回路ｌ８と、
原ダイナもツクレンジＤＲに基づいて所定期間における
発生情報量を演算し、発生情報量が所定データ量以内に
お′さまるように、各ブロックの割り当てビット数ｎを
設定するためのしきい値を制御し、符号化回路１８にお
ける各ブロックの割り当てビット数ｎ′をしきい値と修
整されたダイナミックレンジＤＲ”とを比較した比較出
力で設定する回路１９、２０，２１とを備え、
修整されたダイナ壽ツクレンジＤＲ’と関連する情報、
符号化回路ｌ８の出力コードを伝送するものである。This invention calculates the maximum value MAX and minimum value MIN of a plurality of pixel data included in a two-dimensional block of a digital image signal or a block consisting of N regions belonging to each of N temporally consecutive frames, and Maximum value MA
A maximum value/minimum value detection circuit 3 detects the original dynamic range DR for each block from The input image data included in the maximum level range and the minimum level range when Second average value M of image data
Circuits 5, 6, 7, 8, 10, l1, l that form IN'
2. Calculate the corrected dynamic range DR'' from l3 and the first average value MAX' and the second average value MIN'', subtract the average value MIN' from the input image signal, and convert the subtracted output to the original quantum The encoding circuit 18 performs encoding according to the corrected dynamic range DR', which is smaller than the number of bits in the original data. The threshold value for setting the number n of bits allocated to each block is controlled so that the number n' of bits allocated to each block in the encoding circuit 18 is adjusted to the threshold value. information related to the corrected dynamic range DR';
It is for transmitting the output code of the encoding circuit l8.
テレビジョン信号は、水平方向、垂直方向並びに時間方
向に関する３次元的な相関を有しているので、定常部で
は、同一のブロックに含まれる画素データのレベルの変
化幅が小さい。従って、ブロック内の画素データが共有
する最小レベルを除去した後のデータを元の量子化ビッ
ト数より少ない量子化ピット数により量子化しても、量
子化歪は、殆ど生じない。Since the television signal has three-dimensional correlation in the horizontal direction, vertical direction, and time direction, the range of change in the level of pixel data included in the same block is small in the stationary portion. Therefore, even if data after removing the minimum level shared by pixel data in a block is quantized using a smaller number of quantization pits than the original number of quantization bits, almost no quantization distortion occurs.
また、最大値ＭＡＸとＭＡＸから所定レベル低い値で規
定される最大レベル範囲及び最小値ＭＩＮとＭＩＮから
所定レベル高い値で規定される最小レベル範囲に夫々含
まれる画素データの平均値ＭＡＸ”及びＭＩＮ′を検出
し、この平均値を新たに最大値及び最小値としてエッジ
マッチングの量子化を行うことにより、リンギング、イ
ンパルス雑音等によりブロック歪が発生することが防止
される。In addition, the average values MAX'' and MIN of pixel data included in the maximum level range defined by a predetermined level lower than the maximum value MAX, and the minimum level range defined by a predetermined level higher than the minimum value MIN and MIN, respectively. By detecting the average value and performing edge matching quantization using this average value as a new maximum value and minimum value, generation of block distortion due to ringing, impulse noise, etc. can be prevented.
発生情報量の演算と、発生情報量を所定量以下とするた
めのしきい値Ｔ１〜Ｔ４の設定は、原ダイナＧ ツクレ
ンジＤＲに基づいてなされる。この設定されたしきい値
と修整されたダイナミックレンジＤＲ’とを比較した比
較出力により、量子化回路１８の割り当てビット数ｎ′
が決定されるので、エンコーダ側とデコーダ側との間で
不整合が生じることを防止できる．
〔実施例〕
以下、この発明の実施例について図面を参照して説明す
る．この説明は、下記の順序に従ってなされる．
ａ．送信側の構戒
ｂ．受信側の構威
Ｃ．バッファリング回路
ｄ．変形例
ａ．送信側の構威
第１図は、この発明の送信側（記録側）の構戒を全体と
して示すものである．１で示す入力端子に例えば１サン
プルが８ビットに量子化されたディジタルビデオ信号（
ディジタル輝度信号）が入力される．このディジタルビ
デオ信号がブロック化回路２に供給される。The calculation of the generated information amount and the setting of threshold values T1 to T4 for keeping the generated information amount below a predetermined amount are performed based on the original dynamic range DR. The comparison output of the set threshold value and the corrected dynamic range DR' determines the number of bits n' allocated to the quantization circuit 18.
is determined, it is possible to prevent mismatches between the encoder and decoder sides. [Examples] Examples of the present invention will be described below with reference to the drawings. This explanation is given in the following order. a. Transmitter's discipline b. Receiving side structure C. Buffering circuit d. Variation a. Structure of the transmitting side Figure 1 shows the overall structure of the transmitting side (recording side) of this invention. For example, a digital video signal in which one sample is quantized to 8 bits is input to the input terminal indicated by 1 (
digital luminance signal) is input. This digital video signal is supplied to the blocking circuit 2.
ブロック化回路２により、入カデイジタルビデオ信号が
符号化の単位である２次元ブロック毎に連続する信号に
変換される．この実施例では、１ブロックが第２図に示
すように、（８ライン×８画素−６４画素）の大きさと
されている。ブロック化回路２の出力信号が最大値、最
小値検出回路３及び遅延回路４に供給される．最大値、
最小値検出回路３は、ブロック毎に最小値ＭＩＮ、最大
値ＭＡＸを検出する。遅延回路４は、最大値及び最小値
が検出されるのに要する時間、入力データを遅延させる
．遅延回路４からの画素データが比較回路５及び比較回
路６に供給される。The blocking circuit 2 converts the input digital video signal into continuous signals in units of two-dimensional blocks, which are units of encoding. In this embodiment, one block has a size of (8 lines x 8 pixels - 64 pixels) as shown in FIG. The output signal of the blocking circuit 2 is supplied to a maximum value/minimum value detection circuit 3 and a delay circuit 4. Maximum value,
The minimum value detection circuit 3 detects the minimum value MIN and maximum value MAX for each block. The delay circuit 4 delays the input data by the time required for the maximum and minimum values to be detected. Pixel data from the delay circuit 4 is supplied to a comparison circuit 5 and a comparison circuit 6.
最大値、最小値検出回路３からの最大値ＭＡＸが減算回
路７に供給され、最小値ＭＩＮが加算回路８に供給され
る．これらの減算回路７及び加算回路８には、ビットシ
フト回路９から可変長でノンエッジマッチング量子化を
した場合の１量子化ステップ幅の値Δが供給される。ビ
ットシフト回路９は、割り当てビット数がｎの時に、（
ＤＲ／２″）の割算を行うように、ダイナミックレンジ
ＤＲをｎビットシフトする構戒とされている。減算回路
７からは、（ＭＡＸ−Δ）のしきい値が得られ、加算回
路８からは、（Ｍ Ｉ Ｎ＋Δ）のしきい値が得られる
．これらの減算回路７及び加算回路８からのしきい値が
比較回路５及び６に夫々供給される．
比較回路５の出力信号がＡＮＤゲートｌＯに供給され、
比較回路６の出力信号がＡＮＤゲート１１に供給される
，ＡＮＤゲート１０及びｌ１には、遅延回路４からの入
力データが供給される．比較回路５の出力信号は、入力
データがしきい値より大きい時にハイレベルとなり、従
って、ＡＮＤゲート１０の出力端子には、（ＭＡＸ〜Ｍ
ＡＸ−Δ）の最大レベル範囲に含まれる入力データの画
素データが抽出される．比較回路６の出力信号は、入力
データがしきい値より小さい時にハイレベルとなり、従
って、ＡＮＤゲート１１の出力端子には、（ＭＩＮ−Ｍ
ＩＮ＋Δ）の最小レベル範囲に含まれる入力データの画
素データが抽出される。The maximum value MAX from the maximum value/minimum value detection circuit 3 is supplied to a subtraction circuit 7, and the minimum value MIN is supplied to an addition circuit 8. These subtraction circuits 7 and addition circuits 8 are supplied with a value Δ of one quantization step width when non-edge matching quantization is performed with variable length from a bit shift circuit 9. When the number of allocated bits is n, the bit shift circuit 9 (
The dynamic range DR is shifted by n bits so as to perform a division of DR/2'').The subtraction circuit 7 obtains a threshold value of (MAX-Δ), and the addition circuit 8 The threshold value of (M I N+Δ) is obtained from .Threshold values from the subtraction circuit 7 and the addition circuit 8 are supplied to the comparison circuits 5 and 6, respectively.The output signal of the comparison circuit 5 is ANDed. is supplied to the gate lO,
The output signal of the comparator circuit 6 is supplied to an AND gate 11, and the input data from the delay circuit 4 is supplied to AND gates 10 and l1. The output signal of the comparator circuit 5 becomes high level when the input data is larger than the threshold value, and therefore, the output terminal of the AND gate 10 has
The pixel data of the input data included in the maximum level range of AX-Δ) is extracted. The output signal of the comparison circuit 6 becomes high level when the input data is smaller than the threshold value, and therefore, the output terminal of the AND gate 11 has (MIN-M
Pixel data of input data included in the minimum level range of IN+Δ) is extracted.
ＡＮＤゲー｝１０の出力信号が平均化回路１２に供給さ
れ、ＡＮＤゲー｝１１の出力信号が平均化回路１３に供
給される。これらの平均化回路ｌ２及び１３は、ブロッ
ク毎に平均値を算出するもので、端子１４からブロック
周期のリセット信号が平均化回路１２及び１３に供給さ
れている。平均化回路１２からは、（ＭＡＸ−ＭＡＸ−
Δ）の最大レベル範囲に属する画素データの平均値ＭＡ
Ｘ′が得られ、平均化回路１３からは、（ＭＩＮ〜ＭＩ
Ｎ＋Δ）の最小レベル範囲に属する画素データの平均値
ＭＩＮ’が得られる．平均値ＭＡＸ゛から平均値ＭＩＮ
”が減算回路ｌ５で減算され、減算回路１５から修整さ
れたダイナミックレンジＤＲ”が得られる．
また、平均値ＭＩＮ’が減算回路ｌ６に供給され、遅延
回路１７を介された入力データから平均値ＭＩＮ’が減
算回路１６において減算され、最小値除去後のデータＰ
ＤＩが形威される。このデータＰＤＩ及び修整されたダ
イナミックレンジＤＲ′が量子化回路ｌ８に供給される
。この実施例では、量子化に割り当てられるビット数ｎ
″が０ビット（コード信号を伝送しない）、ｌビント、
２ビット、３ビット、４ビットの何れかとされる可変長
のＡＤＲＣであって、エッジマッチング量子化がなされ
る。割り当てビット数ｎ′は、ブロック毎にビット数決
定回路１９において決定され、ビット数ｎ′のデータが
量子化回路１８に供給される。The output signal of the AND game}10 is supplied to the averaging circuit 12, and the output signal of the AND game}11 is supplied to the averaging circuit 13. These averaging circuits 12 and 13 calculate an average value for each block, and a block period reset signal is supplied from a terminal 14 to the averaging circuits 12 and 13. From the averaging circuit 12, (MAX-MAX-
Average value MA of pixel data belonging to the maximum level range of Δ)
X' is obtained, and from the averaging circuit 13, (MIN~MI
The average value MIN' of the pixel data belonging to the minimum level range of N+Δ) is obtained. Average value MAX゛ to average value MIN
" is subtracted by the subtraction circuit 15, and the corrected dynamic range DR" is obtained from the subtraction circuit 15. Further, the average value MIN' is supplied to the subtraction circuit l6, and the average value MIN' is subtracted from the input data via the delay circuit 17 in the subtraction circuit 16, and the data P after the minimum value is removed is
DI takes shape. This data PDI and the modified dynamic range DR' are supplied to a quantization circuit l8. In this example, the number of bits allocated for quantization n
” is 0 bit (does not transmit code signal), l bint,
The variable length ADRC is either 2 bits, 3 bits, or 4 bits, and edge matching quantization is performed. The allocated bit number n' is determined for each block in the bit number determination circuit 19, and data of the bit number n' is supplied to the quantization circuit 18.
ビット数決定回路１９には、比較回路２０の出力信号が
供給される．比較回路２０には、減算回路１５からの修
整されたダイナミックレンジＤＲ′とバッファリング回
路２ｌからのしきい値Ｔ１〜Ｔ４ （ＴＩ＜７２＜７３
＜７４）とが供給される．ダイナミックレンジＤＲ”と
しきい値Ｔ１〜Ｔ４との大きさの関係に基づいて、割り
当てビット数ｎが決定される。The output signal of the comparison circuit 20 is supplied to the bit number determination circuit 19. The comparison circuit 20 includes the corrected dynamic range DR' from the subtraction circuit 15 and the threshold values T1 to T4 (TI<72<73
<74) is supplied. The number n of allocated bits is determined based on the relationship between the dynamic range DR'' and the threshold values T1 to T4.
可変長ＡＤＲＣは、ダイナミックレンジＤＲが小さいブ
ロックでは、割り当てビット数を少なくし、ダイナミッ
クレンジＤＲが大きいブロックでは、割り当てビット数
を多くすることで、効率の良い符号化を行うことができ
る。即ち、（ＤＲ’くＴ１）のブロックは、コード信号
が伝送されず、ダイナミックレンジＤＲ”及び平均値Ｍ
ＩＮ’のみが伝送され、（ＴＩ≦ＤＲ’＜７２）のブロ
ックは、（ｎ”＝１）とされ、（Ｔ２≦ＤＲ’＜７３）
のプロ・ンクは、（ｎ’＝２）とされ、（Ｔ３≦ＤＲ′
＜Ｔ４）のブロ７クは、（ｎ”＝３）とされ、（ＤＲ’
≧７４）のブロックは、（ｎ′＝４）とされる．このよ
うに決定された割り当てビット数ｎ′と修整されたダイ
ナミックレンジＤＲ′とが量子化回路１８に供給される
。量子化回路１８では、ダイナミックレンジＤＲ”と割
り当てビット数ｎ′とを用いて最小値除去後のデータＰ
ＤＩがエッジマッチングの量子化によりコード信号ＤＴ
に変換される。量子化回路１８は、例えばＲＯＭで構威
されている。Variable-length ADRC can perform efficient encoding by reducing the number of allocated bits for blocks with a small dynamic range DR and increasing the number of allocated bits for blocks with a large dynamic range DR. That is, in the block (DR' T1), the code signal is not transmitted, and the dynamic range DR'' and the average value M
Only IN' is transmitted, and the block where (TI≦DR'<72) is set to (n''=1) and (T2≦DR'<73)
The pro-nk of is (n'=2), and (T3≦DR'
<T4) block 7 is (n''=3) and (DR'
≧74) is set to (n'=4). The allocated bit number n' thus determined and the modified dynamic range DR' are supplied to the quantization circuit 18. The quantization circuit 18 uses the dynamic range DR'' and the allocated bit number n' to calculate the data P after minimum value removal.
DI is converted into code signal DT by edge matching quantization.
is converted to The quantization circuit 18 is comprised of, for example, a ROM.
かかる可変長ＡＤＲＣでは、しきい値Ｔ１〜Ｔ４を変え
ることで、発生情報量を制御すること（所謂バッファリ
ング）ができる。従って、１フィールド或いは１フレー
ム当たりの発生情報量を所定値にすることが要求される
伝送路例えばディジタルＶＴＲに対しても、可変長ＡＤ
ＲＣを適用できる。In such variable length ADRC, the amount of generated information can be controlled (so-called buffering) by changing the threshold values T1 to T4. Therefore, variable length AD
RC can be applied.
第１図において、２ｌは、原ダイナミックレンジＤＲに
基づいて発生情報量を所定値にするためのしきい値Ｔ１
〜Ｔ４を決定するバッファリング回路を示す。バンファ
リング回路２１では、後述のように、しきい値の組（Ｔ
Ｉ、Ｔ２、Ｔ３、Ｔ４）が複数例えば３２組用意されて
おり、これらのしきい値の組がパラメータコードＰｉ
（ｉ＝ｏ，１．２．・・，３１）により区別される。In FIG. 1, 2l is a threshold value T1 for setting the amount of generated information to a predetermined value based on the original dynamic range DR.
~ shows the buffering circuit that determines T4. In the bumper circuit 21, as will be described later, a set of threshold values (T
I, T2, T3, T4) are prepared, for example, 32 sets, and these sets of threshold values are set as the parameter code Pi.
They are distinguished by (i=o, 1.2..., 31).
パラメータコードＰｉの番号ｉが大きくなるに従って、
発生情報量が単調に滅少するように、設定されている。As the number i of the parameter code Pi increases,
It is set so that the amount of generated information decreases monotonically.
但し、発生情報量が減少するに従って復元画倣の画質が
劣化する。However, as the amount of generated information decreases, the image quality of the restored image deteriorates.
バッファリング回路２ｌからのしきい値１１〜Ｔ４と減
算回路２２からのダイナ果ツクレンジＤＲとが供給され
る比較回路２４では、プロ・冫クのダイナミックレンジ
ＤＲと各しきい値とが夫々比較され、比較出力がビット
数決定回路２３に供給され、そのブロックの割り当てビ
ット数ｎが決定される．ビ・ントシフト回路９は、この
割り当てビット数ｎだけダイナミックレンジＤＲをシフ
トする。但し、量子化回路１８で実際に適用される割り
当てビット数は、前述のように、しきい値Ｔｌ〜Ｔ４と
ダイナミックレンジＤＲ”との比較出力で決定されたｎ
′である。A comparator circuit 24 to which the threshold values 11 to T4 from the buffering circuit 2l and the dynamic range DR from the subtraction circuit 22 are supplied compares the professional and commercial dynamic ranges DR with each threshold value. , the comparison output is supplied to the bit number determining circuit 23, and the number n of allocated bits for the block is determined. The bit shift circuit 9 shifts the dynamic range DR by this allocated bit number n. However, the number of allocated bits actually applied in the quantization circuit 18 is determined by the comparison output between the threshold values Tl to T4 and the dynamic range DR, as described above.
′.
修整されたダイナミックレンジＤＲ ’、平均値ＭＥＮ
’及びコード信号ＤＴがフレーム化回路２５に供給され
、また、しきい値の組を示すパラメータコードＰｉがフ
レーム化回路２５に供給される。フレーム化回路２５の
出力端子２６には、シリアルデータに変換された伝送デ
ータが取り出される。フレーム化回路２５では、必要に
応じてエラー訂正符号の符号化がなされると共に、同期
信号が付加される。Corrected dynamic range DR', average value MEN
' and code signal DT are supplied to the framing circuit 25, and a parameter code Pi indicating a set of threshold values is also supplied to the framing circuit 25. Transmission data converted into serial data is taken out to an output terminal 26 of the framing circuit 25. In the framing circuit 25, an error correction code is encoded as necessary, and a synchronization signal is added.
ｂ．受信側の構戒 第３図は、受信（又は再生）側の構威を示す。b. Receiving side posture FIG. 3 shows the structure on the receiving (or reproducing) side.
入力端子３ｌからの受信データは、フレーム分解回路３
２に供給される。フレーム分解回路３２により、コード
信号ＤＴと付加コードＤＲ’、ＭＩＮ′、Ｐｉとが分離
されると共に、エラー訂正処理がなされる。The received data from the input terminal 3l is sent to the frame decomposition circuit 3.
2. The frame decomposition circuit 32 separates the code signal DT from the additional codes DR', MIN', and Pi, and also performs error correction processing.
コード信号ＤＴ，ダイナミックレンジＤＲ”及びパラメ
ータコードＰｉが復号化回路３３にされる。復号化回路
３３では、パラメータコードＰｉで示されるしきい値の
組が発生し、しきい値の組が復号化回路３３内の比較回
路でダイナミックレンジＤＲ′と比較されることで、割
り当てビット数ｎ′が求められる。この割り当てビット
数ｎ′とダイナミックレンジＤＲ′とコード信号ＤＴと
からエッジマッチングの復号がなされ、コード信号ＤＴ
が代表レベルに復号される。The code signal DT, dynamic range DR" and parameter code Pi are sent to the decoding circuit 33. In the decoding circuit 33, a set of threshold values indicated by the parameter code Pi is generated, and the set of threshold values is decoded. The number of assigned bits n' is determined by comparing it with the dynamic range DR' in the comparator circuit in the circuit 33. Edge matching is decoded from this number of assigned bits n', the dynamic range DR', and the code signal DT. , code signal DT
is decoded to the representative level.
また、平均値ＭＩＮ”が加算回路３４に供給される。加
算回路３４には、復号化回路３３の出力信号が供給され
、加算回路３４の出力信号がブロック分解回路３５に供
給される。ブロック分解回路３５は、送信側のブロック
化回路２と逆に、ブロックの順番の復元データをテレビ
ジョン信号の走査と同様の順番に変換するための回路で
ある。In addition, the average value MIN'' is supplied to the addition circuit 34.The output signal of the decoding circuit 33 is supplied to the addition circuit 34, and the output signal of the addition circuit 34 is supplied to the block decomposition circuit 35.Block decomposition The circuit 35 is a circuit for converting the restored data in the order of the blocks into the same order as the scanning of the television signal, contrary to the blocking circuit 2 on the transmitting side.
ブロック分解回路３５の出力端子３６に復号されたビデ
オ信号が得られる。A decoded video signal is obtained at the output terminal 36 of the block decomposition circuit 35.
Ｃ．バンファリング回路
第４図は、バッファリング回路２ｌの一例を示す。バッ
ファリング回路２１には、度数分布表及び累積度数分布
表を作威するために、４ｌで示すメモリ（ＲＡＭ）が設
けられ、このメモリ４１に対してマルチプレクサ４２を
介してアドレスが供給される。マルチブレクサ４２の一
方の入力として入力端子４３からダイナミックレンジＤ
Ｒが供給され、その他方の人力としてアドレス発生回路
５０からのアドレスが供給される。メモリ４１には、加
算回路４４の出力信号が入力され、メモリ４１の出力デ
ータとマルチプレクサ４５の出力とが加算回路４４で加
算される。C. Buffering circuit FIG. 4 shows an example of the buffering circuit 2l. The buffering circuit 21 is provided with a memory (RAM) indicated by 4l in order to generate a frequency distribution table and a cumulative frequency distribution table, and an address is supplied to this memory 41 via a multiplexer 42. The dynamic range D is input from the input terminal 43 as one input of the multiplexer 42.
R is supplied, and the address from the address generation circuit 50 is supplied as the other manual input. The output signal of the adder circuit 44 is input to the memory 41, and the output data of the memory 41 and the output of the multiplexer 45 are added together by the adder circuit 44.
加算回路４４の出力がレジスタ４６に供給され、レジス
タ４６の出力がマルチブレクサ４５及び比較回路４７に
供給される．マルチブレクサ４５には、レジスタ４６の
出力の他にＯ及び＋１が供給されている。発生情報量の
演算動作がされると、レジスタ４６の出力に例えば１フ
レーム期間に発生する情報量Ａｉが求められる。The output of the adder circuit 44 is supplied to a register 46, and the output of the register 46 is supplied to a multiplexer 45 and a comparison circuit 47. The multiplexer 45 is supplied with O and +1 in addition to the output of the register 46. When the amount of generated information is calculated, the amount of information Ai generated in one frame period is obtained from the output of the register 46, for example.
比較回路４７では、発生情報量Ａｉと端子４８からの目
標値Ｑとが比較され、比較回路４７の出力信号がパラメ
ータコード発生回路４９及びレジスタ５ｌに供給される
。パラメータコード発生回路４９からのパラメータコー
ドＰｉがアドレス発生回路５０及びレジスタ５１に供給
される。レジスタ５ｌに取り込まれたパラメータコード
Ｐｉが前述のようにフレーム化回路２５に供給されると
共に、ＲＯＭ５２に供給される。ＲＯＭ５２は、アドレ
スとして入力されたパラメータコードＰｉと対応するし
きい値の組（Ｔｌ ｉ，Ｔ２ ｔ，’ｒａｉ，Ｔ４ ｉ
）を発生する。このしきい値は、前述のように、比較回
路２０及び２４に夫々供給される．
第５図は、バッファリング回路２１の動作を示すフロー
チャートである。最初のステップ６１で、メモリ４１，
レジスタ４６がゼロクリアされる。In the comparison circuit 47, the generated information amount Ai is compared with the target value Q from the terminal 48, and the output signal of the comparison circuit 47 is supplied to the parameter code generation circuit 49 and the register 5l. Parameter code Pi from parameter code generation circuit 49 is supplied to address generation circuit 50 and register 51. The parameter code Pi taken into the register 5l is supplied to the framing circuit 25 as described above, and is also supplied to the ROM 52. The ROM 52 stores a set of threshold values (Tl i, T2 t, 'rai, T4 i
) occurs. This threshold value is supplied to comparator circuits 20 and 24, respectively, as described above. FIG. 5 is a flowchart showing the operation of the buffering circuit 21. In the first step 61, the memory 41,
Register 46 is cleared to zero.
メモリ４１のゼロクリアのために、マルチプレクサ４２
がアドレス発生回路５０で発生したアドレスを選択し、
加算回路４４の出力が常にＯとされる．アドレスは、（
０．１．２， ・・ ・・，２５５）と変化し、メモ
リ４１の全てのアドレスにＯデータが書き込まれる．
次のステップ６２で、メモリ４１にバッファリングのさ
れる単位期間である１フレームのダイナミックレンジＤ
Ｒの度数分布表が作威される．マルチブレクサ４２は、
端子４３からのダイナミックレンジＤＲを選択し、マル
チプレクサ４５が＋１を選択する。従って、ｌフレーム
期間が終了した時、ダイナ果ツクレンジＤＲと対応する
メモリ４ｌの各アドレスに、各ＤＲの発生度数が記憶さ
れる。このメモリ４ｌの度数分布表は、第６図Ａに示す
ように、ＤＲを横軸とし、度数を縦軸とするものである
。For clearing the memory 41 to zero, the multiplexer 42
selects the address generated by the address generation circuit 50,
The output of the adder circuit 44 is always O. The address is (
0.1.2, . . . , 255), and O data is written to all addresses in the memory 41. In the next step 62, the dynamic range D of one frame, which is a unit period buffered in the memory 41, is
A frequency distribution table for R is created. The multi-plexer 42 is
Dynamic range DR from terminal 43 is selected, and multiplexer 45 selects +1. Therefore, when one frame period ends, the frequency of occurrence of each DR is stored in each address of the memory 4l corresponding to the dynamic range DR. As shown in FIG. 6A, the frequency distribution table in the memory 4l has DR as the horizontal axis and frequency as the vertical axis.
次に、度数分布表が累積度数分布表に変換される（ステ
ップ６３）。累積度数分布表を作戒する時には、マルチ
プレクサ４２がアドレス発生回路５０からのアドレスを
選択し、マルチプレクサ４５がレジスタ４６の出力を選
択する。アドレスが２５５から０に向かって順次ディク
レメントする。Next, the frequency distribution table is converted into a cumulative frequency distribution table (step 63). When calculating the cumulative frequency distribution table, multiplexer 42 selects an address from address generation circuit 50, and multiplexer 45 selects the output of register 46. The address decrements sequentially from 255 to 0.
メモリ４１の読み出し出力が加算回路４４に供給され、
加算回路４４でレジスタ４６の内容と加算される。加算
回路４４の出力がメモリ４１の読み出しアドレスと同一
のアドレスに書き込まれると共に、レジスタ４６の内容
が加算回路４４の出力に更新される。メモリ４１のアド
レスが２５５とされる初期状態では、レジスタ４６がゼ
ロクリアされている。メモリ４ｌの全アドレスに関して
、度数が累積がされた時に、メモリ４ｌには、第６図Ｂ
に示す累積度数分布表が作威される。The readout output of the memory 41 is supplied to an adder circuit 44,
The adder circuit 44 adds the contents of the register 46. The output of the adder circuit 44 is written to the same address as the read address of the memory 41, and the contents of the register 46 are updated to the output of the adder circuit 44. In the initial state where the address of the memory 41 is set to 255, the register 46 is cleared to zero. When the counts are accumulated for all addresses in the memory 4l, the memory 4l contains the information shown in FIG. 6B.
The cumulative frequency distribution table shown in is created.
この累積度数分布表に対してしきい値の組（Ｔ１ ｉ，
Ｔ２ ｉ．．Ｔ３ ｔ，Ｔ４ ｉ）が適用された時の発
生情報量Ａｉが演算される（ステップ６４）。For this cumulative frequency distribution table, a set of threshold values (T1 i,
T2 i. ．． The amount of information Ai generated when T3 t, T4 i) is applied is calculated (step 64).
発生情報量Ａｉの演算時には、マルチプレクサ４２がア
ドレス発生回路５０の出力を選択し、マルチプレクサ４
５がレジスタ４６の出力を選択する。When calculating the generated information amount Ai, the multiplexer 42 selects the output of the address generation circuit 50, and the multiplexer 4
5 selects the output of register 46.
パラメータコード発生回路４９は、ＰＯからＰ３１に向
かって順次変化するパラメータコードを発生する。パラ
メータコードＰｉがアドレス発生回路５０に供給され、
（Ｔｌ ｉ，Ｔ２ ｔＳ’ｒａ ｉ，Ｔ４ｉ）の各しき
い値と対応するアドレスが順次発生する。各しきい値と
対応するアドレスから読み出された値が加算回路４４と
レジスタ４６とで累算される。この累積値がパラメータ
コードＰｉで指定されるしきい値の組が適用された時の
発生情報量Ａｉと対応している。つまり、第６図Ｂに示
す累積度数分布表において、しきい値Ｔｌ，Ｔ２、Ｔ３
、Ｔ４と夫々対応するアドレスから読み出された値Ａ１
、Ａ２、Ａ３、Ａ４の合計値（Ａ１＋Ａ２＋Ａ３＋Ａ４
）に対して、ブロック内の画素数（６４）を乗した値は
、発生情報量（ビット数〉である。但し、画素数は、一
定であるため、第４図に示されるバッファリング回路２
１では、６４の乗算処理を省略している．
この発生情報量Ａｉが目標４ｆｉＱと比較される（ステ
ップ６５）．（Ａｉ≦Ｑ）が威立する時に発生する比較
回路４７の出力がパラメータコード発生回路４９及びレ
ジスタ５１に供給され、パラメータコードＰｉのインク
リメントが停止されると共に、そのパラメータコードＰ
ｉがレジスタ５１に取り込まれる。レジスタ５１からの
バラメータコードＰｉとＲＯＭ５２で発生したしきい値
の組とが出力される（ステップ６６）。The parameter code generation circuit 49 generates parameter codes that change sequentially from PO to P31. Parameter code Pi is supplied to address generation circuit 50,
Addresses corresponding to each threshold value (Tl i, T2 tS'ra i, T4i) are generated sequentially. Values read from addresses corresponding to each threshold value are accumulated by an adder circuit 44 and a register 46. This cumulative value corresponds to the amount of information Ai generated when the set of threshold values specified by the parameter code Pi is applied. That is, in the cumulative frequency distribution table shown in FIG. 6B, the threshold values Tl, T2, T3
, T4 and the value A1 read from the corresponding address, respectively.
, A2, A3, A4 total value (A1+A2+A3+A4
) multiplied by the number of pixels in the block (64) is the amount of generated information (number of bits).However, since the number of pixels is constant, the buffering circuit 2 shown in FIG.
1, the 64 multiplication processes are omitted. This generated information amount Ai is compared with the target 4fiQ (step 65). The output of the comparison circuit 47 that occurs when (Ai≦Q) is supplied to the parameter code generation circuit 49 and the register 51, and the increment of the parameter code Pi is stopped, and the parameter code P
i is taken into register 51. The parameter code Pi from the register 51 and the set of threshold values generated in the ROM 52 are output (step 66).
比較回路４７における判定のステップ６５で、（Ａｔ≦
Ｑ）が戒立しない時には、パラメータコードＰｉが次の
ものＰ ｉ＋１に変更され、Ｐ ｉ＋１に対応するアド
レスがアドレス発生回路５０から発生する．上述と同様
に発生情報量Ａｉ＋１が演算され、比較回路４７で目標
値Ｑと比較される。（Ａｉ≦Ｑ）が戒立するまで、上述
の動作が繰り返される。At step 65 of determination in the comparison circuit 47, (At≦
When Q) is not established, the parameter code Pi is changed to the next one, Pi+1, and the address corresponding to Pi+1 is generated from the address generation circuit 50. The generated information amount Ai+1 is calculated in the same manner as described above, and compared with the target value Q in the comparison circuit 47. The above-mentioned operation is repeated until (Ai≦Q) is satisfied.
ｄ．変形例
以上の説明では、コード信号ＤＴとダイナミックレンジ
ＤＲ’と平均値ＭＩＮ′とを送信している。しかし、付
加コードとしてダイナもツタレンジＤＲ”の代わりに平
均値ＭＡＸ ′または量子化ステップ幅を伝送しても良
い。d. Modification In the above description, the code signal DT, dynamic range DR', and average value MIN' are transmitted. However, the average value MAX' or the quantization step width may be transmitted as an additional code instead of the dyna range DR''.
この発明に依れば、リンギング、インパルス性のノイズ
等を含むブロックにおけるブ．ロ１ツク歪の発生を防止
できる。この発明では、可変長ＡＤＲＣにより効率良く
符号化を行うことができ、発生情報量の制御と量子化と
に使用されるダイナミックレンジが異なるために、割り
当てビット数ｎがエンコーダ側とデコーダ側とで異なる
不整合を防止することができる。According to this invention, the block that contains ringing, impulsive noise, etc. can be removed. It is possible to prevent the occurrence of lock distortion. In this invention, encoding can be performed efficiently by variable length ADRC, and since the dynamic range used for controlling the amount of generated information and quantization is different, the number of allocated bits n is different between the encoder side and the decoder side. Different inconsistencies can be prevented.
第１図はこの発明の一実施例のブロック図、第２図はブ
ロックの一例の略線図、第３図は受信側の構威の一例を
示すブロック図、第４図はバッファリング回路の一例の
ブロック図、第５図及び第６図はバッファリング回路の
説明に用いるフローチャート及び略線図、第７図、第８
図及び第９図は量子化動作及びブロック歪の発生の説明
に用いる路線図である。
図面における主要な符号の説明
ｌ：入力端子、
３：最大値、最小値検出回路、
７：減算回路、
８：加算回路、
９：ビットシフト回路、
ｌ２、１３：平均化回路、
１８：ｆｉ子化回路、
１９：量子化回路に対する割り当てビッ生するビット数
決定回路、
２１：バッファリング回路、
２５：フレーム化回路、
２６：出力端子．
ト数を発Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a schematic diagram of an example of the block, Fig. 3 is a block diagram showing an example of the structure of the receiving side, and Fig. 4 is a buffering circuit diagram. An example block diagram, FIGS. 5 and 6 are flowcharts and schematic diagrams used to explain the buffering circuit, and FIGS. 7 and 8 are
9 and 9 are route charts used to explain the quantization operation and the occurrence of block distortion. Explanation of main symbols in the drawings: l: input terminal, 3: maximum value, minimum value detection circuit, 7: subtraction circuit, 8: addition circuit, 9: bit shift circuit, l2, 13: averaging circuit, 18: fi-co 19: A circuit for determining the number of bits allocated to the quantization circuit, 21: Buffering circuit, 25: Framing circuit, 26: Output terminal. emit number of hits
Claims (1)
するＮフレームの夫々に属するＮ個の領域からなるブロ
ック内に含まれる複数の画素データの最大値及び最小値
を求めると共に、上記最大値及び上記最小値から上記ブ
ロック毎の原ダイナミックレンジを検出する手段と、 上記原ダイナミックレンジを元の量子化ビット数より少
ないビット数と対応する複数のレベル範囲に分割した時
の最大のレベル範囲及び最小のレベル範囲に夫々含まれ
る入力画像データを抽出し、上記最大のレベル範囲に含
まれる入力画像データの第１の平均値及び上記最小のレ
ベル範囲に含まれる入力画像データの第２の平均値を形
成する手段と、 上記第１の平均値及び上記第２の平均値から修整された
ダイナミックレンジを算出し、上記入力画像信号から上
記第２の平均値を減算し、上記減算出力を元の量子化ビ
ット数より少なく、且つ上記修整されたダイナミックレ
ンジに応じて符号化する符号化手段と、 上記原ダイナミックレンジに基づいて所定期間における
発生情報量を演算し、上記発生情報量が所定データ量以
内におさまるように、各ブロックの割り当てビット数を
設定するためのしきい値を制御し、上記符号化手段にお
ける各ブロックの割り当てビット数を上記しきい値と各
ブロックの上記修整されたダイナミックレンジとを比較
した比較出力で設定する手段とを備え、 上記修整されたダイナミックレンジと関連する情報、上
記符号化手段の出力コードを伝送するようにしたことを
特徴とする高能率符号化装置。[Scope of Claims] Determining the maximum and minimum values of a plurality of pixel data contained within a two-dimensional block of a digital image signal or a block consisting of N regions belonging to each of N temporally consecutive frames, and means for detecting the original dynamic range for each block from the maximum value and the minimum value; The input image data included in the level range and the minimum level range are extracted, and the first average value of the input image data included in the maximum level range and the second average value of the input image data included in the minimum level range are extracted. calculating a corrected dynamic range from the first average value and the second average value, subtracting the second average value from the input image signal, and calculating the corrected dynamic range from the input image signal; an encoding means that encodes the number of bits less than the original number of quantized bits and according to the corrected dynamic range; A threshold value for setting the number of bits allocated to each block is controlled so that the number of bits allocated to each block is within a predetermined amount of data, and the number of bits allocated to each block in the encoding means is set based on the threshold value and the corrected number of bits for each block. and a means for setting a comparison output by comparing the dynamic range with the corrected dynamic range, and transmitting information related to the modified dynamic range and the output code of the encoding means. Device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18988989A JP2830112B2 (en) | 1989-07-21 | 1989-07-21 | High efficiency coding device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18988989A JP2830112B2 (en) | 1989-07-21 | 1989-07-21 | High efficiency coding device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353781A true JPH0353781A (en) | 1991-03-07 |
| JP2830112B2 JP2830112B2 (en) | 1998-12-02 |
Family
ID=16248877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18988989A Expired - Lifetime JP2830112B2 (en) | 1989-07-21 | 1989-07-21 | High efficiency coding device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830112B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787327A (en) * | 1993-09-17 | 1995-03-31 | Fuji Xerox Co Ltd | Image coding device |
| US11518839B2 (en) | 2015-10-29 | 2022-12-06 | Bakelite UK Holding Ltd. | Alkylphenol resins and a method of preparing thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359187A (en) * | 1986-08-28 | 1988-03-15 | Sony Corp | Highly efficient encoder |
| JPS63111781A (en) * | 1986-10-29 | 1988-05-17 | Sony Corp | Control circuit for quantity of information |
-
1989
- 1989-07-21 JP JP18988989A patent/JP2830112B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359187A (en) * | 1986-08-28 | 1988-03-15 | Sony Corp | Highly efficient encoder |
| JPS63111781A (en) * | 1986-10-29 | 1988-05-17 | Sony Corp | Control circuit for quantity of information |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787327A (en) * | 1993-09-17 | 1995-03-31 | Fuji Xerox Co Ltd | Image coding device |
| US11518839B2 (en) | 2015-10-29 | 2022-12-06 | Bakelite UK Holding Ltd. | Alkylphenol resins and a method of preparing thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830112B2 (en) | 1998-12-02 |
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