JPH0353716A - Logic circuit - Google Patents

Logic circuit

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JPH0353716A
JPH0353716A JP1189393A JP18939389A JPH0353716A JP H0353716 A JPH0353716 A JP H0353716A JP 1189393 A JP1189393 A JP 1189393A JP 18939389 A JP18939389 A JP 18939389A JP H0353716 A JPH0353716 A JP H0353716A
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JP
Japan
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transistor
conductivity type
diode
npn
base
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Application number
JP1189393A
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Japanese (ja)
Inventor
Tadahiko Horiuchi
堀内 忠彦
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Publication of JPH0353716A publication Critical patent/JPH0353716A/en
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  • Logic Circuits (AREA)
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

PURPOSE:To reduce an input capacitance and to avoid a problem of the reliability caused by emitter-base reverse biasing by incorporating a diode between two bipolar transistors(TRs) at the output side of a bi-MOS inverter circuit. CONSTITUTION:When a potential at an input terminal 1 transits from H to L, a pMOS TR 3 is turned on and the base potential of an NPN TR 7 is boosted. Succeedingly, the NPN TR 7 is turned on, a potential at a output terminal 2 rises to H. When the potential of an input terminal I transits from L to H, the set of Darlington connection between nMOS TR 5 and an NPN TR 8 is turned on and the pMOS TR 3 is turned off. Since a diode 10 is biased reversely, the nMOS TR 5 and the NPN TR 8 discharge the base charge of the NPN TR 7 at first and the level of the output terminal 2 goes from H to L through the diode 10.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路に関し、特に電界効果トランジスタと
バーでボーラトランジスタとを複合した高速低消費電力
の論理回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a logic circuit, and more particularly to a high-speed, low power consumption logic circuit that combines a field effect transistor and a Bora transistor with a bar.

〔従来の技術〕[Conventional technology]

第2図に示したMOS}−ランジスタとNPNトランジ
スタとを複合したインバータ回路は従来高速動作が可能
であることから広く利用されてきた。第2図において3
はp M O S }ランジスタ、4,5はnMOs}
ランジスタ、6は抵抗、7,8はNPNトランジスタで
ある。NPN}ランジスタ7のコレクタCは第一の電源
端子9にエミッタEは出力端子2に接続されベースBは
pMOSトランジスタ3のドレインDに接続される。N
PNトランジスタ8のコレクタCは出力端子2およひn
 M O S }ランジスタ5のドレインDに接続され
ベースBはnMOs}ランジスタ5のソースSに接続さ
れ、エミッタEは接地電位に接続される。nMOs}ラ
ンジスタ4のドレインDはpM○Sトランジスタ3のド
レインDおよびNPN}ランジスタ7のベースBにソー
スSは接地電位に接続される。また、抵抗6の一端はn
MOS}ランジスタ5のソースSおよびNPNトランジ
スタ8のベースBに一端は接地電位の第二の電源端子に
接続される。
The inverter circuit shown in FIG. 2, which is a combination of a MOS transistor and an NPN transistor, has been widely used because it can operate at high speed. In Figure 2, 3
is p MO S } transistor, 4 and 5 are n MOs}
6 is a resistor, and 7 and 8 are NPN transistors. The collector C of the NPN} transistor 7 is connected to the first power supply terminal 9, the emitter E is connected to the output terminal 2, and the base B is connected to the drain D of the PMOS transistor 3. N
The collector C of the PN transistor 8 is connected to the output terminals 2 and n.
The base B is connected to the source S of the nMOS transistor 5, and the emitter E is connected to the ground potential. The drain D of the nMOS} transistor 4 is connected to the drain D of the pM○S transistor 3, and the base B and source S of the NPN} transistor 7 are connected to the ground potential. Also, one end of the resistor 6 is n
MOS} One end of the source S of the transistor 5 and the base B of the NPN transistor 8 are connected to a second power supply terminal at ground potential.

nMOS}ランジスタ4はpMOSトランジスタ3がオ
フしnMOS}ランジスタ5かオンしたときNPNトラ
ンジスタ7のベースに充電されていた電荷を引き抜きN
PN}−ランジスタ7をオフ状態にするためのトランジ
スタである。一方抵抗6はpMOSトランジスタ3がオ
フしn M O S }ランジスタ5がオフしたときN
PNトランジスタ8のベースに充電されていた電荷を引
き抜きNPNトランジスタ8をオフ状態にするための抵
抗である。
When the pMOS transistor 3 is turned off and the nMOS} transistor 5 is turned on, the nMOS} transistor 4 extracts the charge stored in the base of the NPN transistor 7.
PN}-A transistor for turning off the transistor 7. On the other hand, the resistor 6 is N when the pMOS transistor 3 is turned off and the transistor 5 is turned off.
This is a resistor for drawing out the electric charge stored in the base of the PN transistor 8 and turning the NPN transistor 8 off.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

第2図に示した従来のインバータ回路はnMoSトラン
ジスタ4に関し以下に述べる様な欠点がある。まずNP
Nトランジスタ7,8を駆刊するpMOSトランジスタ
3,nMOsトランジスタ5の他にn M O S l
”ランジスタ4のゲートも入力に接続されるためにnM
Oshランジスタ4に,Lる入力容量の増加かある。さ
らに、nMOs}ランジスタ4がオンしNPN }−ラ
ンジスタ7のベース電荷を引き抜く時に過渡的に、NP
Nトランシスタ7のベース・エミッタ間が過度に逆バイ
アスされる危険性がある。エミッタ・ベース耐圧以上に
逆バイアスされるとアバランシエ増倍によって?ットキ
ャリアが発生し、ベース・エミッタ間の空乏層に接して
いるSiO■中に電荷が蓄積されたり、St−Si02
界面の界面準位が増加するといった現象が発生する。そ
のためバイポーラトランジスタのhpaの低下等の信頼
性上の問題が生じる。一方、前述した2つの理由からn
MOs}ランジスタ4のゲート幅を小さくすると、NP
Nトランジスタ7のベース電荷の引き抜きの時間が長く
なるため、インバータ回路のスイッチング時間が長くな
るという動作上の欠点がある。
The conventional inverter circuit shown in FIG. 2 has the following drawbacks regarding the nMoS transistor 4. First, NP
In addition to the pMOS transistor 3 and the nMOS transistor 5 that drive the N transistors 7 and 8,
”Since the gate of transistor 4 is also connected to the input, nM
There is an increase in the input capacity of the Osh transistor 4. Furthermore, when the nMOS} transistor 4 turns on and extracts the base charge of the NPN}- transistor 7, the NP
There is a risk that the base and emitter of the N transistor 7 will be excessively reverse biased. Is it due to avalanche multiplication when reverse biased beyond the emitter-base breakdown voltage? St-Si02
A phenomenon occurs in which the interface state at the interface increases. This causes reliability problems such as a decrease in hpa of the bipolar transistor. On the other hand, for the two reasons mentioned above, n
MOs} By reducing the gate width of transistor 4, NP
Since it takes a long time to extract the base charge of the N transistor 7, there is an operational disadvantage that the switching time of the inverter circuit becomes long.

従来のインバータ同路および、そのインバータ回路を用
いた集積回路では、nMOS}ランジスタ4の最適化に
関して上記の事項を考慮しなけれはならず、その手順は
大変複雑となっていた。さらに、N P N }ラ〉′
ジスタ7のエミソタ・ベース間耐圧をある限度以上に確
保する必要がありバイポーラトランジスタの構造上の制
約となっていた。
In conventional inverter circuits and integrated circuits using such inverter circuits, the above-mentioned matters must be taken into consideration regarding optimization of the nMOS transistor 4, and the procedure thereof has become very complicated. Furthermore, N P N }ra〉′
It is necessary to ensure that the emitter-base breakdown voltage of the transistor 7 exceeds a certain limit, which is a constraint on the structure of the bipolar transistor.

〔課題を解決するための手段〕[Means to solve the problem]

本発明のインバータ回路は、一導電型のコレク夕が第一
の電源端子に一導電型のエミッタが出力端子にそれぞれ
接続される第一のバイポーラトランジスタと、ゲートか
入力端子にドレインが前記第一のバイポーラトランジス
タの他方導電型のベースにソースが第一の電源端子に接
続さJしる他方導電型電界効果トランジスタと、ゲート
か入力端子にドレインが前記第一のバイポーラトランジ
スタの他方導電型のベースにそれぞれ接続される第一の
一導電4′1電界効果トランジスタと、アノードが出力
端子にカソートが前記第一の一導電型電界効果トランシ
スタのドレインにそれぞれ接続される第一のダイオード
と、一導電型のコレクタが前記第一のダイオードのカソ
ードに一導電型のエミッタが第二の電源端子に他方導電
型のベースが前記第一の一方導電型電界効果トランジス
タのソースにそれぞれ接続される第二のバイポーラトラ
ンジスタとを具備している。
The inverter circuit of the present invention includes a first bipolar transistor in which the collector of one conductivity type is connected to the first power supply terminal and the emitter of one conductivity type is connected to the output terminal, and the drain is connected to the gate or input terminal of the first bipolar transistor. a field-effect transistor of the other conductivity type, the source of which is connected to the base of the other conductivity type of the bipolar transistor, and the source of which is connected to the first power supply terminal; a first one-conductivity 4'1 field-effect transistor, each having an anode connected to the output terminal and a cathode connected to the drain of the first one-conductivity type field-effect transistor; a second conductivity type, the collector of which is connected to the cathode of the first diode, the emitter of one conductivity type to a second power supply terminal, and the base of the other conductivity type connected to the source of the first one-conductivity type field effect transistor, respectively; It is equipped with a bipolar transistor.

〔実施例〕〔Example〕

次に、本発明について図面を参照して5(2明する。 Next, the present invention will be explained in detail with reference to the drawings.

第1図は本発明の一実施例を示す回i¥8図である. 図において3はpMOs}ランジスタ(他導電型電界効
果トランジスタ)、5はnMOs}ランジスタ(一導電
型電界効果トランジスタ)、7と8は第一,第二のNP
Nバイポーラトランジスタ、10はダイオード、6は抵
抗である。NPNトランジスタ7のコレクタとpMOs
トランジスタ3のソースは第一の電源端子9(電源電位
Vcc)に接続され、pMOs}ランジスタ3のゲート
は入力にドレインはNPN}ランジスタのベースに接続
され、NPN}ランジスタ7のエミツタは出力端子2お
よびダイオード10のアノードに接続され、nMOs 
トランジスタ5のドレインはNPNトランジスタ7のベ
ースおよびダイオード10のカソードに接続され、NP
N}ランジスタ8のコレクタはダイオード10のカソー
ドおよびnMOSトランジスタ5のドレインに接続され
、nMOSトランジスタ5のソースはNPr’1ランジ
スタ8のベースに接続され、NPNトランジスタ8のヘ
ースは抵抗6を通して接地され、NPNトランジスタ8
のエミッタは接地されている. 次にこの実施例のインバータ回路の動作について説明す
る. 入力端子1の電位が“H ”から゛L゛′に遷移すると
、まずpMOs}ランジスタ3がオンし、NPN トラ
ンジスタ7のベース電位が上昇する.一方NPf’lラ
ンジスタ7のエミッタは出力端子2に接続されているの
で、初期状態としては+1 L I+であり従ってNP
Nトランジスタ7のベース・エミッタ間が順バイアスさ
れる.続いてNPNトランジスタ7がオンし、NPNト
ランジスタ7のエミッタ電流によって出力端子2の電位
が上昇し“H“となる。この間n M O S }ラン
ジスタ5はオフ、ダイオード10は逆バイアスとなるの
で動作には関与しない。入力端子Iの電位がII L 
IIから゜゛H゛゜に遷移すると、今度はnMOsトラ
ンジスタ5とNPN}ランジスタ8のダーリントン接続
の組がオン、pMOs}ランジスタ3がオフとなる.遷
移の初期状態ではNPN(}ランジスタ)7にベース電
荷が蓄積しているのでNPN}ランジスタ7のエミッタ
電位よりベース電位の方が高い状態となっている.その
ため、ダイオード10は逆バイアスであるからn M 
O S }ランジスタ5とNPN}ランジスタ8はまず
NPNトランジスタ7のベース電荷を放電する。ベース
電荷が放電されると続いて出力端子2がダイオード10
を通してnMOS}ランジスタ5とNPNトランジスタ
8に駆動され“H゜゜から“L I+となる. ダイオード10はショットキーダイオードであるのが好
ましい。ショットキーダイオードは多数キャリャデバイ
スであるため、上述の回路動作においてダイオード10
が順バ・fアスまたは逆バイアスとなる時pMOs}ラ
ンジスタ3,nMOsトランジスタ5が少数キャリャを
充放電する必要がない。そのため高速な回路動作が期待
できる。
Figure 1 is a diagram showing one embodiment of the present invention. In the figure, 3 is a pMOs} transistor (other conductivity type field effect transistor), 5 is an nMOs} transistor (one conductivity type field effect transistor), and 7 and 8 are the first and second NP transistors.
N bipolar transistors, 10 a diode, and 6 a resistor. Collector of NPN transistor 7 and pMOs
The source of the transistor 3 is connected to the first power supply terminal 9 (power supply potential Vcc), the gate of the pMOS transistor 3 is connected to the input, the drain is connected to the base of the NPN transistor, and the emitter of the NPN transistor 7 is connected to the output terminal 2. and connected to the anode of diode 10, nMOs
The drain of transistor 5 is connected to the base of NPN transistor 7 and the cathode of diode 10,
N} The collector of the transistor 8 is connected to the cathode of the diode 10 and the drain of the nMOS transistor 5, the source of the nMOS transistor 5 is connected to the base of the NPr'1 transistor 8, and the heath of the NPN transistor 8 is grounded through the resistor 6. NPN transistor 8
The emitter of is grounded. Next, the operation of the inverter circuit of this embodiment will be explained. When the potential of the input terminal 1 transitions from "H" to "L", the pMOS transistor 3 is first turned on, and the base potential of the NPN transistor 7 rises. On the other hand, since the emitter of the NPf'l transistor 7 is connected to the output terminal 2, the initial state is +1 L I+, so NP
The base and emitter of the N transistor 7 are forward biased. Subsequently, the NPN transistor 7 is turned on, and the emitter current of the NPN transistor 7 causes the potential of the output terminal 2 to rise to "H". During this time, the n M O S } transistor 5 is off and the diode 10 is reverse biased, so it does not participate in the operation. The potential of input terminal I is II L
When transitioning from II to ゜゛H゛゜, the Darlington-connected set of nMOS transistor 5 and NPN transistor 8 is turned on, and pMO transistor 3 is turned off. In the initial state of the transition, the base charge is accumulated in the NPN transistor 7, so the base potential is higher than the emitter potential of the NPN transistor 7. Therefore, since the diode 10 is reverse biased, n M
O S } transistor 5 and NPN} transistor 8 first discharges the base charge of NPN transistor 7 . When the base charge is discharged, the output terminal 2 is connected to the diode 10.
It is driven by the nMOS} transistor 5 and the NPN transistor 8 through it, and goes from "H°" to "L I+". Preferably, diode 10 is a Schottky diode. Since the Schottky diode is a majority carrier device, in the circuit operation described above, the diode 10
When is forward biased or reverse biased, there is no need for the pMOS} transistor 3 and the nMOS transistor 5 to charge and discharge minority carriers. Therefore, high-speed circuit operation can be expected.

第2図に示した従来技術においては、n M O Sト
ランジスタ4と、nMOSトランジスタ5、NPN ト
ランジスタ8の組がそれぞれ別々にプルダウン動作を行
うので、NPNトランジスタ7のベース・エミッタ間が
過度に逆バイアスされる危険性がある.しかもその逆バ
イアスの程度は各々のトランジスタのサイズや出力端子
2に接続される負荷に依存して変化する。しかし、本発
明によるインバータ回路では、NPNトランジスタ7の
ベース・エミッタ間に加わる逆バイアスは出力端子の電
位がダイオード10とNPN}ランジスタ8で分圧され
た電圧であり、ダイオード10の両端に発生する電位差
となる.通常集積回路装置で用いられる回路素子につい
てダイオード10の抵抗成分は例えば100Ω,NPN
}−ランジスタ8のコレクタ抵抗は例えば100Ωであ
る。従って電源電圧5Vに対してベース・エミッタ間の
逆バイアス電圧は高々2.5Vである.バイポーラトラ
ンジスタのエミッタ・ベース耐圧は通常3V以上はある
ので、本発明ではベース・エミッタ間逆バイアスによる
信頼性上の問題は生じない。一方、従来技術では最大5
Vの逆バイアスの危険性があり、信頼性確保のため、回
路設計上およびバイポーラトランジスタの構造上の大き
な制約がある。
In the prior art shown in FIG. 2, the set of nMOS transistor 4, nMOS transistor 5, and NPN transistor 8 each performs a pull-down operation separately, so that the base-emitter of NPN transistor 7 is excessively reversed. There is a risk of being biased. Moreover, the degree of reverse bias changes depending on the size of each transistor and the load connected to the output terminal 2. However, in the inverter circuit according to the present invention, the reverse bias applied between the base and emitter of the NPN transistor 7 is a voltage obtained by dividing the potential of the output terminal by the diode 10 and the NPN transistor 8, and is generated across the diode 10. It becomes a potential difference. Regarding circuit elements normally used in integrated circuit devices, the resistance component of the diode 10 is, for example, 100Ω, NPN.
}-The collector resistance of the transistor 8 is, for example, 100Ω. Therefore, for a power supply voltage of 5V, the reverse bias voltage between the base and emitter is at most 2.5V. Since the emitter-base breakdown voltage of a bipolar transistor is usually 3 V or more, the present invention does not cause reliability problems due to reverse bias between the base and emitter. On the other hand, with conventional technology, up to 5
There is a risk of reverse bias of V, and there are major restrictions on circuit design and bipolar transistor structure in order to ensure reliability.

この実施例を半導体集積回路化する場合、第1図のダイ
オード10とNPNトランジスタ8か横造上必要とする
一導電型の不純物理め込み層と素子分離領域を共用し、
ダイオード10とNPN}ランジスタ8が一体構造とす
ることができる。この構造の一例を第3図に示す。図に
おいて、11はP型シリコン基板、12は埋め込みN+
層、13はフィールド酸化膜、14はPウエル(素子分
離領域)、15はコレクタプラグであるN型のリン拡散
領域、16はショットキーダイオードのガードリングと
なるボロン拡散層、17はショットキー接触を形成する
白金シリサイド層、18はN型エビタキシャル層、l9
はエミッタポリシリコンであって直下にエミッタ領域が
形成されており、20は真性ベースの領域、21はグラ
フトベース、22はアルミニウム配線である。この構造
においてショットキーダイオードとNPN}ランジスタ
の埋め込みN+層12とPウエル14によるPN分離領
域が共用されている。ショットキーダイオードとNPN
}−ランジス−タを完全に独立して動作させる場合には
第3図の様な共用化はできない。しかしながら本発明に
おいては第1図に示したごとくダイオード10のカソー
ドとNPNトランジスタ8のコレクタは電気的に接続さ
れて用いられるので、第3図の構造が可能である。
When this embodiment is fabricated into a semiconductor integrated circuit, the diode 10 and the NPN transistor 8 shown in FIG.
The diode 10 and the NPN transistor 8 can have an integrated structure. An example of this structure is shown in FIG. In the figure, 11 is a P-type silicon substrate, 12 is a buried N+
13 is a field oxide film, 14 is a P-well (element isolation region), 15 is an N-type phosphorus diffusion region which is a collector plug, 16 is a boron diffusion layer which is a guard ring of a Schottky diode, and 17 is a Schottky contact. 18 is an N-type epitaxial layer, 19 is a platinum silicide layer forming
is an emitter polysilicon with an emitter region formed directly below, 20 is an intrinsic base region, 21 is a graft base, and 22 is an aluminum wiring. In this structure, the Schottky diode and NPN transistor share a PN isolation region formed by the buried N+ layer 12 and the P well 14. Schottky diode and NPN
}-If the transistors are operated completely independently, they cannot be shared as shown in FIG. However, in the present invention, the cathode of the diode 10 and the collector of the NPN transistor 8 are electrically connected as shown in FIG. 1, so the structure shown in FIG. 3 is possible.

一設計例では、素子領域のLOCOS端からPウエルま
では例えば3 )t m、分離幅としてPウェル幅に例
えば3μm必要である。よってダイオードとNPN}ラ
ンジスタを別々に設ける場合には大変大きな素子分離領
域が必娑である。一方、本発明においてはダイオードと
N P N +−ランジスタの素子分離領域が共用(ヒ
されているのでより少ない素子分離領域ですむ。これに
より集積度の向上が得られる。上述の設計例では、ダイ
オードとNPN}−ランジスタを別々に設ける構造から
第3図の共用化構造にずることにより素子占有面積を2
/3にすることができた。
In one design example, the distance from the LOCOS end of the element region to the P-well is, for example, 3) t m, and the P-well width is required to be, for example, 3 μm as an isolation width. Therefore, when a diode and an NPN transistor are provided separately, a very large element isolation region is required. On the other hand, in the present invention, the element isolation area of the diode and the N P N + - transistor is shared, so less element isolation area is required. This improves the degree of integration. In the above design example, By shifting from the structure in which the diode and NPN-transistor are provided separately to the shared structure shown in Figure 3, the device occupation area can be reduced by 2.
I was able to make it /3.

本発明は以上説明したインバータ回路に限らず、第4図
に示す2人力NANDゲート等の論理回路に適用し得る
ことはいうまでもない。
It goes without saying that the present invention is applicable not only to the inverter circuit described above, but also to logic circuits such as a two-manpower NAND gate shown in FIG.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は論理回路の基本であるパイ
MOSインバータ回路の出力側の2つのバイポーラトラ
ンジスタ間にダイオードを組み込むことによって、従来
、ベース電荷の引きぬきと出力端子の駆動が別々に行な
われていたのを1組のnMOs}ランジスタとNPN}
ランジスタのダーリントン接続のみで行うことが可能と
なり、入力容量が減少ししかも従来のエミッタ・ベース
逆バイアスによる信頼性の問題を解消することができる
効果がある。
As explained above, the present invention incorporates a diode between two bipolar transistors on the output side of a pi-MOS inverter circuit, which is the basis of a logic circuit, so that the extraction of base charge and the driving of the output terminal were performed separately in the past. A pair of nMOs (transistor and NPN)
This can be done using only Darlington connection of the transistors, which reduces the input capacitance and also has the effect of solving the reliability problem caused by the conventional emitter-base reverse bias.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を示すインバータ回路の回路
図、第2図は従来技術によるインバータ回路の回路図、
第3図は本発明のインバータ回路を集積回路化した場合
の構造を示す半導体チップの断面図、第4図は本発明の
適用例を示す2人力NAND回路の回路図である。 1.1−1.1−2・・・入力端子、2・・・出力端子
、3.3−1.3−2・・・pMOsl〜ランジスタ、
4,5.5−1.5−2−nMOs}ランジスタ、6・
・・抵抗、7・・・第一のN P N +−ランジスタ
、8・・・第二のNPNトランジスタ、9・・第一の電
源端子(電源電位〉、IO・・・ダイオード、1■・・
・P型シリコン基板、12・埋め込みN+層、13・・
・フィールド酸(ヒ膜、l4・・・Pウエル、15・・
・コレクタブラグ、16・・・ガードリングのボロン拡
散層、17・・・白金シリサイト層、18・・・N型エ
ピタキシャル層、1つ・・・エミッタボリシリコン、2
0・・・真性ベース、21・・・グラフトヘース、22
・・・アルミニウム配線。 代狸人 弁理七  内 原  音 躬 I 図 9 躬 2 図 第十 図
FIG. 1 is a circuit diagram of an inverter circuit showing an embodiment of the present invention, FIG. 2 is a circuit diagram of an inverter circuit according to the prior art,
FIG. 3 is a cross-sectional view of a semiconductor chip showing the structure of an integrated circuit of the inverter circuit of the present invention, and FIG. 4 is a circuit diagram of a two-man power NAND circuit showing an example of application of the present invention. 1.1-1.1-2...Input terminal, 2...Output terminal, 3.3-1.3-2...pMOsl ~ transistor,
4,5.5-1.5-2-nMOs} transistor, 6.
...Resistor, 7...First NPN+- transistor, 8...Second NPN transistor, 9...First power supply terminal (power supply potential>), IO...Diode, 1■.・
・P-type silicon substrate, 12 ・Buried N+ layer, 13...
・Field acid (His membrane, l4...P well, 15...
・Collector plug, 16... Boron diffusion layer of guard ring, 17... Platinum silicide layer, 18... N-type epitaxial layer, 1... Emitter polysilicon, 2
0... Intrinsic base, 21... Grafted base, 22
...Aluminum wiring. Figure 9, Figure 2, Figure 10, Figure 9, Figure 1.

Claims (3)

【特許請求の範囲】[Claims] (1)一導電型のコレクタが第一の電源端子に一導電型
のエミッタが出力端子にそれぞれ接続される第一のバイ
ポーラトランジスタと、ゲートが入力端子にドレインが
前記第一のバイポーラトランジスタの他導電型のベース
にソースが前記第一の電源端子にそれぞれ接続される他
導電型電界効果トランジスタと、ゲートが入力端子にド
レインが前記第一のバイポーラトランジスタの他導電型
のベースにそれぞれ接続される第一の一導電型電界効果
トランジスタと、アノードが出力端子にカソードが前記
第一の一導電型電界効果トランジスタのドレインにそれ
ぞれ接続される第一のダイオードと、一導電型のコレク
タが前記第一のダイオードのカソードに一導電型のエミ
ッタが第二の電源端子に他導電型のベースが前記第一の
一導電型電界効果トランジスタのソースにそれぞれ接続
される第二のバイポーラトランジスタとを具備している
事を特徴とする論理回路。
(1) A first bipolar transistor whose collector of one conductivity type is connected to a first power supply terminal and whose emitter of one conductivity type is connected to an output terminal, and the first bipolar transistor whose gate is connected to an input terminal and whose drain is connected to a field effect transistor of a different conductivity type, the base of which is a conductivity type, and the source of which is connected to the first power supply terminal; and the gate is connected to an input terminal, and the drain is connected to the base of the first bipolar transistor of a different conductivity type. a first one conductivity type field effect transistor; a first diode having an anode connected to an output terminal and a cathode connected to the drain of the first one conductivity type field effect transistor; and a first conductivity type field effect transistor having a one conductivity type collector; a second bipolar transistor, the emitter of one conductivity type being connected to the cathode of the diode and the base of the other conductivity type being connected to the second power supply terminal and the source of the first one conductivity type field effect transistor, respectively; A logic circuit characterized by
(2)第一のダイオードがショットキーダイオードであ
る請求項(1)記載の論理回路。
(2) The logic circuit according to claim (1), wherein the first diode is a Schottky diode.
(3)第一のダイオードと第二のバイポーラトランジス
タは、一導電型の不純物理め込み層と素子分離領域とを
共用して一体構造をなしている請求項(1)及び(2)
記載の論理回路。
(3) Claims (1) and (2) wherein the first diode and the second bipolar transistor share an impurity physical implantation layer of one conductivity type and an element isolation region to form an integral structure.
The logic circuit described.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10574046B2 (en) 2016-03-01 2020-02-25 Sumitomo Wiring Systems, Ltd. Grommet and grommet-equipped wire harness

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JPS60130216A (en) * 1983-12-16 1985-07-11 Hitachi Ltd Buffer circuit
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