JPH0352239A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にモノリシッ
クマイクロ波集積回路（ＭＭＩＣ；Ｍｏｎｏｌｉｔ．ｈ
ｉｅ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔｓ）等の高周波動作を目的としたパイアホ
ールを有する半導体装置の製造方法に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing a semiconductor device, and in particular, a method for manufacturing a semiconductor device.
ie Microwave Integrated C
The present invention relates to a method of manufacturing a semiconductor device having a via hole for high frequency operation such as in circuits.
マイクロ波帯で高周波動作を目的とするガリウム砒素（
ＧａＡｓ）ＭＭＩＣは、ショットキーバリア型電界効果
トランジスタ（ Ｇ ａ Ａ ｓ Ｍ Ｅ ＳＦＥＴ
）やＧａＡｓダイオード等の能動素子と、抵抗，容量，
インダクタ素子等の受動素子を組み合わせることにより
構成されている。このＭＭＩＣの動作周波数は２ Ｇ
Ｈ ｚ以上であるため、受動回路としての伝送線路はマ
イクロストリップラインが広く用いられている。マイク
ロストリップラインの誘電体基板には半絶縁性のＧａＡ
ｓ基板が使われているため、マイクロストリップライン
のライン幅はＧａＡｓ基板の厚さにより決定され、高集
積化するにはＧａＡｓ基板を薄くする必要がある。また
、低雑音増幅用ＭＭＩＣや高出力用ＭＭＩＣ等に限らず
寄生インピーダンスを減らすことは必要である。この寄
生インピーダンスは特にソースインダクタンスの特性に
及ぼす影響は大きく、製造過程においてソース電極裏面
導出用のパイアホール（Ｖｉａ Ｈｏｌｅ；開孔）を形
成することにより、寄生インピーダンスの低減化を図る
ことが不可欠である。Gallium arsenide (
GaAs) MMIC is a Schottky barrier field effect transistor (GaAs) MMIC.
) and GaAs diodes, as well as resistors, capacitors,
It is constructed by combining passive elements such as inductor elements. The operating frequency of this MMIC is 2G
Hz or higher, microstrip lines are widely used as transmission lines as passive circuits. Semi-insulating GaA is used as the dielectric substrate of the microstrip line.
Since an s-substrate is used, the line width of the microstrip line is determined by the thickness of the GaAs substrate, and it is necessary to make the GaAs substrate thinner for higher integration. Further, it is necessary to reduce parasitic impedance not only in low-noise amplification MMICs and high-output MMICs. This parasitic impedance has a particularly large effect on the characteristics of the source inductance, so it is essential to reduce the parasitic impedance by forming a via hole (opening) for leading out the back side of the source electrode during the manufacturing process. be.
現在のところ、このパイアホールの形成にはウエットエ
ッチングやＲ Ｉ Ｅ （Ｒｅａｃｔｉｖｅ ＩｏｎＥ
ｔｅｈｌｎｇ ）等のドライエッチングにより行われて
いるが、パイアホールのエッチング時間の短縮化および
開孔部面積の縮小化のために、物理的研磨や化学的エッ
チング等の方法により、ＧａＡｓ基板を薄くしてからパ
イアホールを形成するのが通常である。このＧａＡｓ基
板の厚さは、例えば、低雑音増幅用ＭＭＩＣにおいては
１００μｍ〜１５０μｍ，高出力用ＭＭＩＣにおいては
３０μｍ〜５０μｍ程度に形成されている。１００μｍ
以上の基板厚さであると、パイアホールの形成は取扱（
ハンドリング）を注意することでＧａＡｓ基板単独で行
うことが可能であるが、５０μｍ以下になると、シリコ
ン（ＳＬ）ウエノ川こ貼り付けることなどによってＧａ
Ａｓ基板を補強して形成するのが通常である。At present, wet etching and RIE (Reactive IonE) are used to form this hole.
However, in order to shorten the etching time and reduce the area of the opening, the GaAs substrate is thinned by methods such as physical polishing and chemical etching. Usually, the pipe hole is formed after this process. The thickness of this GaAs substrate is, for example, approximately 100 μm to 150 μm in a low-noise amplification MMIC, and approximately 30 μm to 50 μm in a high-output MMIC. 100μm
If the substrate thickness is greater than or equal to
It is possible to use a GaAs substrate alone with careful handling (handling), but if the thickness is less than 50 μm, it can be done by pasting silicon (SL) on the GaAs substrate.
It is usually formed by reinforcing an As substrate.
しかしながら、このように半導体基板を薄く形成するた
め、パイアホール形戊工程あるいはそれ以降の製造工程
において、ピンセット等による基板の取扱時に半導体基
板に欠けや割れが生じてしまうという課題が有った。ま
た、完成したチップの取扱時においても同様にチップ欠
け等が生じやすいために歩留まりが著しく低下し、製造
コストを低減化することが困難であったという課題も有
った。また、集積化された半導体基板をチップ化するた
め、パイアホールの形或と同時にスクライブライン域を
ウエットエッチング等の方法により除去していた。この
ため、スクライブライン域を広く取る必要があり、回路
の高集積化が図れなかったという課題も有していた。However, since the semiconductor substrate is formed to be thin in this manner, there is a problem that chipping or cracking occurs in the semiconductor substrate when the substrate is handled with tweezers or the like during the pie hole forming process or the subsequent manufacturing process. Further, when handling the completed chips, chip chipping and the like tend to occur, resulting in a significant decrease in yield, making it difficult to reduce manufacturing costs. Furthermore, in order to convert an integrated semiconductor substrate into a chip, the shape of the via hole and the scribe line area have been removed by a method such as wet etching. For this reason, it was necessary to have a wide scribe line area, and there was also the problem that high integration of the circuit could not be achieved.
本発明はこのような課題を解消するためになされたもの
で、製造工程における半導体基板の取扱およびチップ化
された半導体装置の取扱が特別の注意を要せずに簡易に
行え、製造歩留まりが高くてコストの低い半導体装置が
得られる製造方法を提供すると共に、高い集積度の半導
体装置が得られる製造方法を提供するものである。The present invention has been made in order to solve these problems, and allows handling of semiconductor substrates and chipped semiconductor devices in the manufacturing process to be easily carried out without requiring special attention, resulting in a high manufacturing yield. The present invention provides a manufacturing method that allows a semiconductor device to be obtained at low cost, and also provides a manufacturing method that allows a semiconductor device with a high degree of integration to be obtained.
本発明は、電界効果トランジスタが形威された半導体基
板の素子形或面側を透明な板材に貼り付けてこの半導体
基板の裏面側を所望の厚さに薄層化する工程と、半導体
基板の裏面側に電界効果トランジスタのソース電極に達
する貫通孔を形成する工程と、この半導体基板の裏面側
の全面をメタライズする工程と、このメタライズされた
裏面をスクライブライン域を除いてメッキを施す工程と
、このスクライブライン域を半導体基板を所定の厚さだ
け残してダイシングする工程と、このダイシングされた
スクライブライン域をエッチングにより除去して半導体
基板を分離する工程と、透明な板材を半導体基板から剥
離して半導体基板をチップ化する工程とを備えたもので
ある。The present invention involves a process of attaching the device-shaped side of a semiconductor substrate on which a field effect transistor is formed to a transparent plate material and thinning the back side of the semiconductor substrate to a desired thickness; A step of forming a through hole reaching the source electrode of the field effect transistor on the back side, a step of metalizing the entire back side of this semiconductor substrate, and a step of plating the metalized back side except for the scribe line area. , a process of dicing this scribe line area leaving a predetermined thickness of the semiconductor substrate, a process of removing the diced scribe line area by etching to separate the semiconductor substrate, and peeling the transparent plate material from the semiconductor substrate. The method includes a step of converting the semiconductor substrate into chips.
半導体基板が板材に固定されて製造されるため、薄い半
導体基板は補強されてその取扱は容易になる。また、半
導体基板の裏面側のスクライブライン域は、予め所定の
厚さだけダイシングしてその後にエッチングを行うため
、エッチングによる半導体基板の除去部の広がりは抑制
される。Since the semiconductor substrate is manufactured by being fixed to a plate material, the thin semiconductor substrate is reinforced and its handling becomes easier. Further, since the scribe line area on the back side of the semiconductor substrate is diced in advance to a predetermined thickness and then etched, the spread of the removed portion of the semiconductor substrate due to etching is suppressed.
〔実施例〕
第１図は本発明の一実施例によるＭＭＩＣの製造工程の
断面図である。[Embodiment] FIG. 1 is a sectional view of the manufacturing process of an MMIC according to an embodiment of the present invention.
ＧａＡｓ半導体基板１上には半導体基板表面を保護する
ために、酸化シリコン（ Ｓ ｉ Ｏ ２ ）膜または
窒化シリコン（Ｓｉ３Ｎ４）膜等が形成されている。ま
た、半導体基板１上にはソース電極２ａ， ゲート電
極２ｂ， ドレイン電極２ｃがらなるＭＥＳＦＥＴが
形成されている。さらに、受動素子である容量の一方の
端子になる電極３ａおよび抵抗膜４が形成されており、
これらは能動素子であるＭＥＳＦＥＴと共に形成される
。また、絶縁膜５上には容量の他方の端子になる電極３
ｂが形成されている（第１図（ａ）参照）。A silicon oxide (S i O 2 ) film, a silicon nitride (Si3N4) film, or the like is formed on the GaAs semiconductor substrate 1 to protect the surface of the semiconductor substrate. Further, on the semiconductor substrate 1, a MESFET is formed which includes a source electrode 2a, a gate electrode 2b, and a drain electrode 2c. Further, an electrode 3a and a resistive film 4 are formed to serve as one terminal of a capacitor which is a passive element.
These are formed together with MESFETs which are active elements. Further, an electrode 3 that becomes the other terminal of the capacitor is provided on the insulating film 5.
b is formed (see FIG. 1(a)).
この素子部上にフォトレジスト６が形威され、スクライ
ブライン域７のパターンニングが行われてＲＩＥ等のド
ライエッチングによりＳ Ｋクライブライン域７にある
絶縁膜５が除去される。（同図（ｂ）参照）。A photoresist 6 is formed on this element portion, patterning of a scribe line region 7 is performed, and the insulating film 5 in the SK scribe line region 7 is removed by dry etching such as RIE. (See figure (b)).
この後、半導体基板１の素子形成面に、透明でかつ硬い
板材である石英板８が接着剤９によって貼り付けられる
。この接着剤９には２半導体装置の製造の際に各工程に
おいて加えられる熱および各工程において使用される薬
品に耐えられる材質を有することが必要であり、例えば
、スヵイコート（商品名）やブルークワックス（商品名
）等カ使用される。石英板８に貼り付けられた半導体基
板］の裏面は、パックグライディングやケミカルボリッ
シング等の方法により研磨され、半導体基板１の厚さが
５０〜１００μｍになるように薄層化される（同図（ｅ
）参照）。Thereafter, a quartz plate 8, which is a transparent and hard plate material, is attached to the element formation surface of the semiconductor substrate 1 using an adhesive 9. The adhesive 9 needs to be made of a material that can withstand the heat applied in each process and the chemicals used in each process during the manufacturing of the 2 semiconductor devices. (Product name) etc. are used. The back surface of the semiconductor substrate attached to the quartz plate 8 is polished by a method such as pack grinding or chemical polishing, and the semiconductor substrate 1 is thinned to a thickness of 50 to 100 μm (as shown in the figure). (e
)reference).
次に、半導体基板１の裏面にフォトレジスト１０を形成
し、両面マスクアライナーを用いてＦＥＴ（７）ソース
７［ＨＩｉ２ａに導通するパイアホールのバターニング
を行う。つまり、半導体基板１の素子形成面のパターン
を透明な石英板８を介して視認しながら、裏面に形成さ
れたフォトレジスト１０にパイアホール用のパターン１
１を形或する（同図（ｄ）参照）。この際、フォトレジ
スト１０には耐薬品性に優れたＯＭＲ８３ （商品名）
やＯＦＰＲ８００ （商品名）等が使用され、また、石
英板８も耐薬品性に優れており、次工程でパイアホール
の形成のために使用される薬品によって侵されないもの
となっている。Next, a photoresist 10 is formed on the back surface of the semiconductor substrate 1, and a via hole connected to the FET (7) source 7 [HIi2a is patterned using a double-sided mask aligner. That is, while visually confirming the pattern on the element forming surface of the semiconductor substrate 1 through the transparent quartz plate 8, the pattern 1 for the via holes is printed on the photoresist 10 formed on the back surface.
1 (see figure (d)). At this time, the photoresist 10 is OMR83 (product name), which has excellent chemical resistance.
, OFPR800 (trade name), etc. are used, and the quartz plate 8 also has excellent chemical resistance and will not be attacked by the chemicals used to form the pipe holes in the next step.
パターン１１をマスクにして、例えば、硫酸（Ｉ｛２Ｓ
０４）系またはリン酸（Ｈ３Ｐｏ４）系のエッチャント
を用いたウェットエッチングにより、または、塩素（Ｃ
１２）ガスや三塩化ほう素（ＢＣＩ３）ガス等を用いた
ドライエッチングにより、半導体基板１の裏面側からパ
イアホール１２を形成する（同図（ｅ）参照）。なお、
パイアホール１２の形成のためのマスクとしては、フォ
トレジスト１１の代わりに、半導体基板１との密着性が
良く耐薬品性に優れたＳ ｉ ０ ２やＳ １ ３Ｎ４
等の絶縁膜を用いても良い。Using the pattern 11 as a mask, for example, sulfuric acid (I{2S
04)-based or phosphoric acid (H3Po4)-based etchant, or by wet etching using a chlorine (C
12) A via hole 12 is formed from the back surface side of the semiconductor substrate 1 by dry etching using a gas, boron trichloride (BCI3) gas, etc. (see FIG. 3(e)). In addition,
As a mask for forming the via hole 12, instead of the photoresist 11, Si 0 2 or S 1 3N4, which has good adhesion to the semiconductor substrate 1 and excellent chemical resistance, can be used.
An insulating film such as the above may also be used.
この後、酸素（０２）アッシング等の方法によりフォト
レジスト１１を除去し、半導体基板１の裏面全体にＴ
ｉ ／ Ａ ｕ金属１３をスパッタリングにより約５０
０Ａ／ＩＯＯＯＡ程度堆積させる。Thereafter, the photoresist 11 is removed by a method such as oxygen (02) ashing, and the entire back surface of the semiconductor substrate 1 is covered with T.
i/A u metal 13 by sputtering about 50
Deposit about 0A/IOOOA.
ここで、蒸着法を用いないのは、半導体基板１と石英板
８とを接着している接着剤９の軟化点が約８０℃〜１０
０℃程度であるため、出来るだけ熱がこの接着剤９に加
わらないようにするためである。この後、再度両面マス
クアライナーを用いて、半導体基板１の表面に形成され
たスクライブライン域７に対応するマスクパターンを半
導体基板１の裏面側に形成する。つまり、半導体基板１
の表面に形成されたスクライブライン域７を石英板８を
介して視認しながら、スクライブライン域７に対抗する
半導体基板１の裏面にＯＭＲ８３等からなるフォトレジ
スト１４のパターンを形成する。Here, the reason why the vapor deposition method is not used is that the softening point of the adhesive 9 bonding the semiconductor substrate 1 and the quartz plate 8 is about 80°C to 10°C.
Since the temperature is approximately 0° C., this is to prevent heat from being applied to the adhesive 9 as much as possible. Thereafter, a mask pattern corresponding to the scribe line area 7 formed on the front surface of the semiconductor substrate 1 is formed on the back surface side of the semiconductor substrate 1 using the double-sided mask aligner again. In other words, semiconductor substrate 1
A pattern of photoresist 14 made of OMR 83 or the like is formed on the back surface of semiconductor substrate 1 opposite to scribe line region 7 while visually confirming scribe line region 7 formed on the front surface of semiconductor substrate 1 through quartz plate 8 .
（同図（ｆ）参照）。(See figure (f)).
次に、このフォトレジスト１４をマスクにして選択的に
Ａｕ金属１５をメッキする。このメッキは約２μｍ程度
の厚さに成長する。この後、ｏ２アッシング等の方法に
よりフォトレジスト１４が除去されることにより、裏面
側のスクライブライン域１６が形成される（同図（ｇ）
参照）。Next, using this photoresist 14 as a mask, Au metal 15 is selectively plated. This plating grows to a thickness of about 2 μm. Thereafter, the photoresist 14 is removed by a method such as O2 ashing, and a scribe line area 16 on the back side is formed (see (g) in the same figure).
reference).
次に、このスクライブライン域１６に沿って半導体基板
１の裏面側からダイサーを用いて切り込みｌ７が入れら
れ、約２０μｍ程度の厚さの半導体基板１が残される（
同図（ｈ）参照）。Next, a cut 17 is made from the back side of the semiconductor substrate 1 along this scribe line area 16 using a dicer, leaving the semiconductor substrate 1 with a thickness of about 20 μm (
(See figure (h)).
次に、例えば、Ｈ２ＳＯ４系またはＨ３Ｐｏ４系のエッ
チャントを用いてウエットエッチングが行われ、切り込
み１７部にある半導体基板１の除去が進行されて半導体
基板１が完全に分離される（同図（ｉ）参照）。Next, wet etching is performed using, for example, an H2SO4-based or H3Po4-based etchant, and the semiconductor substrate 1 located at the notch 17 is removed, and the semiconductor substrate 1 is completely separated (see (i) in the same figure). reference).
この後、トリクロロエチレンやメチルアルコール等の有
機溶媒に装置を浸すことにより接着剤９が溶け、半導体
基板１と石英板８とが剥離される。Thereafter, the adhesive 9 is dissolved by immersing the device in an organic solvent such as trichlorethylene or methyl alcohol, and the semiconductor substrate 1 and the quartz plate 8 are separated.
この結果、第２図に示す構造の゜チップ化されたＭＭＩ
Ｃを得ることが出来る。As a result, a chip-based MMI with the structure shown in Fig.
You can get C.
このように本実施例によれば、半導体基板１を薄層化し
てからチップ化するまで、半導体基板１を石英板８に貼
り付けたままの状態で各製造工程を進めることが出来る
。従って、各製造工程において、または、チップ化され
た後においても、半導体基板１の取扱は簡易に行える。As described above, according to this embodiment, each manufacturing process can be performed while the semiconductor substrate 1 remains attached to the quartz plate 8, from the time when the semiconductor substrate 1 is made into a thin layer until it is made into a chip. Therefore, the semiconductor substrate 1 can be easily handled in each manufacturing process or even after being made into chips.
このため、従来のようにハンドリング・ミス等によって
半導体基板１に欠けや割れ等が生じることは無くなり、
歩留まりは著しく向上する。また、最終工程において、
半導体基板１の分離はウェットエッチングにより行われ
るため、第２図に示されるように、半導体基板１の裏面
に形成されたＡｕ金属１５の両端部は、このＡｕ金属１
５の上面に形成された半導体基板１の両端部より張り出
した構造になっている。このため、半導体基板１には欠
け等が生じ難く、より取扱に優れた構造になっている。For this reason, chips and cracks on the semiconductor substrate 1 due to handling errors, etc., will no longer occur as in the past.
Yield is significantly improved. Also, in the final process,
Since the separation of the semiconductor substrate 1 is performed by wet etching, both ends of the Au metal 15 formed on the back surface of the semiconductor substrate 1 are separated from each other by wet etching, as shown in FIG.
It has a structure that extends from both ends of the semiconductor substrate 1 formed on the upper surface of the semiconductor substrate 5. Therefore, the semiconductor substrate 1 is less likely to be chipped and has a structure that is easier to handle.
また、半導体基板１を分離するために、予めダイシング
により切り込み１７を形或し、その後にウエットエッチ
ングを行うことにより完全に分離する方法を採っている
ため、スクライブライン域１７の除去部の広がりは抑制
される。この結果、スクライブライン域１７に必要とさ
れる面積は縮小化され、引いては素子の集積度を向上さ
せることが可能になる。In addition, in order to separate the semiconductor substrate 1, a method is used in which notches 17 are formed in advance by dicing, and then wet etching is performed to completely separate the semiconductor substrate 1, so that the removed portion of the scribe line area 17 does not spread. suppressed. As a result, the area required for the scribe line region 17 is reduced, which in turn makes it possible to improve the degree of device integration.
以上説明したように本発明によれば、半導体基板が板材
に固定されて製造されるため、薄い半導体基板は補強さ
れてその取扱は容易になる。また、半導体基板の裏面側
のスクライブライン域は、予め所定の厚さだけダイシン
グしてその後にエッチングを行うため、エッチングによ
る半導体基板の除去部の広がりは抑制される。As explained above, according to the present invention, since the semiconductor substrate is manufactured by being fixed to a plate material, the thin semiconductor substrate is reinforced and its handling becomes easy. Further, since the scribe line area on the back side of the semiconductor substrate is diced in advance to a predetermined thickness and then etched, the spread of the removed portion of the semiconductor substrate due to etching is suppressed.
このため、製造工程における半導体基板の取扱およびチ
ップ化された半導体装置の取扱が特別の注意を要せずに
簡易に行えるようになり、製造歩留まりが高くなってコ
ストの低い半導体装置が得られるという効果を有する。This makes it easier to handle semiconductor substrates and chipped semiconductor devices during the manufacturing process without requiring special care, resulting in higher manufacturing yields and lower cost semiconductor devices. have an effect.
また、スクライブライン域に必要とされる面積は縮小化
され、高い集積度の半導体装置が得られるという効果も
有する。Further, the area required for the scribe line region is reduced, and a semiconductor device with a high degree of integration can be obtained.
第１図は本発明の一実施例による各製造工程における断
面図、第２図は第１図に示された製造方法により得られ
た半導体装置の断面図である。
１・・・半導体基板、２ａ，ｂ，ｃ・・・ＦＥＴのソー
ス電極，ゲート電極，ドレイン電極、３ａ，ｂ・・・容
量、４・・・抵抗膜、５・・・絶縁膜、６，１０・・・
フォトレジスト、７・・・素子形戊面側のスクライブラ
イン域、８・・・透明な石英板、９・・・接着剤、１２
・・・パイアホール、１ ３ − Ｔ ｉ ／ Ａ ｕ
金属、１ ５−Ａ ｕ金属、１６・・・裏面側のスクラ
イブライン域、１７・・・素子分離のための切り込み。
実施例による製造工程（前半）
第１図（１）
（ｆ）
（９）
実施例による製遁工程（後半）
第１図（２）
実施例｝＝より得られた半導体装置
第２図FIG. 1 is a cross-sectional view of each manufacturing process according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view of a semiconductor device obtained by the manufacturing method shown in FIG. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2a, b, c... FET source electrode, gate electrode, drain electrode, 3a, b... Capacitance, 4... Resistance film, 5... Insulating film, 6, 10...
Photoresist, 7...Scribe line area on the side of the element shape, 8...Transparent quartz plate, 9...Adhesive, 12
... Pier Hall, 1 3 - T i / A u
Metal, 1 5-A u metal, 16... Scribe line area on the back side, 17... Notch for element isolation. Manufacturing process according to the example (first half) Fig. 1 (1) (f) (9) Semiconductor device obtained from the example (second half) Fig. 1 (2) Fig. 2
Claims (1)
成面側を透明な板材に貼り付けてこの半導体基板の裏面
側を所望の厚さに薄層化する工程と、この薄層化された
前記半導体基板の裏面側に前記電界効果トランジスタの
ソース電極に達する貫通孔を形成する工程と、この貫通
孔が形成された前記半導体基板の裏面側の全面をメタラ
イズする工程と、このメタライズされた前記半導体基板
の裏面をスクライブライン域を除いてメッキを施す工程
と、このスクライブライン域を前記半導体基板を所定の
厚さだけ残してダイシングする工程と、このダイシング
された前記スクライブライン域をエッチングにより除去
して前記半導体基板を分離する工程と、前記透明な板材
を前記半導体基板から剥離して前記半導体基板をチップ
化する工程とを備えたことを特徴とする半導体装置の製
造方法。A step of attaching the element forming side of a semiconductor substrate on which a field effect transistor is formed to a transparent plate material and thinning the back side of the semiconductor substrate to a desired thickness, and the thinned semiconductor substrate. forming a through hole reaching the source electrode of the field effect transistor on the back side of the semiconductor substrate; metallizing the entire back side of the semiconductor substrate in which the through hole is formed; plating the back surface except for the scribe line area; dicing the scribe line area leaving a predetermined thickness of the semiconductor substrate; and removing the diced scribe line area by etching. A method for manufacturing a semiconductor device, comprising the steps of separating a semiconductor substrate, and peeling the transparent plate material from the semiconductor substrate to form a chip from the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187948A JPH0352239A (en) | 1989-07-20 | 1989-07-20 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187948A JPH0352239A (en) | 1989-07-20 | 1989-07-20 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352239A true JPH0352239A (en) | 1991-03-06 |
Family
ID=16214972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187948A Pending JPH0352239A (en) | 1989-07-20 | 1989-07-20 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352239A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157806A (en) * | 2005-12-01 | 2007-06-21 | Mitsubishi Electric Corp | Method of manufacturing semiconductor device |
| JP2018186240A (en) * | 2017-04-27 | 2018-11-22 | 株式会社東芝 | Manufacturing method of semiconductor device |
-
1989
- 1989-07-20 JP JP1187948A patent/JPH0352239A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157806A (en) * | 2005-12-01 | 2007-06-21 | Mitsubishi Electric Corp | Method of manufacturing semiconductor device |
| JP4612534B2 (en) * | 2005-12-01 | 2011-01-12 | 三菱電機株式会社 | Manufacturing method of semiconductor device |
| JP2018186240A (en) * | 2017-04-27 | 2018-11-22 | 株式会社東芝 | Manufacturing method of semiconductor device |
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