JPH0351903A - Power-on reset monitor circuit - Google Patents
Power-on reset monitor circuitInfo
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- JPH0351903A JPH0351903A JP1187699A JP18769989A JPH0351903A JP H0351903 A JPH0351903 A JP H0351903A JP 1187699 A JP1187699 A JP 1187699A JP 18769989 A JP18769989 A JP 18769989A JP H0351903 A JPH0351903 A JP H0351903A
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- 230000007257 malfunction Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、デジタル電子装置の電源が投入された直後に
おける該デジタル電子装置の出力信号の論理状態を予め
定められた初期状態にする回路に関し、特にそれぞれ別
々の電源から給電さ１１．６２つのデジタル回路を接続
してなる電子装置に備えられ、該２つのデジタル回路の
出力を監視し、該出力が共に所定の初期論理状態になっ
たときだけに電源投入後の初期設定が正しく行われたと
判定して、所定の論理状態のパワーオンリセット信号を
生成するパワーオンリセッ■・監視回路に関する．（従
来の技術）
第５図は従来のパワーオンリセット監視回路を示す回路
図である．本図のパワーオンリセット監視回路は、異な
る電源からそれぞれ電力を給電される２つのデジタル回
路７ａ及び８ａにそれぞれ備えられているパワーオンリ
セット回１ｉ１とＡＮＤ回路Ｚｌ，Ｚ２と抵抗ＲＩＯ，
Ｒｌｌとからなっている．パワーオンリセヅト回路１は
電源が立ち上がってから一定時間Ｔだけ遅れて立ち上が
るリセッ１〜信号を出力する．図において、４は接続さ
れた前記デジタル回路間の出力端子、５．６は交流電圧
より直流電圧をつくり出す安定化電源、９は交流入力端
子である．
次に第５図の回路の動作を第６図のタイムチャートを用
いて説明する。ここで前記デジタル回路７ ａ ＋ ８
ａは正常状態のときに出力の論理値が“Ｌ”、アラー
ム状態のとき出力の論理値が“Ｈ”というインターフェ
ースであり、デジタル回路７ａと８ａとを含んでなるデ
ジタル電子装置の出力論理値は出力端子４に現われる．
交流入力端子９に交流電圧ＶＡｃが供給されると安定化
電源５，６が直流電圧Ｖｃｃｌ ， Ｖｃｃ２を発生す
るが、直流電圧■ｃｃ１，ｖｃｃ２の立ち上がりに時間
差を生じる場合がある．まず交流電圧ＶＡＣが供給され
るとある時間を置いて直流電圧Ｖｃｃｌが立ち上がり、
その直流電圧Ｖ ｃ ｃ １がＶＨの電圧に達してから
一定時間Ｔを経てパワーオンリセット信号■１｛“し”
の状態でリセット、“Ｈ”の状態でリセット解除｝が立
ち上がり、その後に直流電圧Ｖｃｃ２が立ち上がりｖＨ
に達するとその時点から一定時間Ｔだけ経過するとパワ
ーオンリセット信号Ｖ２（″Ｌ”の状態でリセット、“
Ｈ”の状態でリセット解除）が立ち上がる．以上の事は
第６図に示してある．Ｖ５は、電源電圧Ｖｃｃｌが立ち
上がると同時に抵抗ＲＩＯによって″Ｈ”になり、次に
電源電圧Ｖｃｃ２が立ち上がりＶｔ．に達するとＡＮＤ
回路Ｚ２の内部のトランジスタが動作して“Ｌ”になる
．パワーオンリセ・ｙト信号Ｖ２が立ち上がる時点以降
のＶｓの状態は、ＡＮＤｒｉｉｌ路Ｚ２のパワーオンリ
セット信号Ｖ２でない入力測の信号に左右される．出力
端子４の信号Ｖ４はパワーオンリセット信号Ｖ１と前記
Ｖ％の論理積であるから第６図に示す様な信号となり、
第６図の斜線部ではパワーオンリセット信号■２はリセ
ヅト解除を示していないのにもかかわらず誤ってアラー
ム状態を示す．
（発明が解決しようとする課題）
前述した異なる電源から給電されてそれぞれパワーオン
リセット回路を備える従来のパワーオンリセット監視回
路においては、それぞれの電源の立ち上がるまでの時間
にばらつきがあると、そのばらつきによっては一方のパ
ワーオンリセット信号がリセット解除になっていない時
に誤ってアラーム状態を示してしまう．この様に、従来
のパワーオンリセット監視回路には解決すべき課題があ
った。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a circuit that sets the logic state of an output signal of a digital electronic device to a predetermined initial state immediately after the power of the digital electronic device is turned on. , especially provided in an electronic device consisting of two connected digital circuits, each powered from a separate power source, which monitors the outputs of the two digital circuits and when both of the outputs reach a predetermined initial logic state. This invention relates to a power-on reset/monitoring circuit that determines that the initial settings after power-on have been performed correctly and generates a power-on reset signal with a predetermined logic state. (Prior Art) Figure 5 is a circuit diagram showing a conventional power-on reset monitoring circuit. The power-on reset monitoring circuit in this figure includes a power-on reset circuit 1i1, an AND circuit Zl, Z2, a resistor RIO,
It consists of Rll. The power-on reset circuit 1 outputs a reset 1 signal that rises with a delay of a certain time T after the power is turned on. In the figure, 4 is an output terminal between the connected digital circuits, 5.6 is a stabilized power supply that generates DC voltage from AC voltage, and 9 is an AC input terminal. Next, the operation of the circuit shown in FIG. 5 will be explained using the time chart shown in FIG. Here, the digital circuit 7 a + 8
a is an interface whose output logical value is "L" in a normal state and "H" in an alarm state, and is an output logical value of a digital electronic device including digital circuits 7a and 8a. appears at output terminal 4.
When an AC voltage VAc is supplied to the AC input terminal 9, the stabilized power supplies 5 and 6 generate DC voltages Vccl and Vcc2, but there may be a time difference in the rise of the DC voltages cc1 and vcc2. First, when AC voltage VAC is supplied, DC voltage Vccl rises after a certain period of time.
After a certain period of time T has passed since the DC voltage V c c 1 reaches the voltage VH, the power-on reset signal ■ 1 {“S”
Reset in the “H” state, reset release in the “H” state} rises, and then the DC voltage Vcc2 rises to vH
When a certain period of time T has elapsed from that point, the power-on reset signal V2 (resets in the "L" state, "
The above is shown in Figure 6. V5 is set to "H" by the resistor RIO at the same time as the power supply voltage Vccl rises, and then the power supply voltage Vcc2 rises and Vt AND when it reaches .
The transistor inside circuit Z2 operates and becomes "L". The state of Vs after the power-on reset signal V2 rises depends on the input signal other than the power-on reset signal V2 on the ANDriil path Z2. Since the signal V4 at the output terminal 4 is the AND of the power-on reset signal V1 and the above-mentioned V%, it becomes a signal as shown in FIG.
In the shaded area in Figure 6, the power-on reset signal ■2 erroneously indicates an alarm state even though it does not indicate reset cancellation. (Problem to be Solved by the Invention) In the conventional power-on reset monitoring circuit that is supplied with power from the different power supplies mentioned above and each has a power-on reset circuit, if there is variation in the time it takes for each power supply to start up, the variation In some cases, an alarm state may be erroneously indicated when one power-on reset signal is not released from reset. As described above, the conventional power-on reset monitoring circuit has problems that need to be solved.
（課題を解決するための手段）
前述した課題を解決するために本発明が提供する手段は
、電源電圧が立ち上がる時点からある時間をおいて立ち
上がる論理状＠”ｏ″′でリセットを示し論理状態″１
″でリセット解除を示すリセγト信号を出力する第１の
パワーオンリセット回路と、前記第１のパワーオンリセ
ット回路と同様の機能を持つ第２のパワーオンリセット
回路と、第１のパワーオンリセット回路の出力端子にカ
ソードが接続してある第１のダイオードと、第２のパワ
ーオンリセット回路の出力端子にカソードが接続してあ
り前記第１のダイオードのアノードにアノードが接続し
てある第２のダイオードと、導通状態に応じてコレクタ
に出力電流を生ずるｐｎｐ型のトランジスタと、前記第
１のダイオードのアノードと前記ｐｎｐ型のトランジス
タのベースとの間に接続してある第１の抵抗と、導通状
？に応じてコレクタ電圧の論理状態を“Ｏ′又は″１″
にするｎｐｎ型のトランジスタと、前記ｎｐｎ型のトラ
ンジスタのコレクタと前記ｎｐｎ型のトランジスタのベ
ースとの間に接続してある第２の抵抗と、第１の電源と
前記ｎｐｎ型のトランジスタのコレクタとの間に接続し
てある第３の抵抗とが備えてあり、前記第１のパワーオ
ンリセット回路は第１の電源から電力の供給を受け、前
記第２のパワーオンリセット回路は第２の電源から電力
の供給を受け、前記ｐｎｐ型のトランジスタのエミッタ
は前記第１の電源に接続してあり、前記ｎｐｎ型のトラ
ンジスタのエミッタは接地してあることを特徴とする．
（実施例）
次に実施到を挙げて本発明を詳しく説明する．第１図は
本発明の実施例の回路図であり、ｌはパワーオンリセッ
ト回路、２は出力端子、Ｄ１，Ｄ２はダイオード、Ｒｌ
，Ｒ２，Ｒ３は抵抗、Ｑ１はｐｎｐ型のトランジスタ、
Ｑ２はｎｐｎ型のトランジスタ、ｖｃｃ１■Ｖ ｃ ｃ
２は電源であり、第２図はその動作タイムチャートを
示す図である．また、第３図は本発明の回路を利用した
デジタル電子装置の例を示す回路図であり、３は第１図
実施例のパワーオンリセット監視回路、４は出力端子、
５．６は安定化電源、７．８はデジタル回路、９は交流
入力端子、Ｒ１０．Ｒ１１は抵抗、Ｚ１ｚ２はＡＮＤ回
路であり、第４図はその動作タイムチャートである．
以下に第１図の本発明のパワーオンリセット監視回路の
動作を第２図の動作タイムチャートに従って説明する。(Means for Solving the Problems) The means provided by the present invention to solve the above-mentioned problems is a logic state that indicates a reset with a logic state @"o"' that rises after a certain period of time after the power supply voltage rises. ″1
a first power-on reset circuit that outputs a reset signal indicating release of reset at ``, a second power-on reset circuit having the same function as the first power-on reset circuit, and a first power-on reset circuit that outputs a reset signal indicating release of reset at a first diode having a cathode connected to the output terminal of the reset circuit; and a second diode having a cathode connected to the output terminal of the second power-on reset circuit and an anode connected to the anode of the first diode. a pnp-type transistor that generates an output current in the collector depending on the conduction state; and a first resistor connected between the anode of the first diode and the base of the pnp-type transistor. , the logic state of the collector voltage is set to “O’ or “1” depending on the conduction state?
a second resistor connected between a collector of the npn transistor and a base of the npn transistor; a first power supply and a collector of the npn transistor; the first power-on reset circuit receives power from the first power source, and the second power-on reset circuit receives power from the second power source. The emitter of the pnp transistor is connected to the first power source, and the emitter of the npn transistor is grounded. (Example) Next, the present invention will be explained in detail by citing examples of implementation. FIG. 1 is a circuit diagram of an embodiment of the present invention, l is a power-on reset circuit, 2 is an output terminal, D1, D2 are diodes, Rl
, R2, R3 are resistors, Q1 is a pnp type transistor,
Q2 is an npn type transistor, vcc1■V c c
2 is a power supply, and FIG. 2 is a diagram showing its operation time chart. 3 is a circuit diagram showing an example of a digital electronic device using the circuit of the present invention, 3 is the power-on reset monitoring circuit of the embodiment in FIG. 1, 4 is an output terminal,
5.6 is a stabilized power supply, 7.8 is a digital circuit, 9 is an AC input terminal, R10. R11 is a resistor, Z1z2 is an AND circuit, and FIG. 4 is an operation time chart thereof. The operation of the power-on reset monitoring circuit of the present invention shown in FIG. 1 will be explained below according to the operation time chart shown in FIG. 2.
電源電圧Ｖｃｃｌが立ち上がりＶ．に達するとリセット
信号■，はその時点から一定時間Ｔの経過後に立ち上が
る．リセ・ｙト信号ｖ２も電源電圧Ｖｃｃ２に応じて同
様に動作をする６電源電圧Ｖｃｃｌが立ち上がるまでは
，電源電圧Ｖ ｃ ｃ ２を含めてリセット信号Ｖｌ，
Ｖ２、出力信号ｖ３とも“Ｌ”である．リセット信号■
２が立ち上がる直前までの間はリセット信号ｖ＋，ｔた
はＶ２が“Ｌ”であるので、Ｖｃｃｌからｐｎｐ型のト
ランジスタＱ１のエミッタ、ベース、抵抗Ｒ１、ダイオ
ードＤ１またはダイオードＤ２．パワーオンリセット回
路１、接地の経路で電流が流れ、前記ｐｎｐ型のトラン
ジスタＱ１がＯＮとなってそのｐｎｐ型のトランジスタ
Ｑ１のエミッタからコレクタに電流が流れ、抵抗Ｒ２を
経てｎｐｎ型のトランジスタＱ２のベースに前記電流が
流れ込み、その電流によって前記ｎｐｎ型のトランジス
タＱ２がＯＮＬ、電源Ｖｃｃｌより抵抗Ｒ３、ｎｐｎ型
のトランジスタＱ２のコレクタ、エミッタ、接地の経路
で電流が流れるので、出力端子２の信号は“Ｌ”である
．ところが、リセット信号Ｖ２が“Ｈ”になる時点では
、ダイオードＤ１及びＤ２には電流が流れなくなりｐｎ
ｐ型のトランジスタＱ１はＯＮにならず、それによりｎ
ｐｎ型のトランジスタＱ２もＯＮにならないので、出力
信号ｖ３ “Ｈ”となる。この様に、出力信号■）はリ
セ・ｙト信号ｖ１及びｖ２がいずれも″Ｈ″になるまで
“Ｈ”にはならない．
次に第１図の回路を利用したデジタル電子装置の例とし
て挙げた第３図を参照して第１図の実施例を一層詳しく
説明する。このデジタル電子装置はデジタル回路７及び
８を備えている．第４図に示す動作夕・ｆムチャートに
従って説明する．交流入力端子９に交流電圧ＶＡｃが印
加されると、安定化電源５，６によって直流電圧Ｖｅａ
ｌ ． ＶＣＣ２が発生するがそれら２つの直涜電圧Ｖ
ｃｃ ｊ ．Ｖ ｃｃ ２の立ち上がりまでの時間に
は一般に差がある。デジタル回路８にはパワーオンリセ
ット回路がなくデジタル回路７には第１図実施例のパワ
ーオンリセット監視回路３があるので、そのリセット信
号Ｖ，と他の信号との時間関係は第４図に示す様なタイ
ムチャートになることは第２図に示したパワーオンリセ
ット監視回路の動作タイムチャートから明らかである．
出力端子４に出力される出力信号Ｖ４は、リセット信号
Ｖ，が立ち上がるとＡＮＤ回路ｚ２の出力に左右される
ので“Ｈ″または“Ｌ″のどちらになるかは不定である
が、リセット信号Ｖ，が“Ｌ”の間はＡＮＤ回路ｚ１に
よって″し”に保持される．
（発明の効果）
以上に説明した様に、本発明６こよｈ，ば異なる電源か
ら電力供給を受ける２つのパワーオンリセット回路から
１つのパワーオンリセット信号をつくる場合、それら２
つのパワーオンリセット回路に電力を供給する２つの電
源の電圧の立ち上がりに時間的ずれがあっても、両方の
パワーオンリセット回路がリセットを解除するリセット
信号をそれぞれ出力するまでリセッ１・を示す信号を出
力し続けることができる．したがって、従来のパワーオ
ンリセット監視回路で解決が待たれていた課題は本発明
により解決された。When the power supply voltage Vccl rises, V. When reaching , the reset signal ■ rises after a certain period of time T has elapsed from that point. The reset signal v2 also operates in the same way according to the power supply voltage Vcc2.6 Until the power supply voltage Vccl rises, the reset signal Vl, including the power supply voltage Vcc2,
Both V2 and output signal v3 are "L". Reset signal ■
Since the reset signal v+, t or V2 is "L" until just before the voltage rises from Vccl to the emitter and base of the pnp transistor Q1, the resistor R1, the diode D1 or the diode D2. In the power-on reset circuit 1, current flows through the grounded path, turning on the pnp transistor Q1, causing current to flow from the emitter of the pnp transistor Q1 to the collector, and passing through the resistor R2 to the npn transistor Q2. The current flows into the base, and the current flows through the npn transistor Q2 ONL, and the current flows from the power supply Vccl through the resistor R3, the collector of the npn transistor Q2, the emitter, and the ground, so the signal at the output terminal 2 is It is “L”. However, when the reset signal V2 becomes "H", no current flows through the diodes D1 and D2, and pn
The p-type transistor Q1 does not turn on, so that the n
Since the pn type transistor Q2 is also not turned on, the output signal v3 becomes "H". In this way, the output signal (2) does not go to "H" until both reset signals v1 and v2 go to "H". Next, the embodiment of FIG. 1 will be described in more detail with reference to FIG. 3, which is given as an example of a digital electronic device using the circuit of FIG. This digital electronic device is equipped with digital circuits 7 and 8. This will be explained according to the operation/frequency chart shown in Figure 4. When AC voltage VAc is applied to AC input terminal 9, DC voltage Vea is increased by stabilized power supplies 5 and 6.
l. VCC2 is generated, but these two direct voltages V
cc j. There is generally a difference in the time it takes for V cc 2 to rise. Since the digital circuit 8 has no power-on reset circuit and the digital circuit 7 has the power-on reset monitoring circuit 3 of the embodiment shown in FIG. 1, the time relationship between the reset signal V and other signals is shown in FIG. It is clear from the operation time chart of the power-on reset monitoring circuit shown in Figure 2 that the time chart shown in the figure will be used.
The output signal V4 outputted to the output terminal 4 depends on the output of the AND circuit z2 when the reset signal V rises, so it is uncertain whether it will be "H" or "L", but the reset signal V , is held at "L" by the AND circuit z1. (Effects of the Invention) As explained above, the sixth aspect of the present invention is that when one power-on reset signal is generated from two power-on reset circuits that receive power from different power sources, those two
Even if there is a time lag in the rise of the voltages of the two power supplies that supply power to one power-on reset circuit, the signal indicating reset 1 until both power-on reset circuits each output a reset signal to release the reset. can continue to be output. Therefore, the present invention has solved the problems that had been awaited in the conventional power-on reset monitoring circuit.
Claims (1)
がる論理状態“０”でリセットを示し論理状態“１”で
リセット解除を示すリセット信号を出力する第１のパワ
ーオンリセット回路と、前記第１のパワーオンリセット
回路と同様の機能を有する第２のパワーオンリセット回
路と、第１のパワーオンリセット回路の出力端子にカソ
ードが接続してある第１のダイオードと、第２のパワー
オンリセット回路の出力端子にカソードが接続してあり
前記第１のダイオードのアノードにアノードが接続して
ある第２のダイオードと、導通状態に応じてコレクタに
出力電流を生ずるｐｎｐ型のトランジスタと、前記第１
のダイオードのアノードと前記ｐｎｐ型のトランジスタ
のベースとの間に接続してある第１の抵抗と、導通状態
に応じてコレクタ電圧の論理状態を“０”又は“１”に
するｎｐｎ型のトランジスタと、前記ｐｎｐ型のトラン
ジスタのコレクタと前記ｎｐｎ型のトランジスタのベー
スとの間に接続してある第２の抵抗と、第１の電源と前
記ｎｐｎ型のトランジスタのコレクタとの間に接続して
ある第３の抵抗とが備えてあり、前記第１のパワーオン
リセット回路は第１の電源から電力の供給を受け、前記
第２のパワーオンリセット回路は第２の電源から電力の
供給を受け、前記ｐｎｐ型のトランジスタのエミッタは
前記第１の電源に接続してあり、前記ｎｐｎ型のトラン
ジスタのエミッタは接地してあることを特徴とするパワ
ーオンリセット監視回路。a first power-on reset circuit that outputs a reset signal that indicates a reset when the logic state is "0" and indicates that the reset is canceled when the logic state is "1"; a second power-on reset circuit having the same function as the power-on reset circuit; a first diode whose cathode is connected to the output terminal of the first power-on reset circuit; and an output of the second power-on reset circuit. a second diode having a cathode connected to its terminal and an anode connected to the anode of the first diode; a pnp transistor that generates an output current in its collector depending on the conduction state;
a first resistor connected between the anode of the diode and the base of the pnp transistor, and an npn transistor whose collector voltage has a logic state of "0" or "1" depending on the conduction state. a second resistor connected between the collector of the pnp transistor and the base of the npn transistor; and a second resistor connected between the first power supply and the collector of the npn transistor. a third resistor, the first power-on reset circuit receives power from a first power source, and the second power-on reset circuit receives power from a second power source. . A power-on reset monitoring circuit, wherein an emitter of the pnp transistor is connected to the first power source, and an emitter of the npn transistor is grounded.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187699A JPH0351903A (en) | 1989-07-19 | 1989-07-19 | Power-on reset monitor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187699A JPH0351903A (en) | 1989-07-19 | 1989-07-19 | Power-on reset monitor circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0351903A true JPH0351903A (en) | 1991-03-06 |
Family
ID=16210610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187699A Pending JPH0351903A (en) | 1989-07-19 | 1989-07-19 | Power-on reset monitor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0351903A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001060858A (en) * | 1999-07-14 | 2001-03-06 | Fairchild Semiconductor Corp | Power on reset circuit for system having two power supplies |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361823B2 (en) * | 1980-04-17 | 1988-11-30 |
-
1989
- 1989-07-19 JP JP1187699A patent/JPH0351903A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361823B2 (en) * | 1980-04-17 | 1988-11-30 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001060858A (en) * | 1999-07-14 | 2001-03-06 | Fairchild Semiconductor Corp | Power on reset circuit for system having two power supplies |
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