JPH0350874A - Nonvolatile memory device - Google Patents
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- H—ELECTRICITY
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、不揮発性メモリ装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to nonvolatile memory devices.
〔発明の概要］
本発明は、フローティングゲート上に絶縁膜を介してコ
ントロールゲートが積層された構造のメモリセルを有す
る不揮発性メモリ装置において、上記フローティングゲ
ート及び上記コントロールゲートの側壁部にリンシリケ
ートガラス層が形成され、上記コントロールゲートを覆
って窒化シリコン膜とヒ素シリケートガラス膜またはホ
ウ素リンシリケートガラス膜とが順次形成されている。[Summary of the Invention] The present invention provides a nonvolatile memory device having a memory cell having a structure in which a control gate is stacked on a floating gate with an insulating film interposed therebetween. A silicon nitride film and an arsenic silicate glass film or a boron phosphorus silicate glass film are sequentially formed over the control gate.
これによって、データ保持特性が良好でしかも高集積化
に対応可能な不揮発性メモリ装置を実現することができ
る。This makes it possible to realize a nonvolatile memory device that has good data retention characteristics and is compatible with high integration.
不揮発性メモリ装置として、Ｅ Ｐ ＲＯＭ （Ｅｒａ
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）やＥＥ Ｐ ＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ ｆ！ｒａｓａｂｌｅ ａ
ｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）が知られている。このＥＰＲＯＭやＥ
ＥＰＲＯＭは、フローティングゲートに電荷を蓄積する
ことによりデータを記憶するものである。As a non-volatile memory device, E P ROM (Era
sable and programmable Re
ad 0nly Memory) and EE P ROM
(Electrically f!rasable a
nd Programmable Read 0nly
Memory) is known. This EPROM and E
EPROM stores data by accumulating charge in a floating gate.
本出願人は、特願昭５ａ−２３ｉ１ｏｓ号において、フ
ローティングゲート上に１〜８Ｎ量％のリンを含むリン
シリケートガラス（ＰＳＣ，）層と、窒化シリコン（５
ｉｚＮａ ） １１１と、ヒ素シリケートガラス（Ａｓ
Ｓ Ｇ ）膜またはホウ素リンシリケートガラス（Ｂ
ＰＳＧ）膜とが順次形成された構造とすることにより、
ＥＰＲＯＭやＥＥＰＲＯＭのデータ保持特性の改善を図
ることができる不揮発性メモリ装置及びその製造方法を
提案した。In Japanese Patent Application No. 5A-23I1OS, the present applicant has proposed a layer of phosphorus silicate glass (PSC) containing 1 to 8% phosphorus on a floating gate, and a layer of silicon nitride (5%
izNa ) 111 and arsenic silicate glass (As
S G ) film or boron phosphosilicate glass (B
By creating a structure in which PSG) films are sequentially formed,
We have proposed a nonvolatile memory device and its manufacturing method that can improve the data retention characteristics of EPROMs and EEPROMs.
上述のようにＥＰＲＯＭやＥＥＰＲＯＭの眉間絶縁膜を
Ｐ Ｓ Ｇ／ ５ｉｓＮａ ／Ａｓｓ ＧまたはＰＳＣ
／ Ｓｉｚ Ｎ ４ ／ Ｂ Ｐ Ｓ Ｇの三層構造と
することによりデータ保持特性の改善を図ることができ
るが、高集積化が進んでコンタクトホールが微細化して
くると次のような問題が新たに生じる。以下、この問題
について第３図Ａ及び第３図Ｂを参照しながら詳細に説
明する。As mentioned above, the eyebrow insulating film of EPROM or EEPROM is made of PSG/5isNa/Ass G or PSC.
/SizN4/BPSG three-layer structure can improve data retention characteristics, but as higher integration progresses and contact holes become smaller, new problems such as the following will arise: occurs in This problem will be explained in detail below with reference to FIGS. 3A and 3B.
第３図Ａ及び第３図Ｂは従来のＥＦＲＯＭの製造方法を
示す。FIGS. 3A and 3B show a conventional EFROM manufacturing method.
第３図Ａに示すように、従来のＥＦＲＯＭの製造方法に
よれば、例えばｐ型シリコン（Ｓｉ）基板１０１にフィ
ールド絶縁膜１０２、ゲート絶縁膜１０３、フローティ
ングゲートＦＣ”、コントロールゲートＣＧ’、絶縁膜
１０４，１０５、例えばｎ゛型のソース領域１０６及び
ドレイン領域１０７を形成した後、眉間絶縁膜としてＰ
ＳＧ膜１０８、Ｓｉ：＋Ｎａ膜１０９及びＡｓ５Ｇ膜１
１０を全面に形成する。このＡｓ５Ｇ膜１１０の代わり
にＢＰＳＧ膜を用いても良いことは既に述べた通りであ
る。As shown in FIG. 3A, according to the conventional EFROM manufacturing method, for example, on a p-type silicon (Si) substrate 101, a field insulating film 102, a gate insulating film 103, a floating gate FC'', a control gate CG', an insulating After forming the films 104 and 105, for example, the n-type source region 106 and drain region 107, P is formed as an insulating film between the eyebrows.
SG film 108, Si:+Na film 109 and As5G film 1
10 is formed on the entire surface. As already mentioned, a BPSG film may be used instead of this As5G film 110.
次に、このＡｓ５Ｇ膜１１０上にコンタクトホールを形
成すべき部分が開口したレジストパターン（図示せず）
を形成した後、このレジストパターンをマスクとしてＡ
ｓ５Ｇ膜１１０、Ｓ ｉ ３ Ｎ ａ膜１０９、ＰＳＧ
膜１０Ｂ及びゲート絶縁膜１０３を順次エツチングする
。これによって、第３図Ｂに示すように、コンタクトホ
ールＣ１′、０２ ′が形成される。この後、レジスト
パターンを除去する。Next, on this As5G film 110, a resist pattern (not shown) is formed where a contact hole is to be formed.
After forming A, use this resist pattern as a mask.
s5G film 110, S i 3 Na film 109, PSG
The film 10B and the gate insulating film 103 are sequentially etched. As a result, contact holes C1' and 02' are formed as shown in FIG. 3B. After this, the resist pattern is removed.
次に、熱処理を行うことによりＡｓ５Ｇ膜１１０のリフ
ローを行う、これによって、コンタクトホーｊＬｔＣ＋
、 Ｃｚ ”の肩部が第３図Ｂにおいて一点鎖
線で示すように丸みを帯びた滑らかな形状となる。次に
、配線形成用のアルミニウム（Ａｌ） ＃やアルミニウ
ムーシリコン（ＡＩ−Ｓｉ）合金膜をスパッタ法や蒸着
法により形成するわけであるが、これに先立って前処理
としてまずフン酸（ＨＦ）系のエツチング液によりライ
トエツチングを行う。Next, the As5G film 110 is reflowed by heat treatment, thereby forming the contact hole jLtC+.
, Cz" has a rounded and smooth shoulder as shown by the dashed line in FIG. The film is formed by sputtering or vapor deposition, and prior to this, light etching is first performed using a hydrofluoric acid (HF)-based etching solution as a pretreatment.
そして、次にＡｌ膜やＡｌ−５ｔ合金膜を形成した後、
この膜をエツチングにより所定形状にパターンニングし
て、コンタクトホールＣ１′、Ｃｚ’を通じてそれぞれ
ソース領域１０６及びドレイン領域１０７にコンタクト
する配線（図示せず）を形成する。Then, after forming an Al film or an Al-5t alloy film,
This film is patterned into a predetermined shape by etching to form interconnections (not shown) that contact source region 106 and drain region 107 through contact holes C1' and Cz', respectively.
ところが、上述のライトエツチング時には、コンタクト
ホールｃ、 ′、ｃ、 ′の内部に露出しているＰ
ＳＧ膜１０８も、第３図Ｂにおいて点線で示すような形
状にエツチングされてしまう。この結果、このライトエ
ツチング後のコンタクトホールＣＩ ＳＯ！ ′の形状
は悪化してしまい、それがコンタクト不良などの原因と
なるおそれがあるという問題があった。However, during the above-mentioned light etching, the P exposed inside the contact holes c, ′, c, ′
The SG film 108 is also etched into the shape shown by the dotted line in FIG. 3B. As a result, the contact hole CISO! after this light etching. There was a problem in that the shape of `` would deteriorate, which could cause contact failure.
従って本発明の目的は、データ保持特性が良好でしかも
高集積化に対応可能な不揮発性メモリ装置を提供するこ
とにある。Accordingly, an object of the present invention is to provide a nonvolatile memory device that has good data retention characteristics and is compatible with high integration.
上記目的を達成するために、本発明は、フローティング
ゲート（ＦＣ）上に絶縁膜（４）を介してコントロール
ゲート（ＣＣ，）が積層された構造のメモリセルを有す
る不揮発性メモリにおいて、フローティングゲート（Ｆ
Ｃ，）及びコントロールゲート（ＣＧ）の側壁部にリン
シリケートガラス層（６）が形成され、コントロールゲ
ー） （ＣＧ）を覆って窒化シリコン膜（９）とヒ素シ
リケートガラス膜（１０）またはホウ素リンシリケート
ガラス膜とが順次形成されている。In order to achieve the above object, the present invention provides a nonvolatile memory having a structure in which a control gate (CC,) is stacked on a floating gate (FC) via an insulating film (4). (F
A phosphorus silicate glass layer (6) is formed on the side walls of the control gate (CG) and the control gate (CG), and a silicon nitride film (9) and an arsenic silicate glass film (10) or a boron phosphorus film are formed to cover the control gate (CG). A silicate glass film is sequentially formed.
ここで、良好なデータ保持特性を得るとともに耐湿性の
低下を防止する観点から、リンシリヶ−トガラス層（６
）としては、１〜８重量％のリンを含むものを用いるの
が好ましい。Here, from the viewpoint of obtaining good data retention characteristics and preventing deterioration of moisture resistance, a phosphorus-siligate glass layer (6
), it is preferable to use one containing 1 to 8% by weight of phosphorus.
〔作用］
リンシリケートガラス層（６）はフローティングゲー）
（ＦＣ）及びコントロールゲート（ＣＧ）の側壁部に
形成されていることから、コンタクトホール（Ｃ＋ 、
Ｃｚ ）は、ヒ素シリケートガラス膜（１０）またはホ
ウ素リンシリケートガラス膜と窒化シリコン膜（９）と
を順次エツチングすることにより、リンシリケートガラ
ス層（６）から離れた場所に形成することができる。こ
のため、配線形成用の膜形成の前処理として行われるフ
ン酸系のエツチング液によるライトエツチング時にはコ
ンタクトホール（ｃ＋ 、Ｃｍ ）の内部にリンシリケ
ートガラス層（６）は露出していないので、このライト
エンチング時にこのリンシリケートガラス層（６）がエ
ツチングされるおそれは全くなくなる。これによって、
コンタクトホール（Ｃ＋ 。[Function] The phosphorus silicate glass layer (6) is a floating game)
(FC) and the control gate (CG), the contact hole (C+,
Cz) can be formed at a location away from the phosphosilicate glass layer (6) by sequentially etching the arsenic silicate glass film (10) or the boron phosphosilicate glass film and the silicon nitride film (9). For this reason, the phosphosilicate glass layer (6) is not exposed inside the contact hole (c+, Cm) during light etching using a hydrofluoric acid-based etching solution, which is performed as a pretreatment for forming a film for forming wiring. There is no possibility that this phosphosilicate glass layer (6) will be etched during light etching. by this,
Contact hole (C+.
Ｃ２）の形状の悪化を防止することができ、従って不揮
発性メモリ装置の高集積化にも対応可能である。It is possible to prevent deterioration of the shape of C2), and therefore it is possible to respond to higher integration of nonvolatile memory devices.
また、フローティングゲート（ＦＣ）は、リンシリケー
トガラス層（６）と、窒化シリコン膜（９）と、ヒ素シ
リケートガラス膜（１０）またはホウ素リンシリケート
ガラス膜とから成る三層構造の眉間絶縁膜により覆われ
た構造となるので、既に述べたように良好なデータ保持
特性を得ることができる。The floating gate (FC) is formed by a three-layer glabella insulating film consisting of a phosphosilicate glass layer (6), a silicon nitride film (9), and an arsenic silicate glass film (10) or a boron phosphosilicate glass film. Since the structure is covered, good data retention characteristics can be obtained as already mentioned.
以上により、データ保持特性が良好でしかも高集積化に
対応可能な不連発性メモリ装置を実現することができる
。As described above, it is possible to realize a non-continuous memory device which has good data retention characteristics and is compatible with high integration.
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をＥＦＲＯＭに適用した
実施例である。なお、実施例の全図において、同一部分
には同一の符号を付す。An embodiment of the present invention will be described below with reference to the drawings. This embodiment is an embodiment in which the present invention is applied to an EFROM. In addition, in all the drawings of the embodiment, the same parts are given the same reference numerals.
第１図は本発明の一実施例によるＥＰＲＯＭを示す。FIG. 1 shows an EPROM according to one embodiment of the present invention.
第１図に示すように、この実施例によるＥＰＲＯＭにお
いては、例えばｐ型Ｓｉ基板１の表面に例えばＳｉＯ□
膜のようなフィールド絶縁膜２が形成され、これによっ
て素子間分離が行われている。As shown in FIG. 1, in the EPROM according to this embodiment, for example, SiO□
A film-like field insulating film 2 is formed to provide isolation between elements.
このフィールド絶縁膜２で囲まれた活性？＋■域の表面
には、例えばＳｉＯ２膜のようなゲート絶縁膜３が形成
されている。このゲート絶縁膜３上には、例えばリン（
Ｐ）のような不純物がドープされたｎ゛型の多結晶Ｓｉ
膜から成るフローティングゲートＦＣが形成されている
。このフローティングゲ−）ＦＣ上には、例えばＳｉＯ
□膜や、５ｉＯｚ／５ｉｌＮａ／ＳｉＯ□の三層構造の
膜のような絶縁膜４を介して、コントロールゲートＣＧ
が積層されている。このコントロールゲートＣＧは、例
えばｎ゛型の多結晶Ｓｉ膜や、このｎ゛型の多結晶Ｓｉ
膜上に例えばタングステンシリサイド（Ｗ Ｓ ｉ ｚ
）膜のような高融点金属シリサイド膜を積層したポリ
サイド膜などにより形成することができる。さらに、こ
のコントロールゲートＣＧの上面と、フローティングゲ
ートＦＧ及びコントロールゲーＣＧＯ側壁とには、例え
ばＳｉＯ□膜のような絶縁膜５が形成されている。The active area surrounded by this field insulating film 2? A gate insulating film 3, such as a SiO2 film, is formed on the surface of the +■ region. On this gate insulating film 3, for example, phosphorus (
n-type polycrystalline Si doped with impurities such as P)
A floating gate FC made of a film is formed. On this floating game (FC), for example, SiO
The control gate CG is
are layered. This control gate CG is made of, for example, an n'-type polycrystalline Si film or this n'-type polycrystalline Si film.
For example, tungsten silicide (W Si z
) can be formed using a polycide film, etc., which is a stack of high-melting point metal silicide films such as a film. Furthermore, an insulating film 5 such as a SiO□ film is formed on the upper surface of the control gate CG and on the side walls of the floating gate FG and the control gate CGO.
この実施例においては、フローティングゲートＦＣ及び
コントロールゲーＣＧの側壁部にＰＳＧＳｅＯ２成され
ている。ここで、このＰＳＧ膜６中のリン濃度は１〜８
重世％とする。また、このＰＳＧＳｅＯ２厚は例えば２
０００人程度７ある。In this embodiment, the side walls of the floating gate FC and control gate CG are made of PSGSeO2. Here, the phosphorus concentration in this PSG film 6 is 1 to 8.
It is set as ``Juyo %''. Moreover, this PSGSeO2 thickness is, for example, 2
There are about 7,000 people.
一方、ｐ型Ｓｉ基板１中には、フローティングゲートＦ
Ｇ及びコントロールゲートＣＧに対してセルファライン
に例えばｎ゛型のソース領域７及びドレイン領域８が形
成されている。そして、これらのフローティングゲー）
ＦＣ、コントロールゲートＣＯ、ソース領域７及びドレ
イン領域８によりメモリトランジスタが形成されている
。On the other hand, there is a floating gate F in the p-type Si substrate 1.
For example, an n-type source region 7 and drain region 8 are formed in the self-alignment line with respect to G and control gate CG. And these floating games)
A memory transistor is formed by FC, control gate CO, source region 7, and drain region 8.
符号９は例えば膜厚が５００人程０のＳ ｉ ：ｌ Ｎ
ａ膜を示し、符号１０は例えば膜厚が６０００人程度
０Ａｓ５Ｇ膜を示す。そして、上記ＰＳＧ膜６と、Ｓ
ｉ ３ Ｎ ａ膜９と、Ａｓ５Ｇ膜１０とにより層間絶
縁膜が構成されている。The code 9 is, for example, S i :l N where the film thickness is 0 about 500.
The reference numeral 10 indicates an As5G film having a thickness of about 6,000, for example. Then, the PSG film 6 and the S
The i 3 Na film 9 and the As5G film 10 constitute an interlayer insulating film.
符号Ｃ，，Ｃ，はコンタクトホールを示す。そして、こ
れらのコンタクトホールＣ＋、Ｃｚを通じて、例えばＡ
ＩやＡｌ−５ｔ合金から成る配線１１゜１２がそれぞれ
ソース領域７及びドレイン領域８にコンタクトしている
。Symbols C, , C, indicate contact holes. For example, A through these contact holes C+ and Cz.
Wiring lines 11 and 12 made of I or Al-5t alloy are in contact with the source region 7 and drain region 8, respectively.
次に、上述のように構成されたこの実施例によるＥＦＲ
ＯＭの製造方法の一例について第２図Ａ〜第２図Ｃを参
照しながら説明する。Next, the EFR according to this embodiment configured as described above
An example of a method for manufacturing an OM will be described with reference to FIGS. 2A to 2C.
第２図Ａに示すように、まずｐ型Ｓｔ基板１の表面を選
択的に熱酸化することによりフィールド絶縁膜２を形成
して素子間分離を行った後、このフィールド絶縁膜２で
囲まれた活性領域の表面にゲート絶縁膜３を形成する。As shown in FIG. 2A, first, by selectively thermally oxidizing the surface of the p-type St substrate 1, a field insulating film 2 is formed to perform element isolation, and then the field insulating film 2 is surrounded by A gate insulating film 3 is formed on the surface of the active region.
次に、例えばＣＶＤ法により全面にフローティングゲー
ト形成用の多結晶Ｓｉ膜を形成した後、この多結晶Ｓｔ
膜に例えばＰのようなｎ型不純物を高濃度にドープして
ｎ゛型の多結晶Ｓｔ膜とする。次に、このｎ＋型の多結
晶Ｓｔ膜を第２図Ａに示す断面に垂直な方向に所定幅と
なるようにエツチングによりパターンニングする。次に
、例えば熱酸化法によりこのｎ゛型の多結晶Ｓｉ膜上に
例えばＳｉ０ｇ膜のような絶縁膜４を形成する。次に、
例えばＣＶＤ法により全面にコントロールゲート形成用
の多結晶Ｓｔ膜を形成した後、この多結晶Ｓｔ膜に例え
ばＰのようなｎ型不純物を高濃度にドープしてｎ゛型の
多結晶Ｓｉ膜とする。次に、このコントロールゲート形
成用のｎ３型の多結晶Ｓｔ腹膜上形成すべきコントロー
ルゲートＣＧに対応した形状のレジストパターン（図示
せず）をリソグラフィーにより形成する。次に、いわゆ
るダブルセルファライン方式に従って、このレジストパ
ターンをマスクとしてこれらのコントロールゲート形成
用のｎ゛型型詰結晶Ｓｉ膜びフローティングゲート形成
用のｎ゛型型詰結晶Ｓｉ膜例えば反応性イオンエツチン
グ（ＲＩＥ）法により基板表面と垂直方向に順次異方性
エツチングすることにより、フローティングゲー）ＦＧ
及びコントロールゲートＣＧを同時に形成する。これに
よって、これらのフローティングゲートＦＧ及びコント
ロールゲートＣＧはセルファラインで形成される。次に
、例えば上記レジストパターンをマスクとしてｐ型Ｓｉ
基板１中に例えばヒ素（Ａｓ）のようなｎ型不純物を高
濃度にイオン注入することにより、例えばｎ０型のソー
ス領域７及びドレイン領域８をフローティングゲートＦ
Ｇ及びコントロールゲートＣＧに対してセルファライン
で形成する。この後、レジストパターンを除去する。な
お、これらのソース領域７及びドレイン領域８は、上記
レジストパターンを除去した後にコントロールゲー）Ｃ
Ｇ及びフローティングゲートＦＣをマスクとしてイオン
注入を行うことにより形成することも可能である。次に
、例えば熱酸化法により、コントロールゲートＣＧの上
面と、フローティングゲートＦＣ及びコントロールゲー
トＣＧの側壁とに絶縁膜５を形成する。この後、例えば
ＣＶＤ法により全面にＰＳＧ膜６を形成する。Next, after forming a polycrystalline Si film for forming a floating gate on the entire surface by, for example, CVD method, this polycrystalline St
The film is doped with an n-type impurity such as P at a high concentration to form an n'-type polycrystalline St film. Next, this n+ type polycrystalline St film is patterned by etching to a predetermined width in a direction perpendicular to the cross section shown in FIG. 2A. Next, an insulating film 4, such as a SiOg film, is formed on this n-type polycrystalline Si film by, for example, a thermal oxidation method. next,
For example, after forming a polycrystalline St film for forming a control gate on the entire surface using the CVD method, this polycrystalline St film is doped with an n-type impurity such as P at a high concentration to form an n-type polycrystalline Si film. do. Next, a resist pattern (not shown) having a shape corresponding to the control gate CG to be formed on the n3 type polycrystalline St peritoneum for forming the control gate is formed by lithography. Next, according to the so-called double self-line method, using this resist pattern as a mask, an n-type packed crystal Si film for forming the control gate and an n-type packed crystal Si film for forming the floating gate are etched, for example, by reactive ion etching. By sequentially anisotropically etching in the direction perpendicular to the substrate surface using the (RIE) method, the floating gate)FG
and control gate CG are formed at the same time. As a result, these floating gates FG and control gates CG are formed with self-aligned lines. Next, for example, using the above resist pattern as a mask, p-type Si
By ion-implanting an n-type impurity such as arsenic (As) into the substrate 1 at a high concentration, the source region 7 and drain region 8 of, for example, the n0 type are formed into a floating gate F.
A self-aligned line is formed for G and control gate CG. After this, the resist pattern is removed. Note that these source regions 7 and drain regions 8 are treated with a control gate (C) after the resist pattern is removed.
It is also possible to form by performing ion implantation using G and floating gate FC as a mask. Next, the insulating film 5 is formed on the upper surface of the control gate CG and the side walls of the floating gate FC and the control gate CG by, for example, a thermal oxidation method. Thereafter, a PSG film 6 is formed on the entire surface by, for example, a CVD method.
次に、このＰＳＧ膜６を例えばＲＩＥ法により基板表面
と垂直方向に異方性エツチングすることにより、第２図
Ｂに示すように、フローティングゲー）ＦＣ及びコント
ロールゲートＣＧの側壁部にのみこのＰＳＧ膜６を残す
。次に、例えばＣＶＤ法により全面にＳｉ３Ｎ４膜９及
びＡｓ５Ｇ膜１０を形成する。Next, this PSG film 6 is anisotropically etched in a direction perpendicular to the substrate surface by, for example, RIE, so that only the side walls of the floating gate FC and the control gate CG are etched with this PSG film, as shown in FIG. 2B. Membrane 6 is left. Next, a Si3N4 film 9 and an As5G film 10 are formed on the entire surface by, for example, the CVD method.
次に、このＡｓ５Ｇ膜１０上に形成すべきコンタクトホ
ールＣ，，Ｃ，に対応する部分が開口したレジストパタ
ーン（図示せず）を形成し、このレジストパターンをマ
スクとしてＡｓ５Ｇ膜１０、Ｓｉ３Ｎ、膜９及びゲート
絶縁膜３を順次エツチングすることにより、第２図Ｃに
示すように、ＰＳＧ膜６から離れた場所におけるソース
領域７及びドレイン領域８上にそれぞれコンタクトホー
ルＣ＋、Ｃｔを形成する。Next, a resist pattern (not shown) with openings corresponding to the contact holes C, , C, to be formed on the As5G film 10 is formed, and using this resist pattern as a mask, the As5G film 10, the Si3N film, and the By sequentially etching the etching layer 9 and the gate insulating film 3, contact holes C+ and Ct are formed on the source region 7 and drain region 8, respectively, at locations away from the PSG film 6, as shown in FIG. 2C.
次に、例えば８５０°Ｃ程度の温度で熱処理を行うこと
によりＡｓ５Ｇ膜１０のリフローを行う。これによって
、コンタクトホールＣＩ、Ｃｇの肩部を丸みを帯た滑ら
かな形状とする（第１図参照）。Next, the As5G film 10 is reflowed by heat treatment at a temperature of, for example, about 850°C. As a result, the shoulders of contact holes CI and Cg are made into rounded and smooth shapes (see FIG. 1).
次に、配線形成用のＡＩ膜やＡｌ−５ｔ合金膜を形成す
る前の前処理として、ＨＦ系エツチング液によるライト
エツチングを行う。この場合、第２図Ｃより明らかなよ
うに、コンタクトホールＣ＋、Ｃｚの内部にはＰＳＧ膜
６は全く露出していないので、このライトエツチング時
にこのＰＳＧ膜６がエッチングされるおそれは全くない
。次に、例えばスパッタ法や蒸着法により全面に例えば
１膜やＡｌ−５ｉ合金膜などを形成した後、この膜をエ
ツチングによす所定形状にパターンニングして、第１図
に示すように配線１１．１２を形成し、目的とするＥＰ
ＲＯＭを完成させる。Next, as a pretreatment before forming an AI film or an Al-5t alloy film for forming wiring, light etching is performed using an HF-based etching solution. In this case, as is clear from FIG. 2C, since the PSG film 6 is not exposed at all inside the contact holes C+ and Cz, there is no possibility that the PSG film 6 will be etched during this light etching. Next, after forming, for example, a single film or an Al-5i alloy film on the entire surface by, for example, sputtering or vapor deposition, this film is patterned into a predetermined shape by etching to form wiring lines as shown in Figure 1. EP that forms and aims at 11.12
Complete the ROM.
以上のように、この実施例によれば、フローティングゲ
ートＦＣ及びコントロールゲートＣＧの側壁部にのみＰ
ＳＧ膜６が形成されており、コンタクトホールＣ＋、Ｃ
ｚの内部にはこのＰＳＧ膜６は全く露出していないので
、これらのコンタクトホールＣ＋、Ｃｚを形成した後に
Ａｌ膜やＡｌ−Ｓｔ合金膜などの形成に先立って行われ
るＨＦ系エツチング液によるライトエツチング時にこの
ＰＳＧ膜６がエツチングされる問題がな（なる。このた
め、ＥＰＲＯＭの高集積化に伴いコンタクトホールＣ１
，Ｃ２が微細化しても、このライトエツチングによりこ
れらのコンタクトホールＣ，，Ｃ。As described above, according to this embodiment, P is applied only to the side walls of the floating gate FC and the control gate CG.
An SG film 6 is formed, and contact holes C+, C
Since this PSG film 6 is not exposed at all inside Cz, a write process using an HF-based etching solution is performed after forming these contact holes C+ and Cz and prior to forming an Al film or an Al-St alloy film. This eliminates the problem of this PSG film 6 being etched during etching.For this reason, as EPROMs become more highly integrated, contact holes C1
, C2 are miniaturized, these contact holes C, , C are formed by this light etching.
の形状が悪化するおそれは全くない。また、フローティ
ングゲートＦＣから見ると、眉間絶縁膜はＰＳＧ膜６、
Ｓ ｉ ３ Ｎ ａ膜９及びＡｓ５Ｇ膜１０の三層構造
となっているので、既に述べように良好なデータ保持特
性を得ることができる。There is no risk that the shape will deteriorate. Also, when viewed from the floating gate FC, the insulating film between the eyebrows is the PSG film 6,
Since it has a three-layer structure of the S i 3 Na film 9 and the As5G film 10, good data retention characteristics can be obtained as already mentioned.
以上により、データ保持特性が良好でしかも高集積化に
も十分に対応可能なＥＰＲＯＭを実現することができる
。As a result of the above, it is possible to realize an EPROM which has good data retention characteristics and is fully compatible with high integration.
この実施例によるＥＰＲＯＭは、例えば０ＴＰ（Ｏｎｅ
Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）ワンチップマ
イクロコンピュータなどへの応用が可能である。The EPROM according to this embodiment is, for example, 0TP (One
It can be applied to one-chip microcomputers (Time Programmable), etc.
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention.
例えば、上述の実施例におけるＡｓ５Ｇ膜１０の代わり
に例えばＢＰＳＧ膜を用いることが可能である。また、
メモリトランジスタは、いわゆるＬＤ Ｄ （Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることも可
能である。For example, it is possible to use, for example, a BPSG film instead of the As5G film 10 in the above embodiment. Also,
The memory transistor is a so-called LD D (Light
It is also possible to have a structure such as a doped drain.
さらに、上述の実施例におけるＰＳＧ膜６と５ｉｚＮ４
膜９との間及びＳｉ３Ｎ、膜９とＡｓ５Ｇ膜１０との間
に例えば５ｉｎ２膜のような他の膜を介在させた構造と
することも可能である。Furthermore, the PSG film 6 and 5izN4 in the above embodiment
It is also possible to have a structure in which another film, such as a 5in2 film, is interposed between the film 9 and the Si3N film, and between the film 9 and the As5G film 10.
また、上述の実施例においては、本発明をＥＰＲＯＭに
適用した場合について説明したが、本発明は、ＥＥＦＲ
ＯＭその他の各種のフローティングゲートデバイスに適
用することが可能である。Further, in the above-described embodiments, the case where the present invention is applied to an EPROM has been described, but the present invention is applicable to an EEFR
It can be applied to OM and other various floating gate devices.
以上説明したように、本発明は、フローティングゲート
及びコントロールゲートの側壁部にリンシリケートガラ
ス層が形成され、コントロールゲートを覆って窒化シリ
コン膜とヒ素シリケートガラス膜またはホウ素リンシリ
ケートガラス膜とが順次形成されているので、配線形成
用の膜形成の前処理として行われるライトエツチングに
よりコンタクトホールの形状が悪化することがなくなり
、これによってデータ保持特性が良好でしかも高集積化
に対応可能な不揮発性メモリ装置を実現することができ
る。As explained above, in the present invention, a phosphosilicate glass layer is formed on the side walls of a floating gate and a control gate, and a silicon nitride film and an arsenic silicate glass film or a boron phosphosilicate glass film are sequentially formed covering the control gate. As a result, the shape of the contact hole does not deteriorate due to light etching performed as a pre-processing for film formation for wiring, and this makes it possible to create a non-volatile memory that has good data retention characteristics and is compatible with high integration. The device can be realized.
第１図は本発明の一実施例によるＥＦＲＯＭを示す断面
図、第２図Ａ〜第２図Ｃは第１図に示すＥＦＲＯＭの製
造方法の一例を工程順に説明するための断面図、第３図
Ａ及び第３図Ｂは従来のＥＦＲＯＭの製造方法を工程順
に説明するための断面図である。
図面における主要な符号の説明
ｌａｐ型Ｓｉ基板、 ３：ゲート絶縁膜、 ４゜５：絶
縁膜、 ６：ＰＳＧ膜、 ７：ソース領域、８ニドレイ
ン領域、 ９ ： Ｓｔ：＋Ｎ４膜、 １０：Ａ
ｓ５Ｇ膜、 ＦＧ：フローティングゲート、 ＣＧ
：コントロールゲート、 Ｃ，、Ｃ，：コンタクトホ
ール。FIG. 1 is a sectional view showing an EFROM according to an embodiment of the present invention, FIGS. FIG. A and FIG. 3B are cross-sectional views for explaining a conventional EFROM manufacturing method step by step. Explanation of main symbols in the drawings Lap type Si substrate, 3: Gate insulating film, 4°5: Insulating film, 6: PSG film, 7: Source region, 8 Nidrain region, 9: St: +N4 film, 10: A
s5G film, FG: floating gate, CG
: Control gate, C,, C, : Contact hole.
Claims (1)
ゲートが積層された構造のメモリセルを有する不揮発性
メモリ装置において、 上記フローティングゲート及び上記コントロールゲート
の側壁部にリンシリケートガラス層が形成され、 上記コントロールゲートを覆って窒化シリコン膜とヒ素
シリケートガラス膜またはホウ素リンシリケートガラス
膜とが順次形成されていることを特徴とする不揮発性メ
モリ装置。[Claims] A nonvolatile memory device having a memory cell having a structure in which a control gate is stacked on a floating gate via an insulating film, wherein a phosphosilicate glass layer is formed on the sidewalls of the floating gate and the control gate. A nonvolatile memory device, wherein a silicon nitride film and an arsenic silicate glass film or a boron phosphorus silicate glass film are sequentially formed to cover the control gate.
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186299A JPH0350874A (en) | 1989-07-19 | 1989-07-19 | Nonvolatile memory device |
| EP94117676A EP0642168B1 (en) | 1989-07-18 | 1990-07-13 | Non-volatile semiconductor memory device |
| EP90113487A EP0409107B1 (en) | 1989-07-18 | 1990-07-13 | A nonvolatile semiconductor memory device and a method of manufacturing thereof |
| DE69028665T DE69028665T2 (en) | 1989-07-18 | 1990-07-13 | Non-volatile semiconductor memory device and method of manufacture |
| DE69034027T DE69034027T2 (en) | 1989-07-18 | 1990-07-13 | Method of manufacturing a non-volatile semiconductor memory device |
| EP97119048A EP0827197B1 (en) | 1989-07-18 | 1990-07-13 | Method of manufacturing a non-volatile semiconductor memory device |
| EP95120043A EP0712162A2 (en) | 1989-07-18 | 1990-07-13 | A nonvolatile semiconductor memory device and method of manufacturing thereof |
| DE69032678T DE69032678T2 (en) | 1989-07-18 | 1990-07-13 | Non-volatile semiconductor memory device |
| KR1019900010763A KR950014537B1 (en) | 1989-07-19 | 1990-07-16 | A nonvolatile semiconductor memory device and a metho of manufacturing thereof |
| US07/553,374 US5068697A (en) | 1989-07-18 | 1990-07-17 | Semiconductor memory which is protected from erasure by light shields |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186299A JPH0350874A (en) | 1989-07-19 | 1989-07-19 | Nonvolatile memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350874A true JPH0350874A (en) | 1991-03-05 |
Family
ID=16185893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186299A Pending JPH0350874A (en) | 1989-07-18 | 1989-07-19 | Nonvolatile memory device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0350874A (en) |
| KR (1) | KR950014537B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297607B1 (en) * | 1997-07-16 | 2001-11-05 | 아끼구사 나오유끼 | Semiconductor device, DRAM, flash memory and manufacturing method |
-
1989
- 1989-07-19 JP JP1186299A patent/JPH0350874A/en active Pending
-
1990
- 1990-07-16 KR KR1019900010763A patent/KR950014537B1/en not_active IP Right Cessation
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|---|---|---|---|---|
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| US6392310B1 (en) | 1997-07-16 | 2002-05-21 | Fujitsu Limited | Semiconductor device having a reduced leakage current and a fabrication process thereof |
| US6506644B2 (en) | 1997-07-16 | 2003-01-14 | Fujitsu Limited | Method of fabricating semiconductor having a reduced leakage current flow between the accumulation electrode and the gate electrode |
| US6887754B2 (en) | 1997-07-16 | 2005-05-03 | Fujitsu Limited | Semiconductor device having a reduced leakage current and a fabrication process thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003811A (en) | 1991-02-28 |
| KR950014537B1 (en) | 1995-12-05 |
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