JPH0350638A - Logic simulator - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理装置の論理動作をシミュレートする論理
シミュレータに関するものであり、特にイベント駆動方
式のシミュレータの改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a logic simulator that simulates the logical operation of a logic device, and particularly relates to an improvement of an event-driven simulator.
イベント駆動方式の論理シミュレータの計算手段の解析
と、その改善方法は昭和５９年１２月２１日発行の電子
通信学会（現在は電子情報通信学会）研究会資料 Ｅ
Ｃ８４−４９ｐｐ４９〜５９に掲載された石浦他による
論文「時間優先評価アルゴリズムによる論理シミュレー
ションの高速化」に述べられている。そしてこの論文に
示された改良方式によれば、ゲートの入力に存在するイ
ベント、即ち信号値の変化を計算条件が満たされる限り
局所的に処理するため、対象ゲートの種類、遅延、結線
関係を求めるためのテーブル参照が節約されることとな
って、組合わせ回路の場合、従来のタイムマツピングイ
ベント法、即ち時刻を逐次進めながら各時刻における全
回路中のイベントを処理してゆ（計算方法と比較して７
〜８倍高速化できると報告されている。An analysis of the calculation means of an event-driven logic simulator and methods for improving it are provided in Material E of the Institute of Electronics and Communication Engineers (currently the Institute of Electronics, Information and Communication Engineers), published on December 21, 1982.
This is described in the paper "Speed-up of logic simulation using time-first evaluation algorithm" by Ishiura et al. published in C84-49 pp. 49-59. According to the improved method presented in this paper, in order to locally process events existing at the gate input, that is, changes in signal values, as long as the calculation conditions are satisfied, the type of target gate, delay, and connection relationship are In the case of combinational circuits, the conventional time mapping event method, in which the events in the entire circuit at each time are processed while advancing the time sequentially, is saved. compared to 7
It is reported that the speed can be increased by ~8 times.
しかしながら、この改善方式では信号を変化時刻と新し
い信号値との組合わせ（イベント）で表現しているので
、各ゲートの評価演算は従来通りイベント単位で行って
いる。However, in this improved method, a signal is expressed as a combination (event) of a change time and a new signal value, so evaluation calculations for each gate are performed in event units as before.
従来のイベント駆動方式論理シミュレータや、時間優先
評価アルゴリズム、即ち被検査回路中の各ゲートに対し
、そのゲートに関して評価可能なイベントをまとめて処
理してゆくアルゴリズムによる論理シミュレータの組合
わせ回路演算では、論理演算をイベント単位、すなむち
信号の各変化点毎に行っていたので、ゲートの出力値が
変化しないイベントに対しても、イベント処理を中断し
て良いと判断できるまで他の入力状況を調べる手段を実
行しなければならなかった。In combinational circuit calculations of conventional event-driven logic simulators and logic simulators that use time-first evaluation algorithms, that is, algorithms that collectively process events that can be evaluated for each gate in the circuit under test, Logical operations were performed on an event-by-event basis, in other words, at each change point of the signal, so even for events where the gate output value does not change, other input conditions are checked until it is determined that it is okay to interrupt event processing. I had to take steps to find out.
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、時間優先評価アルゴリズムをさ
らに高速に実行できる論理シミュレータを得ることを目
的とする。This invention was made to solve the problems of the conventional ones as described above, and aims to provide a logic simulator that can execute a time priority evaluation algorithm even faster.
〔課題を解決するための手段〕
この発明に係る論理シミュレータは、信号変化を符号情
報付きランレングス方式波形データで表現し、入力ピン
への信号変化を前記波形データへ変換し、前記波形デー
タ間を一定時刻区間一括に論理演算し、その結果を次の
ゲートの入力とするため再び前記波形データの形式で出
力するとともに、シミュレーション時刻とシミュレーシ
ョン対象とを制御するようにしたものである。[Means for Solving the Problems] A logic simulator according to the present invention expresses a signal change using run-length waveform data with sign information, converts a signal change to an input pin into the waveform data, and converts the signal change between the waveform data into the waveform data. is logically operated on a fixed time interval at once, and the result is output again in the form of the waveform data to be input to the next gate, and the simulation time and simulation target are controlled.
この発明において用いる符号情報付きランレングス方式
は、離散的にかつ不規則な信号変化を含む波形を効率を
落とすことなく表現でき、さらに波形論理演算は一定の
長さの時刻区間のゲート出力を一括して決定できるので
、論理演算処理に要する時間を短縮できる作用がある。The run-length method with sign information used in this invention can express waveforms containing discrete and irregular signal changes without reducing efficiency, and furthermore, the waveform logic operation can collectively process gate outputs of a fixed length time interval. This has the effect of reducing the time required for logical operation processing.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例による論理シミュレータの構
成を示す図であり、図において、１は符号情報付きラン
レングス方式による波形データと入力ピンへの信号変化
を該波形データへ変換する入力データ変換処理装置、２
は符号情報付きランレングス方式波形データ、４は波形
データを入力とし論理演算を行なう波形論理演算処理装
置であり、シミュレーションの開始時刻、終了時刻やど
の信号をファイルに書出すか等はコマンドに応じて設定
可能である。また、５は素子間の接続状態や遅延時間等
の情報が記憶された内部テーブル、６は回路接続情報に
基づき内部テーブルを生成する接続処理装置、３は入力
データ変換処理装置１゜波形論理演算処理装置４および
接続処理装置６を制御する制御装置である。FIG. 1 is a diagram showing the configuration of a logic simulator according to an embodiment of the present invention. In the diagram, 1 is an input that converts waveform data and signal changes to input pins into waveform data using a run-length method with sign information. data conversion processing device, 2
is run-length waveform data with sign information, and 4 is a waveform logic processing unit that takes the waveform data as input and performs logical operations.The simulation start time, end time, which signals to write to a file, etc. are determined according to commands. can be set. Further, 5 is an internal table in which information such as connection states and delay times between elements is stored, 6 is a connection processing device that generates the internal table based on circuit connection information, and 3 is an input data conversion processing device 1° waveform logic operation This is a control device that controls the processing device 4 and the connection processing device 6.
符号情報付きランレングス（Ｒｕｎ ｌｅｎｇｔｈ）方
式波形データ２は、第２図の項目から構成されている。The run length waveform data 2 with code information is composed of the items shown in FIG.
第２図において、７は符号情報であり、終了記号１３に
出会うまで繰り返される時間９と信号値１０のペアから
作られる波形データを判定するか否かを示すフラグであ
る。８は開始時刻情報で、９と１０とで決まる信号値の
始まる時刻を表わす。In FIG. 2, 7 is code information, and is a flag indicating whether or not to judge the waveform data created from the pair of time 9 and signal value 10, which are repeated until the end symbol 13 is encountered. 8 is start time information, which represents the time at which the signal value determined by 9 and 10 starts.
９は時間を表わすもので、９にｎが保持されている場合
、１０で表わされる信号値がｎの時間保持されることを
示す。１０の信号値は波形の状態を表わし、“１″、“
Ｏ”、”Ｘ（不定）”、”Ｚ（ハイインピーダンス）”
、”Ｈｉ’“、”Ｌｏｗ等や信号強度”ｄｒｉｖｅｎ
（大トランジスタ）”。9 represents time, and when n is held in 9, it indicates that the signal value represented by 10 is held for n time. The signal value of 10 represents the state of the waveform, “1”, “
O”, “X (undefined)”, “Z (high impedance)”
, “Hi”, “Low” etc. and signal strength “driven”
(Large transistor)”.
ｒｅｓｉｓｔｉｖｅ （小トランジスタ）°°等を含
めて表わす、１１の時間は９の時間と同じ働きである。Resistive (Small transistor) The time 11, including °°, etc., has the same function as the time 9.
１２の信号値は１０の信号値と同じ働きである。１３は
終了信号で、時間と信号値のベアで表わされる波形の終
了を示す。A signal value of 12 has the same function as a signal value of 10. Reference numeral 13 denotes an end signal indicating the end of a waveform represented by time and a bare signal value.
７の符号情報、８の開始時刻情報、９．１１の時間、１
０．１２の信号値は、レジスタ上のビットに割りつけて
もよいし、バイナリ表現でも良いし、文字列や記号を用
いて表現しても良いことは言うまでもない。また７、８
，９，１０，１１゜１２．１３の位置は１３の終了信号
と信号値との相対位置を守り、データの意味が判読でき
る限りその構成は特に限定されないことは言うまでもな
い。7 code information, 8 start time information, 9.11 time, 1
It goes without saying that the signal value of 0.12 may be assigned to bits on a register, may be expressed in binary, or may be expressed using a character string or symbol. Also 7, 8
, 9, 10, 11° 12.13, the relative positions of the end signal and the signal value of 13 are maintained, and it goes without saying that the configuration is not particularly limited as long as the meaning of the data can be read.
また７、８，９．１０，１１，１２．１３から成る符号
情報付きランレングス方式波形データはレジスタ上にあ
っても良いし、コンピュータシステムの主記憶上にあっ
ても良いし、磁気記録装置上にあっても良いし、その存
在の場所は特に限定されるものでないことは言うまでも
ない。Furthermore, the run-length waveform data with code information consisting of 7, 8, 9. 10, 11, 12. It goes without saying that it may be located above, and its location is not particularly limited.
第３図は第２図のランレングス方式波形データの一例で
ある。第３図において、１４は符号情報で、反転フラグ
が“１”であり、１６で規定される波形が反転されて使
われることを示す。１５は開始時刻情報で、その開始時
刻１７は１６で規定される波形の開始時刻を表わす。１
６は波形を表わし、第４図の形を定義する。第３図の１
４の判定フラグと１５の開始時刻により表現される波形
は第５図である。７の符号情報は、反転値が存在する信
号値にのみ効果があり、“Ｘ′°や“Ｚ““ｄｒｉｖｅ
ｎ”等、反転値の存在しない信号値はそのままの値が使
われる。入力データ変換処理装置は、入力ピンに発生す
る信号変化時刻、変化後信号値（イベント）から第２図
に示した符号情報付きランレングス方式波形データへ変
換するものである。FIG. 3 is an example of the run-length method waveform data of FIG. In FIG. 3, 14 is code information, and the inversion flag is "1", indicating that the waveform defined by 16 is used after being inverted. 15 is start time information, and its start time 17 represents the start time of the waveform defined by 16. 1
6 represents a waveform and defines the shape of FIG. Figure 3 1
The waveform expressed by the determination flag 4 and the start time 15 is shown in FIG. The code information of 7 has an effect only on signal values where an inverted value exists, and does not apply to “X′° or “Z”
For signal values that do not have an inverted value, such as "n", the value is used as is.The input data conversion processing device calculates the sign shown in Figure 2 from the time of signal change occurring at the input pin and the signal value after change (event). This is to convert to run-length waveform data with information.
第６図は制御装置３の内部構成を示す図である。FIG. 6 is a diagram showing the internal configuration of the control device 3.
図中、６ａはタイムマツピングイベント制御部、６ｂは
素子評価部、６ｃは素子リストの検索時間を高速化する
ためのタイムホイール、６ｄは素子リストである。タイ
ムホイール６ｃへの素子の登録は、素子に入力される符
号情報付きランレングス方式波形データの開始時刻によ
って行なう。In the figure, 6a is a time mapping event control section, 6b is an element evaluation section, 6c is a time wheel for speeding up the search time for the element list, and 6d is an element list. Registration of an element to the time wheel 6c is performed based on the start time of run-length type waveform data with code information input to the element.
第７図に波形論理演算処理装置の一構成例を示す。波形
論理演算手段１８は第２図の形式の符号情報付きランレ
ングス方式波形データを入力し、素子の入力ピンにあら
かじめ割り付けられていた波形レジスタ（例えば波形レ
ジスタ１９）に蓄える。波形レジスタ１９，２０，２１
．２２は第８図の構成からなる。第８図において、符号
情報レジスタ２３は第２図の符号情報を格納するもので
あり、現在時刻レジスタ２４は波形レジスタ１９の信号
値レジスタ２６が始まる時刻を格納するものである。ま
た有効時間レジスタ２５は信号値レジスタ２６の内容が
現在時刻レジスタ２４の内容から有効な時間を格納する
ものである。FIG. 7 shows an example of the configuration of a waveform logic processing device. The waveform logic operation means 18 inputs the run-length waveform data with code information in the format shown in FIG. 2, and stores it in a waveform register (for example, the waveform register 19) allocated in advance to the input pin of the element. Waveform registers 19, 20, 21
．． 22 has the configuration shown in FIG. In FIG. 8, a code information register 23 stores the code information shown in FIG. 2, and a current time register 24 stores the time at which the signal value register 26 of the waveform register 19 starts. Further, the valid time register 25 stores the time when the contents of the signal value register 26 are valid based on the contents of the current time register 24.
第９図は波形論理演算手段１８の処理のフローを示す図
である。波形論理演算手段１８は素子を評価するために
素子の種類を得（ステップ２７）、素子がインバータや
バッファと同等であるか否かを調べ（ステップ２８）、
同等であれば、さらに波形を反転するか否かを調べる（
ステップ２９）。FIG. 9 is a diagram showing the processing flow of the waveform logic calculation means 18. The waveform logic operation means 18 obtains the type of element in order to evaluate the element (step 27), checks whether the element is equivalent to an inverter or a buffer (step 28),
If they are equal, further check whether to invert the waveform (
Step 29).
反転の場合、第８図の符号情報レジスタ２３の内容を反
転させる（ステップ３０）。その後に素子に割り付けら
れた遅延値を開始時刻時間８にたし込んだり、立ち上が
り、立ち下がり遅延の指定によっては、ランレングス方
式波形データの時間９を修正して、従来の個別イベント
処理方式と同じ出力結果を求める。出力処理では波形レ
ジスタ１９．２０．２１．２２のうち、出力ビンのデー
タとして格納したものを出力するか、入力ピンのデータ
のうち、符号情報と開始時刻情報２時間を修正したもの
を出力データとして扱うようポインタを付は替える操作
でもよい（ステップ３２）。In the case of inversion, the contents of the code information register 23 in FIG. 8 are inverted (step 30). After that, the delay value assigned to the element is added to the start time time 8, and depending on the specification of the rising and falling delays, the time 9 of the run-length method waveform data is modified, and the delay value assigned to the element is added to the start time time 8. Find the same output result. In the output process, the waveform registers 19, 20, 21, and 22 that are stored as output bin data are output, or the input pin data that has been modified with code information and start time information of 2 hours is output data. It may also be an operation to attach or change the pointer so that it is handled as such (step 32).
ステップ２８においてステップ３３の処理へ移るものは
２人力以上の論理ゲートや機能ブロック。In step 28, the items that move on to the processing in step 33 are logic gates and functional blocks that require more than one person's effort.
トランジスタであるが、素子別評価手段３３によって波
形転送操作に変換されステップ２日へ再度移る。Although it is a transistor, it is converted into a waveform transfer operation by the element-specific evaluation means 33 and the process returns to step 2.
第１０図は遅延処理（ステップ３１）のフローを示す図
である。第１０図（ａ）において、遅延のないものは（
ステップ３４ａ）入力ピンの開始時刻のままである（ス
テップ３４ｂ）。単一の遅延値だけ持つ場合は（ステッ
プ３５ａ）、開始時刻を遅延時間分遅らせる（ステップ
３５ｂ、３５ｃ）。FIG. 10 is a diagram showing the flow of delay processing (step 31). In Fig. 10(a), the one without delay is (
Step 34a) Remain at the start time of the input pin (Step 34b). If there is only a single delay value (step 35a), the start time is delayed by the delay time (steps 35b, 35c).
立ち上がり遅延、立ち下がり遅延の２つの遅延を持つ場
合、小なる方の遅延を選び（ステップ３６）小なる方の
遅延値を開始時刻の修正用（ステップ３７）、（ステッ
プ３８）とし、差分（ステップ３９）、（ステップ４０
）を波形の修正用（ステップ４１）、（ステップ４２）
とする。If there are two delays, a rise delay and a fall delay, select the smaller delay (step 36), use the smaller delay value for correcting the start time (step 37), (step 38), and calculate the difference ( Step 39), (Step 40
) for waveform correction (step 41), (step 42)
shall be.
第１０図（ｂ）は第１０図（ａ）の処理Ｐ３（７，テッ
プ４１）の詳細を示し、図において、以前に処理をした
波形データが有るか否かを調べ（ステップ１０１）、無
ければ初期化しくステップ１ｏ２）、有れば継続処理に
入る（ステップ１１２）。初期化ではポインタを１にす
る。変数ＰＣをＰＰＰよりより１増加させ（ステップ１
０３）、ＰＲＰ番目の波形のレベルをＰＳＩＧＶへ（ス
テップ１０６．１１２）、ＰＳＩＧＶからＣ３ｌＧＶへ
それぞれ代入し、ｐｓｒｃｖからＣ３ｌＧＶへの変化が
立上りか否かチエツクする（ステップ１０８゜１１４）
。立上りなら、ＰＰＰの示す時間幅をＭＤＦＹ分増加さ
せ（ステップ１０９，１１５）、ＰＣの示す時間幅をＭ
ＤＦＹ分減する（ステップ１１０．１１６）、次の変化
点を調べるためにＰＲＰ＝ＰＣを実行しくステップ１１
１）、ステップ１０３へ移る。現在処理する波形データ
が無ければ、ＰＲＰに現在の波形データのポインタを代
入して戻る（ステップ１０５）。FIG. 10(b) shows details of process P3 (7, step 41) in FIG. 10(a), in which it is checked whether there is previously processed waveform data (step 101), and if there is If there is, initialization is performed (step 1o2), and if there is, the process is continued (step 112). In initialization, the pointer is set to 1. Increase the variable PC by 1 from PPP (step 1
03), assign the level of the PRP-th waveform to PSIGV (steps 106 and 112) and from PSIGV to C3lGV, and check whether the change from psrcv to C3lGV is a rising edge (steps 108 to 114).
. If it is a rising edge, the time width indicated by PPP is increased by MDFY (steps 109, 115), and the time width indicated by PC is increased by MDFY.
Decrease by DFY (steps 110 and 116), and execute PRP=PC to check the next change point.Step 11
1), proceed to step 103. If there is no waveform data to be processed at present, the pointer of the current waveform data is assigned to PRP and the process returns (step 105).
第１０図（Ｃ）は第１０図（ａ）の処理Ｐ４（，２，テ
ンプ４２）の詳細を示し、図において、以前に処理をし
た波形データが有るか否かを調べ（ステップ２０１）、
無ければ初期化しくステップ２０２）、有れば継続処理
に入る（ステップ２１２）、初期化ではポインタを“ｌ
″にする。変数ＰＣはＰＰＰより“ｌ”増加させ（ステ
ップ２０３）、ＰＲＰ番目の波形のレベルをＰＳＩＧＶ
へ（ステップ２０６．２１２）、ＰＣ番目の波形のレベ
ルをＣ３ｌＧＶにそれぞれ代入しくステップ２０７，２
１３）、ＰＳＩＧＶからＣ３ｌＧＶへの変化が立下りか
否かチエツクしくステップ２０８，２１４）立下りなら
ＰＰＰの示す時間幅をＭＤＦＹ分減する（ステップ２１
０，２１６）、次の変化点を調べるためＰＲＰ＝ＰＣを
実行しくステップ２１１）ステップ２０３へ移る。現在
処理する波形のデータが無ければ、ＰＲＰに現在の波形
データのポインタを代入して戻る（ステップ２０５）。FIG. 10(C) shows the details of the process P4 (,2, balance 42) in FIG. 10(a), in which it is checked whether there is previously processed waveform data (step 201),
If it does not exist, initialize it (step 202); if it exists, continue processing (step 212). In initialization, the pointer is
". The variable PC is increased by "1" from PPP (step 203), and the level of the PRP-th waveform is set to PSIGV.
(Steps 206 and 212), and substitute the PC-th waveform level into C3lGV, respectively.Steps 207 and 2
13) Check whether the change from PSIGV to C3lGV is a falling edge. Steps 208, 214) If it is a falling edge, reduce the time width indicated by PPP by MDFY (Step 21).
0, 216), execute PRP=PC to check the next change point (step 211) and move to step 203. If there is no waveform data to be processed currently, the current waveform data pointer is assigned to PRP and the process returns (step 205).
第１１図は波形転送操作への変換を示す図である。ここ
ではその一実施例を示すため、第１１図（ａ）でＡＮＤ
、ＮＡＮＤ、第１１図（ｂ）でＯＲ，Ｎ。FIG. 11 is a diagram showing conversion to a waveform transfer operation. Here, in order to show one example, AND
, NAND, OR, N in Figure 11(b).
Ｒ１第１１図（Ｃ）でセットリセット付きＤＦＦの場合
を示す。R1 FIG. 11(C) shows the case of a DFF with a set/reset function.
インバータフラグのクリア（ステップ４３）は反転出力
の場合を区別するための準備である。ＮＡＮＤの場合は
（ステップ４４ ａ、 ４４ ｂ） 、インバータフ
ラグを立て（ステップ４５）、最後にこの値を返す（ス
テップ４９）。ＡＮＤ系の演算は入力のうち１個でも０
°“があれば０′″を出力するので入力のランレングス
波形データ上の連続する時間に“０°′が有る間、出力
を°“０°゛とする（ステップ４６）。（ステップ４６
）の処理の後、残った時間で入力が総てパ１”の時間に
対し“１°゛を出力する（ステップ４７）、さらに処理
（ステップ４６）、（ステップ４７）にあてはまらない
時間゛Ｘ°°を出力する（ステップ４８）。Clearing the inverter flag (step 43) is a preparation for distinguishing between cases of inverted output. In the case of NAND (steps 44a, 44b), an inverter flag is set (step 45), and finally this value is returned (step 49). AND type operations are 0 even if one of the inputs is 0.
If there is "0", it outputs "0", so while there is "0" at consecutive times on the input run-length waveform data, the output is set to "0" (step 46). (Step 46
), the remaining time outputs "1°" for the time when all inputs are "P1" (step 47), and further outputs "1°" for the time when the input is "P1" (step 47), and the time "X" that does not apply to the processing (step 46) and (step 47). Output °° (step 48).
このフローは従来のシミュレーションにおいて実行され
る素子をイベント毎に評価するフローに相当する。This flow corresponds to a flow in which elements executed in a conventional simulation are evaluated for each event.
第１１図（ｂ）はＯＲ，ＮＯＨの評価フローである。FIG. 11(b) is an evaluation flow for OR and NOH.
ＮＯＲの場合（ステップ５０ ａ、 ５０ ｂ） 、
インバータフラグを立て（ステップ５１）、処理の終了
時に返す（ステップ５５）。ＯＲでは一人力でも“１°
°が存在すれば°゛１“°を出力するので、入力のラン
レングス波形データ上の連続する時間に′“０°°が有
る間、出力を“Ｉ Ｉ＋とする（ステップ５２）。（ス
テップ５２）の処理の後、残った時間で入力に総て°“
０”が入っている時間に対し“０゛を出力する（ステッ
プ５３）。入力のいずれかに°°Ｘ′が存在する時間は
“Ｘ′°を出力する（ステップ５４）。In case of NOR (steps 50a, 50b),
An inverter flag is set (step 51) and returned at the end of processing (step 55). In OR, even if you are alone, you can achieve 1 degree.
If ° exists, it outputs °゛1"°, so while there is 0°° in continuous time on the input run-length waveform data, the output is set to "I I+" (step 52). After processing 52), use the remaining time to input all °“
"0" is output for the time when "0" is entered (step 53). When °°X' exists in any of the inputs, "X'° is output (step 54).
第１１図（Ｃ）はセットリセット付きＤフリップフロッ
プの評価フローである。素子がＤフリップフロップでな
い場合、該当する評価フローで処理されるものとする（
ステップ５６）。セット入力。FIG. 11(C) is an evaluation flow of a D flip-flop with set/reset. If the device is not a D flip-flop, it shall be processed in the corresponding evaluation flow (
Step 56). Set input.
リセット入力の信号値を調べ、競合する時間は“°Ｘ“
°を出力しくステップ５７）、セット入力が“１°゛、
リセット入力が°０°′の時間は°“１°゛を出力しく
ステップ５８）、セット入力が“０゛°。Check the signal value of the reset input and find the conflicting time “°X”
To output °, step 57), set input is “1°゛,
When the reset input is 0°, output 1° (step 58), and the set input is 0°.
リセット入力が“１゛の時間は“０°′を出力する（ス
テップ５９）、Ｌかる後、残りの時間についてクロック
入力を調べ、立ち上がりクロツタと認識される時刻から
有効な時間の長さ、データ入力の値を出力として出す（
ステップ６０）。この評価素子は反転がないとしたので
、ゼロを返す（ステップ６１）。When the reset input is "1", it outputs "0°" (step 59). After the reset input is set to "L", the clock input is checked for the remaining time, and the effective time length and data are determined from the time when the rising clock is recognized. Outputs the input value as output (
Step 60). Since this evaluation element is assumed to have no inversion, it returns zero (step 61).
次に動作について説明する。第１２図のごときインバー
タを部分回路として持つ回路をシミュートする場合、符
号情報付きランレングス方式では第２図の符号情報７を
反転させる操作を行い、もしデイレイが存在する場合に
はさらに開始時刻を修正する操作を行なうだけでインバ
ータの出力波形を得る。第１３図に示すＮＡＮＤゲート
を部分回路として持つ回路をシミュレートする場合、符
号情報付きランレングス方式による波形データ論理演算
では、ＮＡＮＤの入力ビンのうち１個でも“０°゛の値
を入力とする時間区間は出力を°“１パと決められる。Next, the operation will be explained. When simulating a circuit that has an inverter as a partial circuit as shown in Figure 12, the run-length method with code information inverts the code information 7 in Figure 2, and if there is a delay, the start time is further changed. Obtain the inverter output waveform simply by performing correction operations. When simulating a circuit having a NAND gate as a partial circuit shown in Fig. 13, in the waveform data logical operation using the run-length method with sign information, even one of the NAND input bins must be input with a value of “0°”. The time interval in which the output is determined is determined to be 1 p.
第１４図に示すセット付きＤタイムフリップフロップを
部分回路として持つ回路をシミュレートする場合、符号
情報付きランレングス方式による波形データ論理演算で
は、セット端子に“１°°が入っている時間区間は、他
の入力の値によらず°“１”を出力すると決められてい
る。クロック端子に有意な信号変化の存在する時刻のみ
演算すれば出力を求められるので、Ｄ端子の入力変化を
無視できる時間もある。When simulating a circuit having a D-time flip-flop with set as a partial circuit as shown in Fig. 14, in the waveform data logical operation using the run-length method with sign information, the time interval in which “1°°” is included in the set terminal is , it is determined that "1" is output regardless of the values of other inputs.The output can be obtained by calculating only the times when there is a significant signal change at the clock terminal, so input changes at the D terminal can be ignored. I have time.
なお、上記実施例では、波形論理演算手段として、バッ
ファ、インバータ、ＯＲ，ＮＯＲ，ＡＮＤ、ＮＡＮＤＳ
Ｄタイプフリップフロップを示したが、論理シミュレー
タが備えるべき論理演算素子、ＭＯＳトランジスタ、Ｒ
ＯＭ、ＲＡＭ、ＰＬ八等いづれの素子タイプについても
波形論理演算手段を作ることが可能である。In the above embodiment, the waveform logic operation means includes a buffer, an inverter, an OR, a NOR, an AND, and a NANDS.
Although a D-type flip-flop is shown, the logic operation elements, MOS transistors, and R
It is possible to create a waveform logic operation means for any element type such as OM, RAM, PL8, etc.
〔発明の効果］
以上のように、この発明に係る論理シミュレータによれ
ば、論理シミュレータの信号表現を符号付きランレング
ス方式波形データにし、入力ビンへの信号変化を前記波
形データへ変換し、前記波形データ間を一定時刻区間一
括論理演算し、結果を次のゲートの入力とするため再び
前記波形データの形式で出力するとともに、シミュレー
ション時刻とシミュレーション対象とを制御するように
したので、イベントの処理が減り、処理の高速化が可能
となる効果がある。[Effects of the Invention] As described above, according to the logic simulator of the present invention, the signal representation of the logic simulator is made into signed run-length waveform data, the signal change to the input bin is converted to the waveform data, and the We perform batch logic operations on waveform data over a certain time interval, output the results in the waveform data format again to use as input to the next gate, and control the simulation time and simulation target, so event processing is possible. This has the effect of reducing the number of errors and speeding up the processing.
第１図はこの発明の一実施例による論理シミュレータ装
置を示す構成図、第２図はこの発明の一実施例による符
号情報付きランレングス波形データの構成図、第３図は
第２図の具体例を示す図、第４図は第３図のうち開始時
刻をゼロとした場合の波形を示す図、第５図は第３図を
波形で表現した場合の図、第６図はこの発明の一実施例
による論理シミュレータの制御装置を示す図、第７図は
この発明の一実施例による論理シミュレータの波形論理
演算装置を示す図、第８図はこの発明の一実施例による
論理シミュレータの波形論理演算処理装置の波形レジス
タを示す図、第９図はこの発明の一実施例による論理シ
ミュレータの波形論理演算手段を示すフロー図、第１０
図はこの発明の一実施例による論理シミュレータの波形
論理演算の遅延処理手段を示すフロー図、第１１図はこ
の発明の一実施例による論理シミュレータの波形論理演
算の素子別評価手段を示すフロー図、第１２図はこの発
明の一実施例による論理シミュレータをインバータ部分
回路に適応した例を示す図、第１３図はこの発明の一実
施例による論理シミュレータをＮＡＮＤ部分回路に適応
した例を示す図、第１４図はこの発明の一実施例による
論理シミュレータをセット付きＤタイプフリップフロッ
プに適応した例を示す図である。
図において、１は入力データ変換処理装置、２は符号情
報付きランレングス方式波形データ、３は制御装置、４
は波形論理演算処理装置、５は内部テーブル、６は接続
処理装置、７は符号情報、８は開始時刻情報、１８は波
形論理演算手段である。
なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a configuration diagram showing a logic simulator device according to an embodiment of the present invention, FIG. 2 is a configuration diagram of run-length waveform data with code information according to an embodiment of the invention, and FIG. FIG. 4 is a diagram showing a waveform when the start time is set to zero in FIG. 3, FIG. FIG. 7 is a diagram showing a control device of a logic simulator according to an embodiment of the present invention, FIG. 7 is a diagram showing a waveform logic operation device of a logic simulator according to an embodiment of the present invention, and FIG. 8 is a diagram showing waveforms of a logic simulator according to an embodiment of the present invention. FIG. 9 is a flowchart showing the waveform logic operation means of the logic simulator according to an embodiment of the present invention; FIG.
FIG. 11 is a flow diagram showing a delay processing means for waveform logic operations in a logic simulator according to an embodiment of the present invention, and FIG. 11 is a flow diagram showing element-by-element evaluation means for waveform logic operations in a logic simulator according to an embodiment of the invention , FIG. 12 is a diagram showing an example in which a logic simulator according to an embodiment of the present invention is applied to an inverter partial circuit, and FIG. 13 is a diagram showing an example in which a logic simulator according to an embodiment of the present invention is applied to a NAND partial circuit. , FIG. 14 is a diagram showing an example in which a logic simulator according to an embodiment of the present invention is applied to a D-type flip-flop with a set. In the figure, 1 is an input data conversion processing device, 2 is run-length waveform data with code information, 3 is a control device, and 4 is a control device.
5 is a waveform logic operation processing device, 5 is an internal table, 6 is a connection processing device, 7 is code information, 8 is start time information, and 18 is a waveform logic operation means. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
と入力ピンへの信号変化を該波形データへ変換する入力
データ変換処理装置と、 該波形データを入力とし論理演算を行なう波形論理演算
処理装置と、 回路接続情報に基づき内部テーブルを生成する接続処理
装置と、 該入力データ変換処理装置、波形論理演算処理装置およ
び接続処理装置を制御する制御装置とを備えたことを特
徴とする論理シミュレータ。(1) An input data conversion processing device that converts waveform data using a run-length method with sign information and signal changes to an input pin into the waveform data; a waveform logic operation processing device that performs logical operations using the waveform data as input; A logic simulator comprising: a connection processing device that generates an internal table based on circuit connection information; and a control device that controls the input data conversion processing device, the waveform logic operation processing device, and the connection processing device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP89185296A JPH0350638A (en) | 1989-07-18 | 1989-07-18 | Logic simulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP89185296A JPH0350638A (en) | 1989-07-18 | 1989-07-18 | Logic simulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350638A true JPH0350638A (en) | 1991-03-05 |
Family
ID=16168380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP89185296A Pending JPH0350638A (en) | 1989-07-18 | 1989-07-18 | Logic simulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350638A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002285099A (en) * | 2001-03-27 | 2002-10-03 | Aoyama Seisakusho Co Ltd | Coating agent and coated article with the same |
-
1989
- 1989-07-18 JP JP89185296A patent/JPH0350638A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002285099A (en) * | 2001-03-27 | 2002-10-03 | Aoyama Seisakusho Co Ltd | Coating agent and coated article with the same |
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