JPH03505642A

JPH03505642A - ネットワークを介して検出と制御を行う装置およびその方法

Info

Publication number: JPH03505642A
Application number: JP1500518A
Authority: JP
Inventors: サンダー，ウエンデル・ビイ; トウイツテイ，ウイリアム・ビイ
Original assignee: エシャロン・コーポレーション
Priority date: 1987-11-10
Filing date: 1988-11-01
Publication date: 1991-12-05
Also published as: AU8153791A; WO1989004517A1; SG86292G; GB2244830A; CA1317651C; EP0393117B1; GB2244830B; GB9007629D0; EP0393117A1; JPH0578054B2; EP0393117A4; DE3890947C2; AU634079B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】複数の知能セルを有するネットワーク用のプロトコル発明の背景１、　発明の分野本発明は知能と構成および制御が分布したネットワークの分野、およびそれらのネットワークが検出、通信および制御に用いられる場合に主としてネットワークに用いられる知能セルに関するものである。

２、　従来の技術ネットワーク環境において検出、制御および通信を行う商用の製品が多数ある。

それらの製品は非常に高価で高度なシステムから、知能セルをｔｌとんど持たない簡単なシステムまでの範囲にわたる。本発明は比較的大量の知能と処理能力を有するが、安価であるシステムを得ることを０指していることがわかるであろう。

市販されている１つの装置ｒＸ−１０Ｊは、たとえば電灯スイッチと電灯の間で制御を行う。電灯スイッチが動作させられると、符号パケットが電力線を通じて電灯における受信器へ送られる。符号パケットは２回送られる。１回はそれの真の形で送られ、２回目はそれの相補形で送られる。符号が受信器により受信されると、それは解釈され、電灯を制御するために用いられる。スイッチにおける送信器が電灯における特定の受信器と通信できるようにするために機械的なアナレッシング手段が採用される。

本発明は現在の装置より十分に高い性能と柔軟性を提供するものである。

出願人はＸ−１０およびその他の知られている従来の装置についての参考文献を提出するであろう。

発明の概要検出、通信および制御を行うネットワークについて説明する。プロセッサと入力／出力部を有する集積回路をおのおの含む複数の知能セルがネットワークへ結合される。製造された時に各プログラム可能なセルは独特の識別番号（４８ピツト）を受ける。

それらの識別番号はセルに永久に保たれる。セルは電力線、よシ対、無線周波数、赤外線超音波、電灯同軸等のような種々の媒体へ結合されてネットワークを形成できる。

装置の識別番号（ＩＤａ）によりネットワークは互いに区別される。特定の！！能を実行するために各ネットワーク内のセルの群が形成され、それらの群は群ＩＤｓにより識別される。通信は装置！ＤＢと、群ＩＤｓと、セルＩＤｓとを用いてネットワーク内で通信が行われる。あるセル（アナウンサー）へ、たとえばスイッチの状態を検出するタスクを割当てられ、他のセル（リスナー）へは電灯を制御するというような制御のタスクが割当てられる。セルは多数のタスクを実行でき、かつ多数の群の構成部分とすることかでき、かつ、たとえば１つの群に対するレピータとして、および別の群内のリスナーとして動作できる。製造されると、セルはセルＩＤを除いて同一である。特定の群または複数の特定の群に対するタスクを実行するためにそれらはプログラムされる。

このセルの好適な実施例はマルチプロセッサと多数のＩ１０副部を含む。任意のプロセッサが任意のＩ１０副部と通信できる。これによシ、１１０部とのインターフェイスによりひき起される潜在的な割込みなしにプログラムを連続して実行できる。１１０部はプログラム可能なＡ−Ｄ変換器とプログラム可能なり−Ａ変換器、および他の動作そ−ドのための他の回路を含む。

このネットワークプロトコルは大きな融通性を持たせ、たとえば、セルが所定の場所に置かれた後で群の形成と変更の少くとも一万を行うことができる。

このネットワークのための知能はセルの間に分布されることがわかるであろう。

一般に、ネットワークには軽く負荷がかけられるが、起ることがある競合およびその他の条件に対する備えがなされる。一般に、セルの間の通信は、ネットワークの制御機能に関連しないデータの送信のためではなくて、群に割当てられた諸機能を実行するために最適にされる。

この理由から、通常は、メツセージを運ぶパケットはイーサネット、アーパ、アップル・トーク、Ｘ　−２５およびその他の広帯域およびデータ通信装置と比較して比較的短い。

発明されたネットワークおよびセルのその他の面は本発明の詳細な説明から明らかであろう。

図面の簡単な説明第１図は本発明の典型的な用途を示すブロック図である。

第２図はセルの群化を示す線図である。

第３図はセルの群内を示すために用いられる第２図に類似の別のブロック図である。

第４図は副チャネルを説明するために用いられる線周波数である。

第５図は複数のセルを示す線周波数である。この線周波数は本発明を用いるセル群形成を説明するために用いられる。

第６図は本発明に用いられるパケットの様式を示すチャートである。

第７図は第６図のパケット様式宛先リスト部を示すチャートでちる。

第８図は本発明でセルの群を形成するために用いられる一連の過程を示す。

第９図は本発明に用いられる六者択三符号化のための符号割当てを示すチャートである。

第１０図は通信および制御セルのブロック図でちる。

第１１図は第１０図のセルのプロセッサ内で用いられる命令復号論理の一部のブロック図である。

第１２図は第１０図のプロセスの詳細なブロック図である。

第１３図は第１０図のプロセッサのためのタイミング図でおる。この図はセルによシ採用されているパイプライニングを行うために用いられるラッチとレジスタも示す。

第１４図は大者択三符号器の現在の好適な実施例を示すブロック図である。

第１５図は六者択三復号器の現在の好適な実施例第１６図は六者択三符号検査器の現在の好適な実施例を示すブロック図である。

第１７図は１１０部の１つのバッファ部電気回路図である。

第１８図はＩ１０１００ためのカウント機能とタイ・ミンク機能の電気回路図である。

第１９図は１１０部のための制御および状態マシンの電気回路図である。

第２０図はＩ１０１００組合わされるサンプルおよびホールド手段用の電気回路図である。

第２１図はデジタル−アナログ変換を行うためにＩ１０副部内に形成されたネットワークを示す。

第２２図はアナログ−アナログ変換を行うためにＩ１０副部内に形成されたネットワークを示す。

第２３図はＩ１０１００通信部分を示す電気回路図である。

第２４図はＩ１０１００通信競合のために用いられる状態図である。

第２５図はリンクレベルＡＲＱのための状態図である。

第２６図は一次局接続のための状態図である。

第２７図は二次局接続のための状態図である。

第２８図は群化装置のためのブロック図である。

第２９図はパケットによシ送るためにシステムよりが符号化され、かつセト内で符号化される形を示す線図である。

第３０図は入力／出力部の動作とセマフォレジスタの動作を説明するために用いられる線図である。

本発明の詳細な説明ネットワークにおいて通信と、検出と、制御とを行う装置と方法について説明する。ネットワークが複数の知能セルを含んでいる場合には、セルは一般にプログラム可能な１チツプ遠隔制御装置、プログラム可能な１チツプ遠隔検出装置、およびプログラム可能なｌチップ遠隔通信装置であって、（各種の媒体を介して他のセルへ相互に接続されΔ場合に、分布検出、通信、制御およびネットワーク構成知能、構成および制御を有する。装置は通信の必要を基にした階層に編成されたセルのネットワークを有する。

セルは、ネットワーク階層とは独立に動作「群」に編成される。セルの群は解機能を実行するために一般に用いられる。この機能は群内のセルへタスクを割当てることによシ実行される。セルは情報の通信と、制御と、検出とを行う。一般に、各セルは独特の識別番号を有し、双方向通信プロトコル、入力／出力、パケット処理、アナログおよびデジタル検出および制御のような情報処理タスクを行う。一般に、セルで構成されている装置は、装置全体にわたって分布されるネットワーク構成情報を格納する特性を有する。そして、自動的に送られるメツセージをセルの間で通信する。各装置は独特の識別（ＩＤ）も有する。その識別は、現在の好適な実施例においては、４８ビツトである。更に、それはプログラム可能で、多くの用途に用いることができる入力／出力Ｉ１０回路を含み、特定の検出、通信、制御、Ｉ　／　Ｏ、アナログ！１０、通信１１０、および通信ビットレートにセルを構成するために融通のきくデジタルプログラミングを行う。

本発明を完全に理解できるようにするために、以下の説明においては、特定の周波数のような特定の事項の詳細について数多く述べである。、しかし、そのような特定の詳細事項なしに本発明を実施できることが当業者には明らかであろう。

その他の場合には、本発明を不必要に詳しく説明して本発明をあいまいにしないようにするために、周知の回路、方法等は説明しない。

■ 本発明の応用の概観本発明の詳細な説明する前に、典型的な応用を理解することが以下の詳細な説明を理解する助けとなるであろう。第１図には家庭における本発明の使用を基にした簡単で典型的な応用が示されている。第１図においては、電灯２３を制御するために本発明によりスイッチ２２が用いられる。

装置２０はセル２７を含み、このセルはスイッチ２２へ接続される。セルはトランシーバ２９へモ接続される。トランシーバとセルのための電力は電源３０から供給される。その電源は線２４と２５から電力を受ける。この例のために、線２４と２５は通常の家庭用配電線（たとえばｌｌ０ＶＡＣ）であって、電源３０は５ポル）ＤＣ電源でちる。セル２Ｔは集積回路とすることが好ましい。これについては第１０図から始めてより詳しく説明する。トランシーバ２９はデジタルデータの受信と送信のための多くの周知の装置のうちの任意の１つとすることができ、ここでは送信されるデータについてはどのような処理も行わない。装置２０の全体は、スイッチを通常納めている通常の壁取付は電気ボックス内に納めるのに十分小さくできる。

装置２１も典型的なコンセントの中に納めることができるほど十分に小さくでき、電源３１とトランシーバ３−３を含む。電源３１とトランシーバ３３は電源３０とトランシーバ２９にそれぞれ構造を同じにできる。このセル２８はトランシーバ３０と、電源２９と、ンレノイドにより動作させられる電源スィッチ３２とへ結合される。セル２８は、プログラミングと識別番号を除き、セル２７と同じにできる。

それについては後で説明する。セル２８からの出力がルノイド３２を制御して電源スィッチを動作させる。その電源スィッチ°は電灯２３を電源線３４と３５へ接続する。後でわかるように、セル２８は、レオスタット（図示せず）等を制御できるデジタル出力またはアナログ出力を供給して電灯２３を減光させることができるようにする。

電源線２４と２５における切れ目２６は電源線３４または３５と必ずしも同じ回路にないことを示すために用いられる。トランシーバ２９はトランシーバ３３と必ずしも直接通信せず、トランシーバの間の通信は別のセルと、装置２０と２１の間で送られるパケットを中継するトランシーバを介するリンクを必要とすることがあることがわかるでらφう。

第１図において、トランシーバ２９と３３は電源線を介して通信する。トランシーバは数えきれないｔｌどの媒体を介して、かつ任意のボー速度で、無数のやシ方で相互に通信できる。たとえば、トランシーバはアンテナを介して無線周波数信号またはマイクロ波信号をおのおの送信し、受信できる。トランシーバは通常のよシ線または光フアイバケーブルのような通信線を介して接続でき、それによシミ力線とは独立に相互に通信する。トランシーバの間には、赤外線通信または超音波通信のような他の知られている通信媒体を採用できる。典型的な通信速度は電力線の場合には１秒間当ｆｉｌＯＫビット（ＫＢＰＳ　）である。無線周波数、赤外線媒体、より線、光フアイバリンクおよびその他の媒体の場合にはよシ高い伝送速度が可能である。

セル２Ｔはスイッチ２２の開放または閉成を検出し、それから、スイッチ２２の状態を開始するメツセージを含むパケットを用意する。そのパケットはトランシーバ２９と、線２４．２５を介してセル２８へ送られる。セル２Ｂはパケットをセル２７へ送プ返えすことによシメッセージに対する確認応答を行い、ソレノイド制御電源スィッチ３２を動作させることによシミ灯２３を点灯または消灯することによって、それが受けたメツセージに対して働きかけることも行５゜各セルは独特の４８ビット識別番号（ＩＤ番号）を有する。その識別番号はセルアドレスとも呼ばれる。現在の好適な実施例においては、各セルは製造法の一部としてその永久的な独特のＩＤ番号を受ける。（以後の製造においてはそれを変更することはできない。）約２４８個の可能なＩＤ番号で、実用的な目的のためにネットワークがどれだけ大きくなっても、またはどれだけ多くのネットワークが相互に接続されても、各セルは独特のＩＤ番号を持つことがわかるであろう。

それから、群化装置が個々のセルＩＤをアクセスし、システムＩＤを各セルに割当てる。また、群化装置はセルを群にまとめて群に関連する諸機能を行う。

第１図に示されているものについては、セル２７の主な機能が「アナウンスする」ことである、すなわち、ネットワーク通信線２４と２５および３４と３５におけるスイッチ２２の状態を送ることであることを示すために「Ａ」として示されている。一方、セル２８の第１図における主な機能がネットワークを「聴く」ことであり、とくにセル２７からのメツセージを聴くことであるから、セル２Ｂは文字「Ｌ」で示されている。後の図においては、装置２０のようなアナウ／サー装置と、装置２１のようなリスナー装置を示すために、とくに多数のセルの群形成に関連してｒＡＪと「し」指示が用いられる。説明のために、セル自体を、トランシーバが参照することなしにデータを送信または受信するものということが時にある。（ある場合には、トランシーバは単なる受動ネットワークまたは単なるワイヤとすることができる。それらのネットワークやワイヤはセルの入力端子／出力端子を線へ結合する。セルの１１０部はより線等を駆動できる出力信号を提供できることがわかるであろう。したがって、セル自体はちる媒体のためのトランシーバとして機能できる。）次に説明するように、セル２１と２８はマルチプロセッサの属性を有するプロセッサである。それらのセルを設置する前または設置した後で、アナウンサーまたはリスナーのようなセルの求められている機能を実行するため、および群化組合わせのためにそれらのセルをプログラムできる。

■ ネットワーク編成および定義Ａ、定義セル：　セルというのは、遠隔制御、遠隔検出、遠隔通信の少くとも１つを行う、知能を持ったプログラム可能な素子または複数の素子であって、他の同様な素子へ相互に接続されると、知能が分布されている通信ネットワークすなわち通信装置、制御ネットワークすなわち制御装置、および検出ネットワークすなわち検出装置を形成する。

アナウンサー：　アナウンサーは群メツセージの発信元である。

リスナー：　リスナーは群メツセージを受けるものである。

（アナウンサーはある場合にはリスナーから状態情報を求めることがある。）レピータ：　レピータというのは、他の機能に加えて媒体からパケットを読取シ、それらのパケットを放送するセルである。

群：　共通の機能（たとえば、１組の電灯を制御するスイッチ）のために−緒に動作する１組のセルが「群」と呼ばれる。

第２図において、群３７はアナウンサー３７ａと、リスナー３７ｂ、３７ｃと、リスナー４０とを有する。

群３８はアナウンサー３８ａ　と、リスナー３８ｂ１３８ｃと、リスナー４０とを含む。第２図は１つのセル（セル４０）を２つの群におけるリスナーとすることができることを示す。アナウンサー３７ａが電灯スイッチ機能を持つものとすると、それはセル３７ｂ、３７ｃ、４０を介して電灯を制御できる。同様に、アナウンサー３８ａ　に組合°わされているスイッチがセル３７ｅ、３７ｂ、４０を介して電灯を制御できる。

第３図において、群４２はアナウンサー４４．４５とリスナー４６．４１を含む。群４３はセル４４を群４２と共用するが、セル４４は群４３に対してはリスナーである。群４１はセル４７を群４２と共用するが、セル４７は群４１に対してはアナウンサーであシ、たとえば群４１のリスナー４８へアナウンスできる。セル４７は群４２に対してリスナーとしても動作する。１つのセルを図示のように１つの群に対してアナウンサーとし、′別の群に対してリスナーとすることができる（セルはそれらの機能を実行するためにプログラムできる。それについては後で説明する）。しかし、ここで意図しているように、１つのセルは２つ以上の群に対してアナウンサーとなることはできない。

（現在の好適な実施例においては、各セルは三対の入力／出力線対と選択線を有する。６対は共通の資源セットを共用する。求められている共用資源が衝突しない場合には線をいくつかの機能に対して独立して使用できる。別の機能においては、線は対として使用される。この例においては、セル２７からの一対のリードが電灯のスイッチへ結合され、別の対がアナウンサー、セル２７、からの通信のために用いられる。）副チャネル：　第４図には、よシ線５０のような共通媒体を介して通信している第１の複数のセルが示されている（セルはｒＣＪとして、アナウンサーはｒＡＪとして、リスナーはｒＬＪとして示されている）。これ（たとえばよシ線５０）は副チャネル、すなわち、全てのセルが同じ媒体を介して相互に直接通信する１組のセルである。セル４９のような副チャネルの任意の部材による放送がよシ線５０を介してその副チャネルの全ての部材により聴かれる。

チャネル：　チャネルは全てのセルが同じ媒体を用いて通信する２つまたはそれ以上の副チャネルを有する。第４図には、よシ線５２へ結合されて別の副チャネルを形成する別の複数のチャネルが示されている。セル５６と５７がよυ線７２を介して相互間で通信すると仮定する。それらは更に別の副チャネルを形成する。より線５０．５２、Ｔ２に組合わされているセルは１つのチャネルを構成する。より線５０，５２．７２が１つの連続したより線とし、１つの副チャネル５０が第２の副チャネル５２から非常に離れているために副チャネルの間の唯一の通信が、セル５６と５７の間に引かれているよυ線Ｔ２の部分を通じて行われるようにすることが可能である。この場合にはセル５６と５１が他のどのような機能（たとえばアナウンサーまたはリスナー）も果すことができることに加えて、それらのセルは「レピータ」となることを割当てられる。

第４図には群５５が示されている。この群は２種類の副チャネルにアナウンサーとリスナーを有する。

別の群Ｔ５が示されている。この群は１つの副チャネル５１と副チャネル５２にアナウンサーを有する。

それらの副チャネルは異なる媒体を使用するから、それらの副チャネルは同じチャネルの一部ではない。

ゲートウェイ：　ゲートウェイは２種類の媒体からパケットを読出して、それらのパケットを再放送する。セルをゲートウェイとすることができる。チャネルの間の通信がゲートウェイ５４を介して行われる。

第４図において、セル５８を含んでいる付加側チャネルが別の媒体、たとえば共通電力線へ結合されている。セル５８はチャネルゲートウェイ５４へ接続されている状態が示されている。そのチャネルゲートウェイはより線５２と通信する。

ゲートウェイ５４はアナウンサー機能またはリスナー機能を必ずしも行わず、むしろ、図示の実施例では、２種類の媒体の間で通信を行うことによシチャネル機能を行う。

副ネットワーク：　副ネットワークは同じ７ステム識別番号（システムＩＤ）を有する全てのセルを含む。たとえば、１つの家庭内の全てのセルは同じシステムＩＤを持つことができる。したがって、第４図のチャネルを同じ７ステムＩＤを共用している同じ副チャネルの部分とすることができる。

全ネットワーク：　全ネットワークはおのおの異なるシステムＩＤを有する複数の副チャネルを含むことができる。副ネットワークの間でパケットを交換するために通信プロセッサが用いられる。通信プロセッサハ、自分のシステムＩＤと、アドレッシングと、その池の情報を交換するパケットを翻訳する。

工場の建物は自身のシステムＩＤをおのおの有することができるが、システムＩＤを交換することによシ２つの間の制御が用いられる。（この出願においては「ネットワーク」という語はそれのよシ一般的な意味で用いられるから、この節で定義する「全ネットワーク」以外のものを指す。）後で用いる他の用語は次の通りである。

プローブ・パケット：　あふれさせることにより送られるパケットである。このパケットは、それがネットワークを通って移動するＫつれてルート情報を累積する。

群化装置：　セルの間の経路の決定を制御し、セルを群へ割当て、機能を群の部材へ割当てる装置である。

競合＝　２つまたはそれ以上のセルが同じ副チャネルで同時に放送しようとしておシ、かつそれの信号が干渉する時に存在する状態のことである。

８０群形成第５図に示されている複数のセルは通信のために家庭内の電力線を介して全て接続され、かつ同じチャネルの部分であると仮定する。更に、１つのセル、アナウンサー６０、をリスナー６５とともに群にされるものと仮定する。線５９のような、セルの間の線を用いて、どのセルが相互に直接通信できることを示す。たとえばアナウンサー６０とセル６１が相互に通信できる。（セル６１．６２．６３．６４．６６はもちろん他の群のアナウンサーまたはリスナーとすることができるが、説明のために第５図ではｒＣＪとして示されている。）アナウンサー６０とセル６１．６２．６３は相互に全て通信するから、それらのセルは同じ副チャネルにある。同様に、セル６２．６４，６５．６６は別の副チャネルにある。

（第５図には別の副チャネルがある。）しかし、重要なことは、アナウンサー６０とリスナー６５は第５図のチャネルの異る副チャネルにアシ、アナウンサー６０からリスナー６５ヘメツセージを送ることができる経路が無数にあり、たとえばセル６１と６４を通る経路またはセル６２と６４を通る経路等がある。

全てのセルは家屋の同じ配電装置上にあるが、それらのセルは相互に直接通信しないこ、とがあることに注目されたい。たとえば、家屋の長さに沿う長いワイヤと、遮断器パネルの低インピーダンスとを通ってリスナー６５へ結合されているだけである１つの回路にアナウンサー６０が設けられることがある。

セルが互いに物理的に近接していても、それらのセルの間の直接通信を阻止するために、高周波通信メツセージがその経路を通っている間に減衰させられることがある。

以下の説明においては、各セルは他のセルの放送を妨害することなしに放送できると仮定する。すなわち、メツセージは互いに干渉し合わない。ある競合が起る場合についてはこの出願のプロトコル部において取扱うことにする。

一実施例においては、アナウンサー６０とリスナー６５０群は第２８図に示されている群化装置を用いて形成される。この群が形成される前は、アナウンサー６０とリスナー６５は通常のセルでラシ、アナウンサーまたはリスナーと示されているわけではないことに注目されたい。各群化装置には製造時に独特の４８ビツトシステムＩＤ（現在の好適な実施例においては４８ビツトの番号が用いられる）を割当てることができる。現在の好適な実施例においては、各群化装置にセルが含まれる。セルのＩＤがシステムＩＤとなる。これによシ各装置は独特のシステムＩＤを確実に持つようにされる。たとえば、各家庭はそれ自体の「群化」装置を有するから、家庭内で用いられるそれ自体のシステムＩＤを有する。

このシステムＩＤはネットワーク用のセルパケットにおいて用いられる。この例においては、群化装置はセル６０と６５のセルＩＤを利用できる。（セルＩＤを得る種々の方法については後で説明する。）セルの三対の入力／出力（Ｉｌｏ）線（または選択ピン）の一対を介して通信することにより群化装置はセル６０へ接続され、その群化装置はセル６０の４８ビツトのＩＤ番号を読取る。（セルのＩＤを決定する種々の方法については次の節で説明する。）次に群化装置はランダムビット２進数を発生する。

現在の好適な実施例においてはその２進数は１０ビツトである。この数は、アナウンサー６０とリスナー６５を有する群の群識別番号（群アドレスとも呼ばれる）としても機能する。群ＩＤが既に用いられたかどうかを判定するために既に割当てられた他の群ＩＤに対して、群化装置はその数を検査する。（たとえば、１つの群化装置が、１つの家庭に割当てられている全ての群ＩＤを見失わずにいる。）群化装置はセル６０をプログラムして、そのセル６０をアナウンサーとして指定する。

群化装置はアナウンサー６０に特殊なパケット内の群番号を放送させる。そのパケットは、ネットワーク内の全てのセルがこの群の構成要素であるとして指定されたとすると、それらのセルにメツセージを確認応答させる。

群化装置はいまはセル６５のＩＤ番号を決定する。

これは、セルが設置される前でも群化装置をセル６５へ直接接続することによシ、または次の節で説明する他の方法によシ行うことができる。（セルと群にＡＳＣＩＩ名、たとえば「玄関灯」（セル名）および「外灯」（解毛）を割当てることができる。）これは、ＡＳＣＩＩ名をアクセスすることによってセルＩＤまたは群ＩＤを選択できるようにするために用いられる。

さて、群化装置はアナウンサー６０にプローブパケットを送らせる。プローブパケットはセル６５のＩＤを含む。そのパケットは、そのパケットを受ける全てのセルにそれを繰返えすことを指令し、セル６５にそのパケットに対して確認応答することを指令する。プローブパケットを受ける各セルはそれを繰返えし、繰返えされたパケットにそれ自体のＩＤ番号を加える。各セルはパケットを１回繰返えすだけである（グローブパケット２回以上繰返見されることを阻止するメカニズムについては後で説明する）。

セル６５は、図において最も直接であるようにみえるもの（セル６２を経由する）と、より長いもの、たとえばセル６１と６４を経由するものを含めて、無数の経路を通ってパケットを受ける。セル６５に最初に到遅するグローブパケットは最も直接の経路を通シ、したがって好ましい経路を通るものと仮定する。（これはセル６２を通ると仮定する。）セル６５は、プローブパケットがセル６０によシ送られ。

セル６２により繰返えされ、セル６のために意図したものであることを示すパケットをセル６５が受ける。このゑ初のパケットの後でセル６５により受けられる他のパケットはセル６５によシ捨てられる。

いまはセル６５は確認応答をアナウンサー６０へ送シ返えす。このパケットはプローブパケットの経路指定を含む（たとえばセル６２によシ繰返えされる）。そのパケットは、そのパケットを受けたことを確認するためにパケットを繰返えすことをセル６２に指令する。

セル６５に対する確認応答パケットをアナウンサー６０が受けた後で、セル６２がレピータでなければならないことをそれは決定する。群化装置は、セル６２の独特なＩＤ番号と、群番号と、セル６２にその群のレピータの機能が割当てられたことをセル６２に知らせるメツセージとを含むレピータ割当てパケットをアナウンサー６ｏに送らせる。これはセル６２に、アナウンサーセル６０と６５を含む群に対するそれらのパケットの全てを繰返えさせる。セル６２により繰返えされる群化装置の制御の下に別のメツセージがアナウンサー６ｏから送られ、セル６５をリスナーとして指定し、そのセルをその詳のためのメツセージに作用させる（セル６５は群の構成要素になる）。群化装置は、構成要素のセルに格納されている構成要素番号を構成要素へ割当てる。

上記した群形成が第８図にステップすなわちブロック６８〜７２によシ示されている。ブロック６８はグローブパケットの放送を示す（たとえば、セル６０は最初のプローブパケットを全てのセルへ退社そのパケットは宛先セルのアドレスを含む。パケットがネットワーク内を進むにつれて、パケットおよびそれらのセルのＩＤ番号を累積してパケットを繰返ニス（ブロック６９）。ブロック７０は宛先アドレスセル（たとえばセル６５）からのプローブパケットに対する確認応答（応答）を示す。このパケットは最初に受けたプローブパケットに含まれているレピータのＩＤ番号を戻す。レピータ割当てパケットがアナウンサーによシ送シ出されて各レピータに群に対するパケットを再放送させる。これがブロック７１によシ示されている。最後に、ブロック７２によシ示されているように、セル６５のような宛先セルがリスナーとして指定されている。

いくつかの種類の設置前群化装置がおることがある。たとえば、使用できることがある装置についてはたとえば第２８図を参照されたい。１つの種類は、セルを群へ予め割当てるために製造者が用いる装置である。別の種類の設置前群化装置は、小売商その他のセル売手が設置前にセルを群へ割当てるために使用できるものである。

群化装置はセルを群へ割当て、セルの機能をその群へ割当てる。群化装置はシステムＩＤをセルへ割当てることもできる。設置前群化装置により割当てられたシステムＩＤは必ずしも独特のシステムＩＤではない。（設置後群化装置は独特のシステムＩＤを各システムへ割当てる。）システムＩＤを発生するために設置前群化装置により使用できる１つの方法は、ある範囲の４８ビツトアドレスと、設置前システムＩＤとして使用するために別にされたシステムＩＤ番号とからシステムＩＤを選択する・ことである。群ＩＤおよび群アドレスとして使用するために別にされている１〜１０２３の範囲内のセルＩＤと同様に、１０２４〜２０４７の範囲内のセルＩＤは設置前７ステムＩＤとして使用するために別にできる。

群化装置と、その他のネットワーク制御装置が、設置後システムＩＤとは反対に、設置前システムＩＤを識別できることが望ましい。セルＩＤをコピーすることにより設置後システムＩＤが発生されるから、設置前システムＩＤのためＫとっておかれた範囲にはセルＩＤを割当ててはならない。したがって、その範囲内のＩＤ番号はセルへはセルＩＤとしては割当てられない。

製造者により群に予め割当てられたセットとしてセルを販売することがある。製造者により用いられる設置前群化装置の種類は、セルの不揮発性メモリに適切な符号を書込むことによりセルを群へ割当てる。使用者はそのような１組のセルを設置でき、その１組のセルが１つの副チャネルを介して通信できるのであれば、設置後群化装置による割当てなしにその１組のセルは動作するであろう。

セルが購入された時、または設置前の任意の時に使用者はセルを群へ割当てることができる。前に説明したケースとは異って、それらのセルは製造者により群へ割当てられず、割当てられないセルと呼ばれる。割当てられないセルは全て同じシステムＩＤと、割当てられたセルによってだけ使用するためにとっておかれたシステムＩＤ番号とを有する。

使用者は、製造者により使用された設置前群化装置とは異なることがある設置前群化装置を用いることによシ、１組のセルを群へ割当てる。

典型的には、それらの群化装置は１度に１つのセルに対して動作する。オペレータは新しい群ＩＤとシステム！Ｄを発生することを群化装置に指令し、それから各セルは装置へ接続される。セルが群化装置へ接続されている間にセルを群へ割当てることをオペレータは群化装置へ指令する。新しい群ＩＤとシステムＩＤを発生することをオペレータによシ指令されるまで、群化装置はセルに同じ群ＩＤとシステムＩＤをセルへ割当てる。

使用者はそのような１組のセルを設置でき、その１組のセルが１つの副チャネルを介して通信できるのであれば、設置後群化装置を使用することなしにそれは動作する。

割当てられないセルは群を構成でき、設置後に次のようにして群へ自身で割当てることができる。

第１のアナウンサーのセンサ入力部（たとえば電灯スイッチ）を介して刺激される第１のアナウンサーは群形成過程を制御する。設置前群化装置のためにとっておかれたシステムＩＤ番号の範囲からそれはシステム！Ｄを無作為に選択する。

それは群ＩＤ番号を無作為に選択する。それから、その群の構成要素である任意のセルからの応答を求める群ＩＤ番号をそれはパケットで放送する。送っているセルが任意のそのような応答を受けるとすると、それは別の群ＩＤを無作為に選択する。セルは、それが動作している装置において使用されていない群ＩＤをそれが見つけるまで、無作為な群ＩＤを選択し、かつその群ＩＤが既に使用されているかどうかを調べるために試験する過程を続ける。

工場においてプログラムされた割当てられていないセルのデフオールド構成情報がそれの機能をリスナーまたはアナウンサーとして識別する。割当てられていないセルがアナウンサーであるとすると、それはそれの検出入力が刺激されることを待ち、それが刺激されるとセルはアドレスされたパケットを群へ送る。

割当られていないセルがリスナーであるとすると、そのリスナーは電源投入後にノ（ケラトを聴く。そのセルはそれが受ける第１のパケットから群ＩＤを取シ、それ自身をその群へ割当てる。それからそのセルは応答をアナウンサーセルへ送る。この応答はパケットだけの確認応答ではない。それはそのセルを群中のリスナーとして識別するパケットであシ、そのパケットはアナウンサーによシ確認応答せねばならない。これによシ、全てのリスナー識別パケットが、過程中で競合と衝突が存在したとしても、全てのリスナー識別パケットがアナウンサーに確実に到達するようにされる。

群アナウンサーセルを送ったセルは、各応答が来るにつれて群の構成要素のリストを構成する。それからそれはパケットを各リスナーへ送って群の構成要素の番号をそのリスナーへ割当てる。

割当てられていないセルを既存の装置へ加えることができ、上の第３章において説明した上の方法に類似するやり方で群へ割当てられる。すろナーは装置と群を上の第３章におけるのと同じ方法によシ結合する。

上の例においては、アナウンサーはそれのセンサ入力を介して刺激されることを待つ。割当てられていないアナウンサーはそれの最初のセンサ入力刺激またはそれの最初に受けたパケットを待つ。それら２つの事象のうち、最初に起きた事象がアナウンサーセルの次の動作を決定する。

そのセルが最初に刺激されたとすると、そのセルは上記の例と全く同様に群形成過程を制御する。アナウンサーセルが群パケットを最初に受けたとすると、それはその群をアナウンサーとして結合する。

それから、それは、群についての構成情報（群の寸法、アナウンサーの数等）と、群の構成９１Ａの番号の割当てとを求めるパケットを群のアナウンサーへ送る。

Ｃ０群化のためのセルを識別する方法群を形成するため、またはセルを群へ加えるために必要なステップを群化装置に行わせるためには、群へ加えるセルのＩＤを知らねばならない。それから群化装置はそれらのセルＩＤを用いて、群化過程中にセルへの指令をアドレスする。群化装置を有する使用者がセルＩＤを得るために用いる方法を後で表にして示す。

下記の例においてセルと通信する群化装置またはその他の制御装置の性能は、安全手続きを用いるならば、その安全手続により制限できる。

安全手続きと、通信の制限と、安全レベルとは本発明にとっては重要ではない。

下記の例は安全手続きをとらないと仮定している。とくに、群化装置が装置の鍵（システムＩＤと暗号化の鍵）を有するのでなければ、群化装置が設置されているセルと通信す１、　セルへの直接接続。

群化装置はセルパッケージのＩ１０線へ接続でき、それからセルのＩＤを要求しているそのセルへメツセージを送る。セルが設置される前または設置された後でセルのＩＤを見つけるために物理的な接続を使用できる。システムの安全を保護するために、設置されているセルにおいてこの機能を使用者が不能にできるようにするために、知られている手段（たとえばヒユーズまたはプログラムされ不能化指令）を使用できる。

２、　特殊ビンの使用によるセルの選択選択機能を行うことを指定されたセル入力ピンを刺激することによってセルを物理的に選択するために、使用者は群化装置または他のある選択装置を使用できる。群化装置は通常の通信チャネルを介してセルと通信し、選択された全てのセルがそれのＩＤで応答することを求める放送メツセージを送る。ただ１つのセルが選択されるから、そのセルだけが要求に対して応答する。セルが設置される前、または設置された後でセルのＩＤを見つけるために物理的選択を使用できる。また、システムの安全を守るために、使用者がこの機能を不能にできるようにする手段が設られる。

３６　　以前に群化されたセルの全ての名称の質問この例においては、ＡＳＣＩＩ　ｒ群」名と「セル」名がセルへ既に割当てられていると仮定する。この方法によれば、システム中の全てのセルの許多とセル名（ＡＳＣＩＩ名）を知らせることを群化装置はそれらのセルに質問する。使用者は群化装置を用いることによシ解毛のリストをスクロールする。目標セルを含んでいると信ぜられる群名を使用者は選択する。群中の全てのセルの名と、それらのセルに割当てられたタスク（アナウンサー、リスナー、レピータ）とを群化装置は表示する。目標セルであると信ぜられるセルの名称を使用者は選択する。

選択したセルがアナウンサーであれば、そのアナウンサーの入力を刺激することによシ、そのアナウンサーを起動することを群化装置は使用者に教える。

たとえば、セルが電灯スイッチに取付けられているとすると、使用者は電灯を点滅する。セルは発表パケットを群へ送る。群化装置は通信チャネルを聴き、群番号と構成要素の番号、または起動されたアナウンサーの池の符号を発見する。

選択されたセルがリスナーセルであるとすると、そのセルの出力をトグルすることをそのセルに指令するパケットを群化装置は（アドレッシングのために群番号と構成要素の番号を用いて）そのセルへ送る。たとえば、セルが電灯を制御するものとすると、電灯は点滅する。これによシ、使用者が正しいセルを選択したことを使用者は確認できる。

目標セルがそれのセルＩＤを戻すことを指令するパケットを群化装置は目標セルへ送る。そうすると、群化装置は目標ＩＤをいまは知シ、群割当て過程を続行できる。

セルの設置前または設置後にセルのＩＤを見つける前に質問名が用いられる。

４、　群刺激この方法は、群とセルのＡＳＣＩＩ名が割当てられているネットワークにおいて用いられる。使用者は次の群発表を待つことを使用者は群化装置に指令する。それから使用者は対象とする群中のアナウンサーを刺激する。たとえば、アナウンサーが電灯スイッチであるとすると、使用者はスイッチを投する。

群化装置は発表パケットを聴いて、それから群ＩＤことを指令するパケットをそれらのリスナーへ群化装置に送らせることにより、その群ＩＤが希望の群に対するものであることを確認できる。使用者は、リスナーセルの動作を観察することにより、それが希望の群であることを確認する（たとえば、群が照明制御器で構成されるものとすると、電灯は点灯する）。

さて、その群ＩＤを用いると、各セルがそれのセル名で応答することを要求するパケットを、対象とするセルが見つかるまで群化装置は放送する。使用者はその名称を選択し、群化装置は、そのセルのＩＤを知って、群割当て過程を続行できる。

使用者が選択するものとすると、群化手続きを続行する前にセルのＩＤを確認できる。以下の手続きはそのＩＤが目標セルに対するものであることを確認するために用いられる。

選択されたセルがアナウンサーであるとすると、群化装置はアナウンサーの入力を刺激することにより、そのアナウンサーを起動することを使用者に教える。たとえば、セルが電灯スイッチへ取付けられるとすると、使用者はスイッチを点滅する。それから群化装置は群アドレスとセルの構成要素番号を見つけることができる。

選択されたセルがリスナーであれば、セルの出力をトグルすることをセルに指令するパケットを群化装置は（アドレッシングのために、群番号と構成要素番号を用いて）そのセルへ送る。たと見ば、セルが電灯を制御するものとすると、電灯は点滅する。

これにより、使用者が正しいセルを選択したことを使用者は確認できる。

５、７ナウンサを刺激この方法は、群またはセルのＡＳＣＩＩ名が割当てられていないが、アナウンサーとリスナーが割当てられているネットワークにおいて用いられる。次にアナウンサーが刺激された時にそのアナウンサのよりを含んでいるパケットを放送することを各アナウンサーに指令するパケットを、群化装置はネットワーク内の全てのセルへ送る。それから、それの検出した装置を起動することによシアナウンサーを刺激すること、たとえば、電灯スイッチアナランサに対しては電灯スイッチを入れること、を群化装置は使用者に教える。使用者はただ１つのアナウンサーを刺激するから、群化装置はセルＩＤを有するただ１つのパケットを受ける。

別のアナウンサーセルが同時に刺激される機会が存在する。おそらく他のだれかが電灯スイッチを入れ、または温度セ／すが温度変化を検出する。受けたＩＤが正しいセルに対するものであることを確認することを使用者は望むことがある。

セル！Ｄが正しいものであることを確認するために、使用者は２回目のアナウンサー刺激を行い、同じ結果が起ることを確認する。

６、　リスナーをトグルするこの方法は、解毛またはセル名が割当てられていないネットワークにおいて用いられる。自身のＩＤで応答するリスナーであるセルに質問するパケットを群化装置は放送する。群化装置は応答するセルの数を制限する必要があるから、応答を可能なセルよりのサフーセットに制限するためのＩＤビットマスクをパケットは含む。群化装置がリスナーＩＤのリストを発生すると、それは使用者が各リスナーをトグルすることを許して、リスナーセルにそれの出力をオンおよびオフさせる。目標セルがそれの出力をトグルしていることを使用者が観察するまで、使用者はリスナーセルのリストを続行する。それから使用者はセルを群化装置に対して識別し、その群化装置は群化動作を続行できる。

Ｄ、パケットフォーマットセルにより送られるパケットは数多くのフィールドを含む。たとえば、群発表のために用いられるフォーマットが第６図に示されている。他のパケットフォーマットは付録Ａにおいて述べる。各パケットは、受けるセルの入力回路を同期させる（ビット同期）ために用いられるプリアンプルで始まる。この好適な実施例において用いられるプリアンプル符号は大者択三組合わせ符号の部分として説明する（第９図）。６ビツトのフラッグフィールドが各パケットを開始し、終らせる。フラッグフィールド符号も第９図に示されている。

ここで好適なことであるが、各セルはパケット全体を読込み、競合タイマフィールドを除いてパケットについての周期的冗長符号（ＣＲＣ）　　の計算を行い、その結果を受けたパケットのＣＲＣフィールドと比較する。第１２図のＡＩ、Ｕ２Ｏ５は、パケットｃＲＣを計算するためのハードウェアと、中間結果を格納するためのＣＲＣレジスタ１３０　とを有する。

バケツ）ＣＲＣを入来パケットについて確認できないとすると、そのパケットは捨てられる。パケットＣＲＣは計算されたように１６ビツトであシ、それから六者択三符号で伝送するために、第９図の符号化を用いて２４ビツトフイールドへ変換される。（この節においては、パケットフィールドの説明の残シに対しては、第９図の六者択三組合わせ符号で符号化する前にフィールド長について説明する。）この好適な実施例においては、ＣＲＣは　ＣＣＩＴＴ標準アルゴリズム（ｘ”　＋ｘ１２＋ｘ’＋　１　）である。

システムＩＤは３２ビツトフイールドであることがいまは好ましい。４８ピツトシステムよりの他の１６ビツトがＣＲＣ計算に含まれるが、部分子パケット（第２９図）として送られることはない。

リンクアドレスフィールドは４８ピツトフイールドである。このフィールドが全部ゼロであると、全てのセルにより働きかけられるシステム全体の放送としてパケットは解釈される。たとえば、プローブパケットはリンクアドレスに対して全部ゼロのフィールドを有する。群アドレスはリンクアドレス内に含まれる。群アドレスでは初めの３８ビツトはゼロで、残りの１０ビツトは群アドレスを含む。

（前記した、工場において割当てられたセルＩＤ番号は１０２４　から２４８の範囲に及ぶ。その理由は、２１０のアドレスが群のために留保されるからである。）ある場合にはリンクアドレスは個々のセルのアドレスである。（たとえば、セルにレピータまたはリスナーのタスクが割当てられている時。）競合タイツは１０ビツトフイールドであって、タイマフィールドのｌＯビットを確認するために用いられるＣＲＣフィールド（または他の検査合計）のための付加６ビノトを有する。パケットを繰返えす各セルは、そのパケットを送るためにセルが待たねばならないとすると、このフィールドに対して作用する。他のセルによりパケットが送られているものとすると、あるセルはそれのパケーソトを送ることを待たなければならない。それが待つ時間は競合タイマフィールドをカウントダウンすることにより指示される。このフィールドをカウントダウンする速さはセルにおいてプログラムでき、その速さはネットワークの種類の関数である。そのフィールドは、ネットワークの種類により選択できる定数でスタートする。パケットを繰返光している各セルは、パケットを受けた時に、フィールド中の数からカウントダウンする。したがって、あるパケットを４回繰返光し、含まれている４個のセルのおのおのが伝送を待っているものとすると、競合フィールド中の数は、待っている回数の和を定数（たとえば全部ゼロ）から差し引いたものを反映する。

競合タイツフィールドが全部ゼロに達すると、パケットの伝送を待っているセルは、そのパケットを送るよシはそれを捨てる。これはより古いパケットが到遍することを阻止し、新しいパケットであると解釈される。

述べたように、競合タイマはそれ自身の６ビツトＣＲＣフイールドを有する。バケツ）　ＣＲＣに競合タイマフィールドが含まれるものとすると、パケットを実際に送ることができるまでパケットＣＲＣを計算することはできない。これは伝送前の最後の数マイクロ秒に多くの計算を要する。この問題を避けるために、競合タイマフィールドのために別々のＣＲＣフィールドが用いられる。競合タイマフィールドをそれの６ビツ）　ＣＲＣにより検査できないとすると、そのパケットは捨てられる。

ホップカウントフィールドは、パケットがそれの宛先に達する前にとるホップの数または再伝送の数を記録する。この４ビツトフイールドは、特定のパケットに対して許された再伝送の最大数でちって、パケットを繰返えす各セルにより減少させられる数でスタートする。たとえば、群アナウンサーにより始められたパケットにおいては、スタート「ホップｊカウントは、群中の全てのセルに達するためにパケットが行わねばならない再伝送の最大数である。したがって、１６のホップすなわち再伝送は現在実現されるものの限度である。

リンク制御フィールドはリンクプロトコルを供給し、８ビツトで構成される。このフィールドについては、プロトコルの他の層をカバーする以後の節において説明する。

乱数フィールド／寮似乱数フィールドは、パケットを最初に送るセルによシ各バクットごとに発生される８ビツト乱数を含む。パケットが繰返光される時にはその数は再発生されない。プローブパケットの再放送を制限するために、その数は第８図に関連して説明するようにして用いられる。それは、パケット全体を暗号化する暗号化に関連して使用することもできる。

ネットワーク制御フィールド（４ビツト）は経路指定の種類またはパケットの種類、たとえば、ネットワーク制御、群メツセージ、グローブメツセージ等、を示す。

出所アドレスフィールド（可変サイズ）は、たとえば、パケットを生ずるセルの４８ピツ）ＩＤ番号を含む。プローブパケットの場合には、このフィールドはアナウンサーのＩＤ番号を含む。確認応答に対してはフィールドはリスナーのＩＤを含む。群に対してアドレスされるパケットに対しては、このフィールドはソースセルの群の構成要素の番号を含む。

宛先リストについては第７図を参照して説明する。

メツセージフィールドは可変長であって、パケットにより送られる特定のメツセージを含む。典型的なメツセージが付録Ｂに含まれている。グローブパケットの場合には、フィールドは経路指定を含む。

すなわち、繰返光している各セルはこのフィールドに対するそれのＩＤ番号を含む。群がひとたび形成されると、メツセージは、たとえば、電灯を点灯すること等をリスナー６５へ告げるためにアナウンサー６０によシ用いられる。

暗号フィールドは、用いられると、暗号化されたパケットの真正なことを確認するために用いられる１６ビツトを含む。パケットのこの部分は、典型的には、パケットが繰返光される時は変えられない。

周知の暗号化技術を使用できる。

第６図のブラケット９９は、パケットのうち、パケットが繰返光される時に変更されないままである部分を表す。第８図を参照して説明するように、それらのフィールドは繰返えしを制限する九めに用いられる。

第６図のパケットの宛先リストフィールドが第７図に示されている。パケット中のメツセージを受けることを指示された群中の構成要素の数を示す４ビツトフイールドで宛先フィールドが始まる。したがって、パケットを群の１６個までの構成要素へ向けることができる。それから、その群内の各構成要素の数が次の８ビツトフイールドへ送られる。リンクアドレスに含まれている群番号と、宛先リストに含まれている構成要素の番号とは、群がひとたび形成されるとメツセージを運ぶために用いられる。宛先番号がゼロであるものとすると、パケットは群の全ての構成要素ヘアドレスされる。いくつかのパケットの種類に対しては、このフィールドは受けるセルのＩＤを含む（付録Ａ参照）。

Ｅ、あるパケットの再放送を阻止するメカニズム前記のように、パケットが放送された後で、グローブパケットは各セルにより１回だけ繰返えされる。

各セルにプログラムされている特殊なメカニズムによシ、セルは最近繰返えされたパケットを認識できるようＫされる。

第１に、各セルがパケットを送り、または再び送ると、終りフラッグに先行するパケットＣＲＣフィールドを計算することを思い出すべきである。繰返えされるパケットの場合には、少くともホップカウントが変化して、そのパケットに対して新しいパケットＣＲＣフィールドを必要とするから、新しいＣＲＣが必要とされる。このＣＲＣフィールドは次の項で説明するＣＲＣフィールドとは異なる。

繰返えしを求めている各パケットが受けられると、第６図のブラケット９９により示されているように、リンク制御の始まりから宛先リストの終りまで延びているフィールドに対してレピータのＣＲＣ番号が計算される。セルがパケットを放送するにつれて、同じ番号が既に格納されていなければ、それは１６ビツトＣＲＣ結果をそのような構成要素の円形リストに格納する。しかし、フィールド９９について計算されたレピータＣＲｂ績果を円形リストが含んでいない場合だけ、バケツ°トは繰返えされる。

したがって、繰返えしを求めている各パケットが受けられると、ＣＲＣはフィールド９９について計算される。これが第８図のブロック７３ａによシ示されている。この番号は、ブロックγ３ｂにより示されているようにセル内に含まれているＲＡＭに格納されている８つの番号のリストと比較される。格納されている番号中にその番号が見つけられないとすると、ブロック７３ｃにより示されているように新しいレピータＣＲｂ績果が格納され、パケットは繰返えされる。−万、番号が見つけられたとすると、パケットは繰返えされない。ここで実現されて、いるように、円形リストに８個の番号が格納される。すなわち、新しい番号が計算されるにつれて最も古い番号が捨てられる。

フィールド９９に関連するレピータＣＲＣの計算の使用と、円形リストの使用とによって、以前に再放送されたパケットの繰返えし°が阻止される。たとえば、電灯の連続点滅で起るように、アナウンサーが同じメツセージ列を絶えず再放送するものとしても、レピータとして指定されているセルは同じメツセージを再放送する。その理由は、メツセージを含んでいるパケットが異なるようにみえるからである。

これは本当である。というのは、各同一メツセージで送られる乱数がおそらく異なるからである。しかし、同じフィールド９９に含まれている同じメツセージ（同じ乱数）を受ける場合には、パケットおよびそれのメツセージは再放送されない。このことはプローブパケットについてはとくにそうである。したがって、上記の群の設定については、放送グローブパケットはネットワークにおいて急速に「死に絶える」。他の場合には、ある時間だけそれらは反響して、ネットワーク中に不必要なトラフィックをひき起す。

Ｆ、大者択三組合わせ符号化デジタルデータの同期伝送を用いる多くのネットワークにおいては、タイミング情報をデー名流中に埋込むために符号化が用いられる。広く用いられている１つの符号化法はマンチェスター符号化である。

マンチェスターまたはその他の符号化は上記パケットを符号化するために用いられるが、下記の符号化がいまは好ましい。

この好ましい実施例においてはデータの伝送に六者択三組合わせ符号化が用いられる。全てのデータが４ビツトニブルにまとめられ、そのような各ニブルに対シて６ビツトが送られる。それらの６ビツトは３個の１と３個のＯを有する。あらゆる６ビツト中のある組合わせにおける３個の１と３個の０を伝送することによシ、セルの入力回路を迅速に同期させ（ビット同期）、かつバイト同期されるようになることができるようにされる。これについては工１０部に関連して後で説明する。また、ひとたび同期されると（あき選択モードから）、入来ビット流中の遷移を用いて同期を維持する。

第９図の右側の欄は６ビツトパターンの可能な２００組合わせを示すものであって、ビットのうちの３つが１であり、３つがＯである。左側の欄には王者択一パターンに割当てられる対応する４ビツトパターンが示されている。たとえば、セルがニブル０１１１を送るものとすると、それは送られる前にビットセグメント０１００１１へ変換される。同様に、００００は送られる前に０１１０１０へ変換される。セルが６ビツトパターンを受けると、それはそれらを対応する４ビツトパターンへ変換して戻す。

２０個の六者択三パターンと、１６個だけの可能な４ビツトの組合わせがある。

したがって、４つの大者択三パターンは対応する４ビツトパターン割当てを持たない。六者択三パターン０１０１０１は全てのパケットに対するプリアンプルとして用いられる。

プリアンプルパターンとフラッグパターンは基本的なデータ速度で遷移を繰返えすから、それらのパターンは、データ同期を行うために入力回路により使用するのにとくに良い。割当てられていない２つの六者択三パターンを特殊条件と特殊命令のために使用できる。

したがって、セルがバケッｈｌ一般に整数バイトで用意し、伝送前に各ニブルは６ビツトパターンが割当てられる。それからプリアンプルとフラッグが加えられる。４ビツトパターンから６ビツトパターンへ変換するため、および逆に６ビツトパターンから４ビツトパターンへ変換するための回路が第１４図と第１５図に示されている。

■ 通信および制御セルＡ、セルの概観第１０図を参照して、各セルはマルチプロセンサー００と、入力／出力部１ｏγ 〜１１０と、メモリー１５と、タイミング発生器１１１とを含む。また、メモリ１１５に用いられる電圧ポンプ１１６も示されている。

このセルは通常の集積回路で実現される。たとえば、米国特許第４，６４２，４８７号に記載されているような、ゲートアレイ技術を用いてマルチプロセッサ１００ヲ製造できる。セルの好適な実施例はＣＭＯ３技術の使用を含む。第１０図の全体のセルは集積回路として１枚のシリコン基板の上に製造される。（マルチプロセッサ１００　は時には単数で呼ばれるが、後で説明するように、それは多数のプロセッサであって、とくに４個のプロセッサである。）マルチプロセッサ１００はスタック向キのプロセッサであって、４組のレジスタ１０１を有し、算術論理装置（ＡＬＵ）１０２へ入力を供給する。ＡＬＵ１０２は、この好適な実施例においては２つの別々のＡＬＵ　を有する。

メモリ１１５は、この好適な実施例においては全部で６４ＫＢの記憶装置を供給する。もつとも、この特定のサイズは重要ではない。メモリの１つの部分が命令を格納するために用いられる（　ＲＯＭ符号１１５ａ）。メモリの次の部分はラン゛ダムアクセスメモリ１１５ｂであって、通常のスタチックメモリセル（ダイナミックセルを使用できる）を複数個有する。メモリの第３の部分は、電気的に消去可能で、電気的にプログラム可能な読出し専用メモリ（耳ＥＰＲＯＭ）１１５ｃを有する。この好適々実施例においては、ＥＥＰＲＯＭ　１１５　ｃ　は浮動ゲートを有する記憶装置を採用する。それらの装置は、プログラミングと消去のためにより高い電圧（正常な動作電圧より高い）を必要とする。「オンチップ」電圧ポンプ１１６　　からよシ高い電圧が供給される。メモリ１１５　の全アドレス空間は、ＡＬＵ１０２の１つの部分であるＡＬＵ１０２２　　を介してアドレスされる。

ＲＯＭ１１５ａは、この出願において論するプロトコルの種々の層を実現するために用いられるルーチンを格納する。このＲＯＭはＥＰＲＯＭ１１５Ｃヲプログラミングするために必要なルーチンも格納する。セルのためのアプリケーションプログラムがＲＯＭ？１５ａに格納される。そのルーチンは、一般に、　ＥＰＲＯＭ１１５ＣとＲＡＭ１１５ｂ内の変数によシ駆動される「状態マシン」として作用するルーチンである。ＲＡＭ１１５ｂは通信変数と、メツセージと、アプリケーション変数と、「状態マシン」記述子とを格納する。

セルＩＤと、システムＩＤと、通信パラメータと、アプリケーションパラメータ（たとえば、群番号、構成要素番号、アナウンザー／リスナー／レピータ割当て）とがＥＥＰＲＯＭ　１１５ｃ　　に格納される。ＥＰＲＯＭ１１５ＣのうちセルＩＤを格納する部分は「書込み保護される」、すなわち、セルＩＤでひとたびプログラムされると、それを再びプログラムすることができない。

セルの入力／出力部は４つの副部１０７，１０８，１０９゜１１０を有する。それらの副部のうちの３つ　１０Ｔ。

１０８．１０９は、ネットワークと、セルへ接続されている制御装置および検出装置の少くとも１つと交信するためのリード１０３，１０４，１０５をそれぞれ有する。残りの副部１１０は１本の選択ビン１０６を有する。この選択ビンは、セルの１０を決定するために用いられるような指令を読込むために使用できる。

現在実現されるように、副部１１０はタイミングとカウントのために主として用いられる。入力／出力部は専用のアドレス空間を通じてプロ゛セッサによシアドレスされ、したがって実際にはプロセッサにとってはメモリ空間に見える。各Ｉ１０副部は各サブプロセッサへ結合できる。この特徴は、プロセッサ１００のマルチプロセッサアーキテクチャとともに、プロセッサを連続（中断させられない）動作させる。

Ｉ１０部は周知の回路から製造できる。現在の好適な実施例が第１７〜２３図に示されている。

第１０図のセルは発振器１１２　とタイミング発生器１１１も含む。後者は、第１３図に示されているバイブライニングを行うためにとくに必要なタイミング信号を供給する。第１３図の位相１〜４のための１６ｍＨｚでの動作が現在は好ましく、したがって４　ｍＨｚ　の低い命令サイクルレートを供給する。第１０図のセルに関連する他の周知の線（たとえば電力）は示されていない。

第１０図に関連する全てのセル素子が、好適な実施例においては、述べたように、１枚の半導体チップ上に組込まれる。

Ｂ、プロセッサプロセッサ１００　の現在の好適な実施例が第１２図に示されておシ、２つのＡＬＵ１０２ａと　１０２ｂと通信する複数のレジスタを含む。（「レジスタ」をベースとする装置を有するもの、および他のＡＬＵとメモリ装置のような他のプロセッサアーキテクチャを使用できる。）アドレスＡＬＵ　１０２ａ　ｕ　ｙ’ 　モ！ｊ１１５ヘアドレスを供給し、Ｉ１０副部をアクセスする。データＡｔ、Ｕ１０２ｂ　はデータをメモリと１１０部へ供給する。メモリ出力端子はレジスタ１４６とＤＢＵＳ２２３　を介してプロセッサレジスタへ結合すれる。

１６ビツトＡＢＵＳ　２２０　は１つの入力をアドレスＡＬＵ　１０２ａ　　へ供給する。ベースポインタレジスタ１１８と、実効アドレスレジスタ１１９と、命令ポインタレジスタ１２０　とがこのバスへ結合される。（それらのレジスタを示すために用いられる記号の右下隅には「Ｘ４」という記号で矢印が示されている。

これは、たとえば、ベースポインタレジスタの深さが４である。更に詳しくいえば、ベースポインタレジスタは４つの１６ビツトレジスタを有する。各プロセッサに１つの１６ピツトレジスタが設けられる。

このことは、実効アドレスレジスタと命令ポインタレジスタに対しても本当である。）　ＢＢＵＳ　２２１　　は１２ビツトまでの入力をＡＬＵ　１０２ａへ供給し、または８ビツトマでの入力をしｌラスタ１４２　を介してデータＡＬＵ１０２ｂ　へ供給する。深さが４のスタックのトップレジスタ１２２と、スタックポインタレジスタ１２３と、戻りポインタレジスタ１２４　と、命令レジスタ１２５　とがＢＢＵＳへ結合される。

ＣＢＵＳ　２２２は他の８ビツト入力をレジスタ１４３を介してＡＬＵ１０２へ供給する。ＣＢＵＳは命令ポインタレジスタ１２０　　と、深さが４のスタックのトップレジスタ１２２と、４つの桁上げフラッグ１２９と、深さが４のＣＲＣレジスタ１３０と、深さが４の次のレジスタ１３１　とへ結合される。

メモリの出力端子へ結合されているＭＢＵＳはＡＬＵ１０２ｂの出力端子からレジスタ１４５ｂ　を介して、またはメモリあるいはＩ１０部（１０７〜１１０）からデータを受けることができる。このバスはレジスタ１４６　と　ＤＢＵＳ　２２３　　を介して入力をレジスタ１１８゜１１９．１２０，１２２，１２３，１２４，１２５，１３０，１３１と桁上げフラッグ１２９へ供給する。

アドレスＡＬＵ１０２ａ　　の出力端子からレジスタ１２０　まで１６ビツトの経路がある。ＡＬＬｒ１０２ｂはＣＲＣ計算を行う回路を含む。この回路は双方向線１３３を介してＣＲＣレジスタ１３０へ直結される。

スタックのトップレジスタ１３０は線１３８を介して次のレジスタ１３１へ接続される。それら線によりレジスタ１２２の内容をレジスタ１３１へ動かすことができ、またはレジスタ１３１の内容をレジスタ１２２へ動かすことができる。現在実現されているように、それらのレジスタの間のデータの双方向、（同時）交換は実現されない。メモリの出力端子からのデータの４ビツトを命令ポインタレジスタ１２０へ直接、または線１３９を介して命令レジスタ１２５へ直接戻すことができる。

レジスタと、ＡＬＵと、メモリおよびそれらのそれぞれのバスとの間のデータとアドレスのパイプ２イニング（レジスタ１４１，１４２，１４３，１４５，１４６　’）を第１３図を参照して説明する。

スタックポインタレジスタ１２３のいずれが１つ内のデータ、または戻シボインタレジスタ１２４　のいずれか１つ内のデータを回路１２Ｔを介して直接増加または減少できる。

ＡＬＵ１０２ａ　　と　１０２ｂはそれの入力をそれの出力端子へ送ることができ、増加でき、かつそれの入力を加え合わせることができる。また、ＡＬＵ１０２ｂは加算に加えて、減算、桁送シ、桁上げフラッグ１２４０セツト（適切であれば）、アンド操作、オア操作、排他的オア操作、および１の補数算術を行う。

ＡＬＵ１０２ｂは次のレジスタ１３１　の内容とＣＲＣレジスタの内容を（経路２２２　　と　１３３を介して）１つの過程で組合わせることもでき、スタックのトップレジスタ１２２０１つの内容にそれを組合わせて、ＣＲＣ計算に用いられる次の数を供給する。また、ＡＬＵ１０２ｂは標準の桁送シを行って、低い４ビツトを高い４ビツトへ桁送りし、高い４ビツトを低い４ビツトへ桁送りすることを行えるようにする特殊なニブル特徴を提供する。また、ＡＬＵ１０２ｂは節Ｆにおいて述べた大者択三符号化または復号を行う。

１つのセルに１枚の半導体チップがある好適な実施例においては、電力と接地のためのダイの上に基本的な接点パッドと、全てのＩ１０ピンＡ、Ｂと、「読出し専用」ピン１０６とがある（側部分１０７．１０８．１０９．１１０、第１２図）。それらの接点パッドは基本的な安いパッケージ用のパッケージビンへ取付けるために用いられる。

基本的な接点パッドに加えて、この好適な実施例においては、付加パッドが第１２図のＡＤＢＵＳ　２２４とＭＢＵＳ２２５へ接続するために設けられる。１つの制御接点パッドを設けて内部メモリを不能にする。

制御接点を起動することにより内部メモリが不能にされ、ＡＤＢＵＳ　とＭＢＵＳ上のデータがプロセッサにより用いられる。これによシ、セルの外部のメモリヲ使用できる。セルが安いパッケージに納められている時は、付加接点パッドは利用できないことがある。それらの付加接点はウェハーグローブ接点により、または最少数よりも多くのビンを有するパッケージ内のビンからアクセスできる。

製造されたセルは初期化プログラムを必要とする。

ウェハープローブ時刻に、いくつかの目的のために外部メモリが用いられる。１つまたはセルをテストすることである。別の用途は、製造過程中にセル■ＤをＥＥＰＲＯＭへ書込むプログラムを供給することである。後でセルが使用される時にパワーアップブートを許すために必要なＥＥＰＲＯＭ命令をこの時に付加できる。初期化プログラムとテストプログラムはこの技術において周知である。

Ｃ，プロセッサオペレーション一般に、ＡＬＵ１０２ａ　　がメモリアドレスを供給する時にメモリの７エツチが起る。メモリアドレスは、レジスタ１１８と、実効アドレスレジスタ１１９と、または命令ポインタレジスタ１２ｏとの１つからのＡＢＵＳ上におけるベースアドレス等であるのが典型的なものであって、スタックポインタレジスタ１２３と、戻りポインタレジスタ１２４　と、スタックのトップレジスタ１２２と、または命令レジスタ１２５とからのＢＢＵＳにおけるオフセットに組合わされたものである。

ＡＬＵ　１０２ｂ　　における計算は、スタックのトップレジスタ１２２（ＢＢＵＳ）と次ルジスタ１３１　（ＣＢＵＳ）の１つ、または命令レジスタ１２５の１つからの命令の部分であることがあるデータを最も典型的に含む。

この好適な実施例においては、レジスタ１４６を介してＤＢＵＳへ結合されているメモリの出力でプロセッサが動作するが、ＡＬＵ１０２ｂへ直結されているデータでプロセッサを実現することもできる。また、実効アドレスレジスタ１１９のような、いくつかの池のレジスタにより行われる機能は他のレジスタで実効できる。しかし、実効アドレスレジスタと、かつたとえばＣＲＣレジスタを使用するとプロセッサの動作が改善される。

一般に、メモリのアドレッシングのために、ベースポインタがレジスタ１１８，１１９　′ｉたは１２０　の１つにより供給され、レジスタ１２２，１２３，１２４　　または１２５の１つからオフセットが供給される。アドレスＡＬＵ１２０ａ　はそれらのアドレスを供給ｆる。

また、一般に、ＡＬＵ１２０ｂ　　はスタックのトップレジスタと次のレジスタとの内容に対して働きかける。

例外があり、たとえば命令レジスタは中間入力をＡＬＵ１０２ｂへ供給できる。

特定のアドレッシングおよびその他の命令について以下に説明する。

Ｄ、マルチプロセッサの動作プロセッサは実効的にはマルチプロセッサ（４個のプロセッサ）である。その理由は、多数のレジスタとパイプライニングを用いるからである。それらについては第１３図を参照して説明する。説明したように、このマルチプロセッサの動作の１つの利点は割込みを必要としないこと、とくに入力信号と出力信号の取扱いに割込みを必要としないことである。

各プロセッサに別々のＡＬＵを用いることなしにマルチプロセッサの動作が行われる。この好適な実施例においては、２つのＡＬＵ、（１０２ａと１０２ｂ）、を用いることによシ設計の経済化が達成されるが、与えられた任意の時刻にはただ１つのＡＬＵが動作する。（ＢＢＵＳは入力を両方のＡＬＵへ供給することに注目されたい。）したがって、本発明のマルチプロセッサ動作を１つのＡＬＵを用いて行わせることができる。

この処理装置は、アドレスＡＬＵ　と、データＡＬＵと、メモリとを共用する４つのプロセッサを有する。

基本的な小さいサイクルが各プロセッサに対して４つのクロックサイクルをとる。各プロセッサに対する小さいサイクルが１クロツクサイクルによシオフセットされて、各プロセッサがメモリとＡＬＵを各基本的な小サイクルごとに１回アクセスできるようにする。各プロセッサはそれ自身のレジスタをセットするから、それはそれの正常な速度で独立に実行できる。したがって、この装置は４つのプロセッサを並列にパイプラインする。

第１２図の各レジスタに４つのレジスタ群の１つが組合わされる。各群はマルチプロセッサの動作を容易にし、それに第１３図のプロセッサ（１〜４）が組合わされる。４つの各群は１つのベースポインタレジスタと、実効アドレスレジスタと、命令ポインタレジスタと、スタックのトップレジスタと、スタックポインタレジスタと、戻りポインタレジスタと、命令レジスタと、ＣＲＣレジスタと、次のレジスタと、桁上げフラッグとを含む。関連する各レジスタ群は４つのプロセッサの１つに対応する。各プロセッサは命令を小サイクルで実行する。各小サイクルは４つのクロックサイクルよシ成る。第１のクロックサイクル中は、プロセッサはＡＢＵＳ　、　ＢＢＵＳおよびＣＢＵＳへの適切なレジスタをゲートする。

次のクロックサイクルにおいては、ＡＬＵは動作して、ＡＢＵＳ、ＢＢＵＳ、ＣＢＵＳのＡＬＵの入力からデータを発生する。第３のクロックサイクル中はメモリまたはＩｌｏが動作し、アドレスからＡＬＵ　１０２ａから送られ、データがメモリまたはＡＩ、Ｕ　１０２ｂにより送られる。第４のクロックサイクルと最後のサイクルは、メモリまたはＡＬＵ１０２ｂ　からＤＢＵＳを介して適切なレジスタへ供給される結果をゲートする。

プロセッサは、上記シーケンスを通じて伝わるデ−夕の波とみることができる。

各ステップにおいて、中間結果が１組のパイプラインレジスタにクロックされる。それらのパイプラインレジスタを用いることにより、７−ケンス中の個々のステップを分離することが可能であり、したがって同時に実行する４つのステップを有することが可能である。４つのプロセッサは、ＡＬＵ　　と、メモリと、工１０と、多くの制御回路を共用しているにもかかわらず、互いに妨害し合うことなしに動作できる。

バイブライニングを含むプロセッサの制御は第１１図から最もよく理解される。

各プロセッサに３ビツトカウンタと命令レジスタがある。それらが第１１図にカウンタ１３７ａ〜１３７ｄ　　として示されている。

各カウンタには命令レジスタ１２５ａ〜１２５ｄの１つがそれぞれ組合わされる。各命令レジスタへはＤＢＵＳを介してロードされる。命令レジスタにロードされると、命令がＰＬＡ　２１２へ結合される。このＰＬＡは、命令を実行するために必要とされる小サイクルの数を命令から決定し、それから、ロードされている命令レジスタ１２５ａ、または　１２５ｂ、または１２５ｃ　；ｈるいは１２５ｄ　に組合わされているカウンタ１１３ａ　または１１３ｂまたは１１３ｃあるいは１１３ｄへ３ビツトの２進数がロードされる。たとえば、命令レジスタ１２５ｃにロードされるＣＡＬＬ、　　命令の場合には、２進数０１０（３つの小サイクルを示す）がカウンタ１３７ｃ　にロードされる。（与えられた命令に対して８つの小サイクルを使用できるが、この好適な実施例においては、任意のは今に対して６つまでだけの小サイクルが用いられる。）新しい命令をフェッチさせるためにカウント値ｒｏｏＯＪが用いられる。

カウンタ中のカウント（たとえば、３ビツト）と、それに組合わされている命令レジスタ中の命令（たとえば、１２ビツト）とは、ＰＬＡ１３６　　への１５ビツト入力からである。４組のカウントレジスタと４組の命令レジスタのおのおのからの１５ビツト入力がＰＬＡ１３６へ順次結合される。これについては後で説明する。ＰＬＡ　　の出力はプロセッサの動作を制御する。更に具体的にいえば、線２１３　はＡＢＵＳ　。

ＢＢＵＳ、　ＣＢＵＳにおけるデータの流れを制御し、線２１４はＡＬＵ１０２　を制御し、線２１５　はメモリを制御し、（および、後で説明するように副部１０７゜１０８．１０９，２２０のＩ１０動作）および線２１６　はＤＢＵＳにおけるデータの流れを制御する。与えられた命令に対してＰＬＡ１３６　　により供給される特定の出力が命令セットから最もよく理解される。各命令を実行するためにプロセッサにより行われる動作は命令セットにより述べられる。

ＰＬＡから線２１３へ供給される出力は、　ＡＢＵＳ。

ＢＢＵＳ　、ＣＢＵＳ　上のデータの流れを制御する装置へ直結される。ＡＬＵ　を結合する信号は、線２１４　　を介して結合される前に、１クロック位相遅延レジスタ２１１　を介して結合される。全てのレジスタは同じレートでクロックされるから、後で述べるようにレジスタ２１７は遅延機能を行う。メモリ制御のために用いられるＰＬＡ１３６からの信号が、メモリへ結合される前に、遅延レジスタ２１γ　の２つの段を介して結合され、したがって線２１５上の信号が、線２１３上の信号よシ２クロック位相だけ遅延させられる。ＤＢＵＳに対する制御信号は、ＰＩ、Ａ　１３６を出た後で３組の遅延レジスタ２１７を介してから線２１６へ結合されるから、線２１３上の信号より３クロック位相遅らされる。レジスタ２１７は６　ｍ）Ｉｚのレートでクロックされるから、与えられた命令（たとえば、命令レジスタ１２５ａの内容）に対してＰｌ、Ａ１３６は出力制御信号を供給する。それらの制御信号は、第１のクロック位相中に線２１３　へ結合され、第２のクロック位相中に線２１４　へ結合され、第３のクロック位相中に、線２１５へ結合され、第４のクロック位相中に線２１６へ結合される。各命令サイクルの第１のクロック位相中に１カウンタ１３１ａの内容と命令レジスタ１２５ａの内容がＰＬＡ１３６へ結合される。第２のクロックサイクル中は、カウンタ１３７ｂの内容と命令レジスタ１２５ｂの内、容がＰＩ、Ａ１３６へ結合され、および第３のクロック位相と第４のクロック位相に対して同様に行われる。

ここで、命令が命令レジスタ１２５ａ〜１２５ｄヘロードされ、カウンタ１３１ａ〜１３７ｄへ、各命令を実行するために必要な小サイクルの間対応する２進カウントがロードされると仮定す“る。たとえば、レジスタ１２５ａにＣＡＬ、Ｌ命令がロードされ、０１０がカウンタ１３７ａヘロードされたと仮定する。

第１の命令小サイクルに０１０と、ＣＡＬＬに対する１２ビツト命令がＰＬＡ１３６へ結合される。この１５ビツト入力からＰＬＡ１３６はそれの出力端子へ、ＡＢＵＳ、　ＢＢＵＳ、　ＣＢＵＳ、　ＡＬＵ、メモリおよびＤＢＵＳに対するＣＡＬＬ命令の第１の小サイクル（たとえば、４つのクロック位相）を終了させるために必要な全ての制御信号を供給する。この装置はパイプライニング多重処理を用いるから、ＡＬＵへの入力であるＣＡＬＬ命令の第１のクロック位相を実行するために線２１３上の制御信号が用いられる。（この第１のクロック位相中は、バイブライン中の種々の命令に対して、他の制御線はＡＬＵ　と、メモリと、他のプロセッサのＤＢＵＳ　とを制御する。）位相２の間は、１３７ｂに対するカウンタ内のカウントと、レジスタ１２５ｂ中の命令がＰＬＡ１３６へ結合される。

位相２の間は、線２１３上の信号は、第２のプロセッサに対するＡＬＵへのＡＢＵＳ入力と、ＢＢＵＳ入力と、　ＣＢＵＳ入力とをいま制御して、レジスタ１２５ｂに含まれている命令を実行する。この第２のクロック位相中に、線２１４　上の信号が第１のプロセッサとＡＬＵ　を制御して、レジスタ１２５ａに含まれているＣＡＬＬ　命令の第２のクロック位相を実行するために必要な機能を実行する。（１位相に等しい遅延がレジスタ２１７　　により加えられたことに注目すべきである。）同様に、第３の位相中は、線２１３上の信号は第３のプロセッサに対するＡＢＵＳ　、　ＢＢＵＳ　、　ＣＢＵＳを制御して、レジスタ１２５ｃ　　に含まれている命令を実行する。線２１４上の信号はＡＬＵを制御して・　レジスタ１２５ｂに含まれている命令を実行し、線２１５上の信号はメモリ制御して、第１のプロセッサに対するレジスタ１２５ａ　中の命令を実行する。

そして、最後に、第４のクロックサイクル中は、レジスタ１２５ｄからの命令が、カウンタ１３７ｄ中のカウントとともにＰＬＡ１３６へ結合される。線２１３上の信号がＡＢＵＳ　、　ＢＢＵＳ　、　ＣＢＵＳを制御して、第４のプロセッサのためのレジスタ１２５ｄに含まれている命令を実行し、線２１４上の信号がＡＬＵを制御して、第３のプロセッサのためのレジスタ１２５ｃ中の命令を実行し、線２１５上の信号がメモリを制御して、第２のプロセッサのためのレジスタ１２５ｂ中の命令を実行し、線２１６上の信号がＤＢＵＳを制御して、第１のプロセッサのためのレジスタ１２５　ａＩ中の命令を実行する。

１６ｍＨｚ　　クロックの４サイクル後にレジスタ１３７ａ中のカウントが００１まで減少する。各クロックサイクルは、ＰＬＡ１３６により含まれているカウンタの内容の使用に続くクロックサイクルで各レジスタは減少させられる。したがって、ＰＬＡ１３６への入力は、レジスタ１２５ａ内の命令が同じであっても、変化する。これによシ、ＣＡＬＬ命令の第２の小サイクルのために必要な新しい信号を供給できるようにされる。上記のように、それらの制御信号は制御線２１３．２１４．２１５．２１６を介する制御によってリップルされる。カウント内のカウントが０００に達すると、これはそれに関連するプロセッサに対する命令フェッチとして解釈される。

したがって、４つのプロセッサは、おのおの異なるサイクル数を有する命令をおのおの同時に実行できる。与えられた任意のクロックサイクルに対して仮想線に達する制御信号は４種類の制御信号と４種類のプロセッサに対する制御信号を表す。たとえば、第１のプロセッサに関連する制御信号は、第１のサイクル中はｍ　２１３　に現われ、第２のサイクル中は線２１４　に現われ、第３のサイクル中は線２１５に現われ、第４のサイクル中は線２１６に現われる。第２のプロセッサによシ必要とされる制御信号は後に続く。第３のプロセッサと第４のプロセッサによシ必要とされる制御信号は第２のプロセッサにより用いられるものの後に続く。

信号のバイブライニングが第１３図に示されている。第１０図のプロセッサ１００のマルチプロセッサ動作が４つのプロセッサ、すなわち、プロセッサ１．２．３．４として第１３図に示されている。レジスタ群の各１つには１つのプロセッサが組合わされる。１つの命令サイクルの４つの位相が第１３図の１番上に示されている。第１３図において、命令により呼出された特定のレジスタからの内容がＡＢＵＳ、　ＢＢＵＳ、　ＣＢＵＳ　に置かれることを示すためにレジスタ１０１　が用いられる。それらのレジスタは、ＡＢＵＳ　にオイテは１１８　　と　１１９であ）、ＢＢＵＳにおいては１２２．１２３．１２４．１２５であシ、ＣＢＵＳにおいては１２０，１２２．１２９．１３０，１３１である。

第１の位相中は、群１のレジスタに以前に格納されている信号（たとえばそれらのうちの２つ）がそれらのレジスタからＡＢＵＳ、　ＢＢＵＳ％ＣＢＵＳヘゲートされる。これが起きている間に、群２レジスタに関連する信号がレジスタ１４１．１４２．１４３からＡＬＵ　１０２ａ　　と　１０２ｂヘゲートされる。これが第１３図に第１の位相欄の下にプロセッサ２として示されている。プロセッサ３に対する群３のためのメモリ中へ同時信号がレジスタ１４５ａ　　と　１４５ｂからゲートされる。そして、最後に、この第１の位相中に、群４のレジスタに関連する信号がレジスタ１４６からＤＢＵＳヘゲートされる。第２の位相中は、群１のレジスタに関連する信号はＡＬＵからレジスタ１４５へ結合される。群１のレジスタに関連する信号はＡＬＵからレジスタ１４５へ結合される。群２のレジスタに関連するデータはメモリへ結合される。群３のレジスタに関連するデータはレジスタ１４６からＤＢＵＳへ結合される。群１のレジスタに関連するそれらはＡＢＵＳ　とＢＢＵＳ　およびＣＢＵＳヘゲートされる。および、同様に、各命令サイクルの第３の位相と第４の位相の間に、このパイプライニングは第１３図に示すように続けられて、４つのプロセッサを実効的に供給する。

Ｅ、プロセッサ命令この節においては、プロセッサの各命令を特定のレジスタの動作および特定のメモリ動作とともに説明する。レジスタの内容を示すために以下においては小文字を用いる。たとえば、命令レジスタの内容がｒｉｐＪとして示される。レジスタおよびそれのフラッグを、第１２図へのそれらのレジスタおよびフラッグの相関関係とともに述べる。

第１２図の番号ｉｐ　　命令ポインタ（１４ビツト）　　　　１２０（００００〜３ＦＦＦの固定範囲）（ＲＯＭをベースとするプログラムではアクセスできない）ｉｒ　　命令レジスタ（１２ビツト）　　　　１２５（ＲＯＭ　をベースとするプログラムに対してアクセスできない）ｂｐ　　ベースページポインタ（１４ビツト）１１８（ｓｏｏｏ〜３ＦＦＦの固定範囲）（書込み専用）ｅａ　　　実効アドレスポインタ（１６ビツト）　　　１１９（ＲＯＭをベースとするプログラムに対してアクセスできない）８ｐ　　データスタックポインタ（１６ビツト）　　１２３（ｂｐからの正のオフセット、ゾロウダウン）ｒｐ　　戻Ｄスタックポインタ（８ビツト）　　１２４（ｂｐからの正のオフセット、ゾロウ７ップ）ｔｏｓ　　データスタックのトップ（８ビツト）　　１２２ｎｅｘｔデータスタツクのトップの下の項目　　１３１（８ビツト）ｃｒｃ　　スクラッチとして用いられ、または　　１３０ＣＲＣ計算において用いられる（８ビツト）ｆｌａｇｓ　　キャリイフラッグ（１ビツト）　　　１２９プロセツサＩＤ（２ビツト）戻りスタックの１番上の素子はＲＡＭ内に物理的に配置されてはいるが、それはレジスタとしてアドレス可能でもある。

命令表ＣＡＬＬ　　　　１ａａａ　　ａａａａ　　ａａａａ　　サブルーチン呼出しＣＡＬＬ　ｌｉｐ　　００００　　ａａａａ　　ａａａａ　　ライブラリィ呼出しＢＲ００１０１ａａａ　　ａａａａ　　分岐ＢＲＺ　　　　　００１０　００ａａ　　ａａａａ　　ＴＯ３上の分岐−−０ＢＲＣ００１０１１ａａ　　ａａａａ　　＃”ｖリセットにおける分岐ＣＡＬＬ　ｉｎｔｅｒｓｅｇ　００１１　ＬＬＬＬ　ＬＬＬＬ　　（す７’　ルー　５−　ン）００００　ｈｈｈｈ　ｈｈｈｈ　　２語命令ＬＩＴ　　　　　０１０１　１ｆｆｈ　ｂｂｂｂ　　負荷ｏｐ　ＴＯ８ＬＤＣ０１０１１１１ｈ　　ｂｂｂｂ　　負荷定数ＡＬＵ　　　　　０１０１　００ｅｆ　　ｆｆｆｆ　　、ｘ、ｐツクノドツブと次ＲＥＴ　　　　　０１０１　００１１　１１０１　　他の命令中の戻りまたはピットセットＩＮ、ＯＵＴ　　　０１００　０ｗｒｒ　　ｒｒｒｒ　　Ｉｌｏ　レジスタの読出し／書込みＬＤ、ＳＴ　ｂｐ＋ａ　　　０１００　１ｗａａ　　ａａａａ　　ｏ−ド、格納ＬＤ、ＳＴ　（ｂｐ＋ｐ）＋ａ　　０１ｌｐ　　ｐｗａａ　ａａａａ　　ｏ−ド、格納ＬＤＲ，ＳＴＲｒ　　０１０１０１０ｗ　ｒｒｒｒ　　ｏ−ド、格納、ＣＲＵ　ｒｅｇ各命令に対して、オペレーション、符号化およびタイミングが下に標準のＣ言語記法で述べられている。

ＣＡＬＬ　　呼出し手続きオペレーション＝ ”ｒｐ＋＋　　＝　　ｌｏｗｂｙｔｅ（ｉｐ）：”ｒｐ＋＋　　＝　　ｈｉｂｙｔｅ（ｉｐ）：ｉｐ　＝　ｄｅｓｔ：符号化：ｉｎｔｒａ−ｓｅｇｍｅｎｔ：１ａａａ　　ａａａａ　　ａａａａｄｅｎｔ−ｉｐ＋ａ＋１　：／＠ｄｉｓｐｌａｃｅｍｅｎｔ　ａ　ｉｓ　ａ１ｗａ７ｓｎｅｇａｔｉｖｅンｌ　ｎ　ｔ＠　ｒ−ＩＩ　ｅ　ｇｍ　ｅ　ｎ　ｔ：００００　ＬＬＬＬ　ＬＬＩ、Ｌ００００　ＨＨＨＨＨＨＨＨｄｅｓｔ雪Ｈ：Ｌ：　　／”１６　ｂｉｔ　ａｂｓｏｌｕｔｅ　ａｄｄｒｅｓｓ °／１ｉｂｒａｒｙ：００００　　ａａａａ　　ａａａａｄｅｓｔ＝　０ｘ８０００＋”（Ｏｘ８００１＋ａ）：／”ｔａｂｌｅ　１ｏｏｋｕｐ　ｃａｌｌ　”／タイミング：呼出しの種類　　参クロック　　　特定のメモリオペレーションｉｎｔｒａ−ｓｅｇ　　　　　３２　°ｒｐ＋＋　−１ｏ６ｙｔｅ（ｉｐ）１　　　＠ｒｐ＋＋　＝　ｈｉｂｙｔｅ（ｉＰ）Ｏｉｒ−”（ｉｐ−”ｄｅｓｔンｉｎｔｅｒｓｅｇ　　　　　　　５４　　１ｏｂｙｔｅ（ｅａ）ｗ”ｉｐ＋＋３　　ｈｉｂｙｔｅ（ｅａ）−”ｉｐ２　°ｒｐ＋＋＝ｌｏｂ）’ｔｅ（ＩＰ）ｉ　　’ｒｐ＋＋−ｈｉｂ）’ｔｅ（ｉＰ）Ｏｉｒ＝”（ｉｐ−”ｄｅｓｔ）ｌｉｂｒａｒｙ　　　　　　　　　４３　　”ｒｐ＋＋−１ｏｂｙｔｅ（ｉｐ）２　　”ｒｐ＋＋−ｈｉｂｙｔｅ（ｉｐ）１　　　ｉｐ　　＝　　ｄｅｓｔＯｉｒ−”１ｐＢＲ常に分岐オペレーション：ｉｐ　　ＩＩＩＩＩ　ｄｅｓｔ：符号化：００１０１ａａａ　ａａａａｄｅｓｔ　！　ｉｐ＋ａ＋１　：　／”ｄｉｓｐｌａｃｅｍｅｎｔ　ａ　ｉｓ　ｓｉｇｎ　ｅｘｔｅｎｄｅｄ　”／タイミング：参クロック　特定のメモリオペレーション０　　ｉｒ　＝　”（ｉｐ−ｄｅｓｔ）ＢＲＣキャリイでの分岐オペレーション：１ｆ（ＣＦ）ｉｐ＝ｄｅｓｔ；ｅｌｓｅ　　ｉｐ＋＋：符号化二００１００１ａａ　ａａａａｄｅｓｔ−ｉｐ＋ａ＋１：／”ａ　ｉｓ　ｓｉｇｎ　ｅｘｔｅｎｄｅｄ　”／タイミング：＃クロ７り　　　％定のメモリオペレーション０　　ｉｒ＝　”（ｉｐ−ｄｅｓｔ）ＢＲＺ　　　　ＴＯ８＝−０における分岐オペレーション：１ｆ（ｔｏｓ＝＝０．　ｔｏｓ＝ｎｅｘＬ＋　ｎｅｘｔ−”（＋＋５ｐ））　ｉｐ”　ｄｅｓｔ：ｅｌｓｅ　＋＋ｉｐ；符号化：００１０００ａａ　ａａａａｄｅｓｔ＝ｉｐ＋ａ＋１　：／”ｄｉｓｐｌａｃｅｍｅｎｔ　ａ　ｉｓ　ｓｉｇｎ　ｅｘｔｅｎｄｅｄンタイミング：一クロツク　特定のメモリオベレーショ／２　　　　１　　ｔｏｓ＝ｎｅｘｔ；ｎｅｘｔｗ　’（＋＋ｓｐ）；Ｏｉｒ＝　”（ｉｐ−ｄｅｓｔ）ＬＤＲレジスタをＴＯＳへ動かす（ある間接的な、インデックスされたメモリ基準を含む）ｉｆ（ｒｅｇ）（ｎｅｘｔ　＝　ｔｏｓ：　　ｔｏｓ　−ｒｅｇ）ｅｌｓｅ　　　　（ｎｅｘｔ−ｂｐ＋ＴＯ３Ｏｒ　ｎｅｘｔ＝（ｂｐ＋２ｐ）＋ＴＯ８ｌ符号化：０１０１０１００　ｒｒｒｒｒｅｇ−ｒ　　／”　ｓｅｅ　ｔａｂｌｅ　”／タイミング：１”’７り　％定のメモリオペレーション（ｉｆ　（ｂｐ＋ｐ）＋ｒｏｓ）　　　ｓ４　１ｏｂｙｔｅ（ｅａ）＝”（ｂｐ＋２ｐ）３　　ｈｉｂ）’ｔｅ（ｅａ）−”（ｂｐ＋２ｐ＋１）（ｉｆ　ｒｅｇ、ｂｐ＋ＴＯ８）　　３２　　　”ｓｐ−−＝ｎｅｘｔｉｆ（ｒｅｇ）ｎｅｘｔ　＝　ｔａｇ；１　　ｉｆ（ｒｅｇ）　ｔｏｓ　＝　ｒｅｇｅｌｓｅ　ｎｅｘｔ＝ｂｐ＋ＴＯ８，ｅａ＋ＴＯ３Ｏｉｒ　＝　　”（”＋１ｐ）ＳＴＲＴＯＳをレジスタに格納（ある間接的な、インデックスされたメモリ基準を含む）オペレーション：ｉｆ（ｒｅｇ）　（ｒｅｇ　＝　ｔｏｓ：　ｔｏｓ＝　ｎｅｘｔ：）ｅｌｓｅ　　　　（ｂｐ＋ＴＯ５ｗｎｅｘｔ　ｏｒ（ｂｐ＋２Ｐ）”ＴＯ８＝ｎｅｘｔ）ｎｅｘｔ　−”（＋＋ｓｐ）：符号化：０１０１０１０１　ｒｒｒｒｒｅｇ−ｒ　／”　ｓｅｅ　ｔａｂｌｅンタイミング：一クロツク　特定のメモリオペレーション（ｉｆ（ｂｐ＋ｐ）＋ＴＯ８）　　　５４　１ｏｂ）’ｔｅ（ｅａ）−”（ｂｐ＋２ｐ）３　　ｈｉｂｙｔｅ（ｅａ） ♂（ｂｐ＋２ｐ＋１　）ｉｆ（ｒｅｇ、ｂｐ＋ＴＯ８）　　３２　　ｔｆ（ｒｅｇ）ｒｅｇ−ｔｏｓ：ｅｌｓｅ　ｂｐ＋ＴＯ８，ｅａ＋ＴＯ８ −ｎｅｘｔｌ　　ｉｆ（ｒｅｇ）　ｔｏｓ　＝　ｎｅｘｔ：ｎｅｘｔ麿”（＋＋ｓｐ）：Ｏｉｒ譚”（＋＋ｉｐ）：レジスタ割当て００００　　Ｆｌａｇｓ　　　　　　　ＣＦｘ　ｒＤｌ　　ｒＤｏｏｏｏｌ　　ＣＲＣｌｏｗ　ｂｙｔｅ　ｃｈｔｇｈ　ｂｙｔｅ　　ｉｎ　ＴＯＳ）００１０　１ｏｗｂｙｔｅ（ｂｐ）　　　　　　　　　／”ｗｒｉ　ｔｅ　’／ｎｅｘｔ　（”０ＶＥＲ″１ｎｓｔｒｕｃｔｉｏｎ）　／”ｒｅａｄ　”１０１１０　　ｓｅｅ　ＲＰＯＰ、　ＲＰＵＳＨｏ　１１１　”（ｂｐ＋ＴＯ８）　　／”　１ｎｄｅｘｅｄ　ｆｅｔｃｈ、５ｔｏｒｅン１０００　”（”（ｂｐ＋０）＋ＴＯ８）　／”１ｎｄｅｘｅｄ　１ｎｄｉｒｅｃｔン１００１　　　°（”（ｂｐ＋２）＋ＴＯ８）　　／”１ｎｄｅｘｅｄ　１ｎｄｉｒｅｃｔ　”／１　ｏｌ　０” （”（ｂｐ＋４）＋ＴＯ８）　／’　１ｎｄｅｘｅｄ　１ｎｄｉｒｅｃｔンＩＱＩ　ｌ　　”（”（ｂｐ＋６）＋ＴＯ８）　　／”１ｎｄｅｘｅｄ　１ｎｄｉｒｅｃｔ　”／ＲＰＯＰ　　　　ＰＯＰ　　リターンスタックｎｅｘｔ　＝　ｔＯｓ：タイミングニークロック　　特定のメモリオペレーション２　　°５ｐ−−＝　ｎｅｘｔｎｅｘｔ　　＝　　ｔａｇ：ＲＰＵＳＨｔｏ８を戻りスタックへ押すｔｏｓ　　＝　　ｎｅｘｔ：ｎｅｘｔ　　−”（”ＩＩＰ）：符号化：タイミングニークロック　　特定のメモリオペレーション２　　　”（＋＋ｒｐ）　”　ｔｏａ：１　　　ｔｏｓ　　”　　ｎｅｘｔ；ｎｅｘｔ　＝　”（＋＋ｓｐ）：Ｏｉｒ　＝　　”（＋＋１ｐ）ＩＮ　　　　Ｉｌｏ　レジスタをＴＯＳへ動かすオペレーション：中（ｉｐ−−）＝　　ｎｅｘｔ；ｎｅｘｔ　　ｔ＝　　ｔｏｓ；ｊ０８　　＝’ｒｅｇ；符号化：０１００００ｒｒ　ｒｒｒｒタイミングニークロック特定のメモリオペレーション３　　　２　　”ａｐ−−＝　ｎｅｘｔｎｅｘｔはｔｏ８；１　　　ｔｏｓ　”　ｒｅｇ：Ｏｉｒ！　　”（＋＋ｉｐ）：ＯＵＴ　　　　ＴＯＳ　を　Ｉ１０レジスタに格納するオペレーション：ｒｅｇ　ゴ　ｔｏｓ：ｔｏｅ　　−ｎｅｘｔ；Ｈｅｘｔ　　−＠（＋＋ｓｐ）：符号化：０１０００１ｒｒ　ｒｒｒｒタイミングニークロック　　　特定のメモリ動作２　　ｒｅｇ　＝　ｔｏｓ；１　　ｔｏｓ　＝　ｎｅｘｔ：ｎｅｘｔ　−’（＋＋ｓｐ）：Ｏｉｒ　＝　”（＋＋ｉｐ）：ＬＤＣ（ＴＯＳへ）定数を格納するオペレーション：ｌ５ｐ−−−ｎｅｘｔ：ｎｅｘｔ　　−ｔｏｓ：ｔｏｓ　　”　ｃｏｎｓｔａｎｔ：符号化：０１０１１１１Ｈｂｂｂｂｉｆ（Ｈ＝−０）　ｃｏｎｓｔａｎｔ　−００００：ｂｂｂｂ；ｅｌｓｅ　ｃｏｎｓｔａｎｔ　−ｂｂｂｂ：００００タイミング：ｔクロック　　特定のメモリオペレーション２　　’（ｓｐ−−）　＝　ｎｅｘｔ：ｎｅｘｔ　−ｊｏｌＩ＊１　　ｔｏｓ　＝　ｃｏｎｓｔａｎｔ：Ｏｉｒ−”（”＋１ｐ）ＬＤ（ｂｐ＋ａ）　　　ベースページからロードするオペレーション： ”ａｐ−−−ｎｅｘｔｎｅｘｔ　　＝　　ｔｏｓｔｏｓ　　＝　　”（ｂｐ＋５ｏｕｒｃｅ）：符号化：Ｑ１００１０ａａ　ａａａａ参クロック　　特定のメモリオペレーション２　　°５ｐ−−”　ｎｅｘｔ：ｎｅｘｔ“ｔｏｓ；１　　　ｔｏｓ　＝　”（ｂｐ＋５ｏｕｒｃｅ）：Ｏｉｒ讃”（＋＋１ｐ）Ｌ　Ｄ　（ｂｐ＋ｐ）＋ａ　　間接的にロードする（バイトがｂｐ＋ｏｆｆｓｅｔにおけるポインタによシアドレスされ、それからＴＯＳによりインデックスされるＴＯＳ　）オペレーション： ”５ｐ−−ｍ　ｎｅｘｔ：ｎｅｘｔ　＝　　ｔｏｓｔｏｓ＝　　”（”（ｂｐ＋２ｐ）＋ｏｆｆｓｅｔ）：符号化：０１１ｐ　ｐｏａａ　ａａａａｏｆｆｓｅｔ　＝　ａａ　ａａａａタイミング：ｔクロック　　特定のメモリ動作４　１ｏｂｙｔｅ（ｅａ）　−”、（ｂｐ＋２ｐ）３　　ｈｉｂｙｔｅ（ｅａ） −”（ｂｐ＋２ｐ＋１）２　　’５ｐ−−−ｎｅｘｔ：ｎｅｘｔ　＝　ｔａｇ：］　　ｔｏｓ＝”（ｅａ＋ｏｆｆｓｅｔ）Ｏｉｒコ”（＋＋１ｐ）ＳＴ　（ｂｐ＋ａ）　　ベースページに格納するオペレーション： ”（ｂｐ＋ｄｅｓｔ）＝　　ｔｏｓｔｏｓ　　”　　ｎｅｘｔ：ｎｅｘｔ　＝　　”（＋＋ａｐ）符号化：０１００１１ａａ　ａａａａｄｅｓｔ　＝　ａａ　ａａａａタイミング： φクロック　　特定のメモリオペレーション２　　”（ｂｐ＋ｄｅｓｔ）−ｔｏｓ：１　　ｔｏ８　勘　ｎｅｘｔ：ｎｅｘｔ　　ロ　箕＋＋５ｐ）Ｏｉｒ　＝　”（＋＋１ｐ）ＳＴ（ｂｐ＋ｐ）＋ａ間接的釦格納する（ａだけオフセットされたｂｐ＋２ｐにおけるポインタによりアドレスされたバイト中へのＴＯ８）オペレーション： ”（”（ｂｐ＋２ｐ）＋ｏｆｆｓｅｔ）−ｔｏｓ：ｔｏｓ　　−ｎｅｘｔ；ｎｅｘｔ　　＝　　”（＋＋１ｉｐ）符号化：０１１ｐ　ｐｌａａ、ａａａａｏｆｆｓｅｔ　−ａａ　ａａａａタイミング：参クロック　特定のメモリ動作４　１ｏｂｙｔｅ（ｅａ）＝　’（ｂｐ＋２ｐ）３　　ｈｉｂｙｔｅ（ｅａ）− ”（ｂｐ＋２ｐ＋１）２　　”（ｅａ＋ｏｆｆ）ａｔ　ｔｏｓｌ　　ｔｏｓ　− ｎｅｘｔ：ｎｅｘｔ＝　”（＋＋５ｐ）Ｏｉｒ　＝　”（＋＋１Ｐ）（ＡＬＵ群〕ｈｉｂｙｔｅ（ｉｐ）＝　　”ｒｐ−−：ｉｏｂｙｔｅ（ｉｐ）ｍ　　”ｒｐ− −；ｔｏｓ　　−ｔｏｓ　　ｏｐ　　ｎｅｘｔ：３ｗｉ　ｔｃｈ　　（ｓ）（ｃａｓｅ　　Ｏ：　ｎｅｘｔ＝ｎｅｘｔ：　　　／”ｔｙｐｉｃａｌ　ｕｎａｒｙ　ｏｐ　７ｃａｓｅ　１：　ｎｅｘｔ＝　”（＋＋ｓｐ）：　／”　ｔｙｐｉｃａｌ　ｂｉｎａｒｙ　ｏｐン符号化：０１０１　００ｒｆ　　ｆｆｆｆｏｐ　＝　ｆｆｆｆｆ　／”ａ　ｅｑｕａｌ　ｔｏ　ｈｉｇｈ　ｏｒｄｅｒ　ｆ　ｂｉｔンｓ　＝　（１ｍｘｕｎａｒ）’　ｏｐ）ｅ　（０−−ｂｉｎａｒｙ　ｏｐ）ｏｐ表：符号　　　オペレーション　　　　　　桁上げ状態０００００　　　ｔｏｓ＋　ｎｅｘｔ　　　　　　　ａｒｉｔｈ桁上げ００００１　　　ｔｏｓ　”　ｎｅｘｔ　＋　ｃａｒｒｙ　ａｒｉｔｈ桁上げ０００１０　　　　ｎｅｘｔ−ｔｏｅ　　　　　　　ａｒｉｔｈ借り００（０１ｎｅｘｔ−ｔｏｓ−ｃａｒｒ）’　　ａｒｉｔｈ借シ００１００　　　　ｔｏｅ−ｎｅｘｔ　　　　　　　　ａｒｉｔｈ借り０１０００　　　　ｔｏｓ　ＡＮＤ　ｎｅｘｔ　　　　不変０１００１　　　　ｔｏｓ　ＯＲｎｅｘｔ　　　　　不変０１０１０　　　　ｔｏｓ　ＸＯＲｎｅ：ｃｔ　　　　不変０１１００　　　　ｄｒｏｐ　　　　　　　　　不変０１１０１ｓｗａｐ−ｄｒｏｐ　　　　ｕｎｃｈａｎｇｅｄ０１１１１　　　　ＣＲＣ５ｔｅｐ　　　　　　　不変１００００　　　　　ａａｌ　（ＴＯ８）　　　　　　　ｔｏｓ　７１０００１　　　　　ａｓｒ　（ＴＯ８）　　　　　　　０１ｏｏｘｏ　　　　　ｒｏｔａｔｅ　　１ｅｆｔ（ｔｏｓ）　　ｔｏｓ７１００１１　　　　　ｒｏｔａｔｅ　　ｒｉｇｈｔ（ｔｏａ）ｔｏｇ。

１０１００　　　　ｔｏｓ　　　　　　　　　　　ｐａｒｉｔｙ（ＴＯ８）１０１１１　　　　３ｏｆ６　　ｅｎｃｏｄｅ　　　　　　有効で６けれＨ４ット− ｐる１１０００　　　　１ｓｌ　　（ＴＯ８）１１００１　　　　１ｓｒ　　（ＴＯ８）１１０１０　　　　４だけ左へ桁送シ１１０１１　　　　４だけ左へ桁送シ１１１００　　　交換１１１０１　　　　　ｔｏｎ　　（ＮＯＰ）１１１１０　　　　　Ｎ０Ｔ（ＴＯ８）１１１１１　　　　六者択三復号タイミング：８　　　　＃クロック　　　特定のメモリ動作（ｉｆ　ｒ−叫）　　　　３　　ｈｉｂｙｔｅ（ｉＰ）　”　”ｒｐ−；　）（ｊｆ　ｒ＝＝１）　　　　２　１ｏｂｙｔｅ（ｉｐ）　＝　”ｒｐ−；　）１　　ｔｏｓ　ｍ　ａｌｕ　ｏｕｔｐｕｔ（ｉｆ　ｒ”−１）　　　３　１ｏｂｙｔｅ（ｉｐ）−”ｒｐ−−＋ン２　　ｔｏｓ　−ａｌｕ　ｏｕｔｐｕｔｌ　　”（＋＋ｓｐ）　＝　ｎｅｘｔｏ　　ｉｒ−”（＋＋１ｐ）ＳＷＡＰ　特殊な場合ＴＯ８とＮＥＸＴの交換は、ＴＯ３とＮＥＸＴの間の直接データ経路を用いるＡＬＵ　ｏｐｓの特殊なケースである。ＮＥＸＴ１／ジスタは、ＴＯ３Ｋ　ＮＥＸＴの内容をｏ−トスル前Ｋ、ＴＯ８のＣＣをパイプラインレジスタを介して受ける（非同時転送）。

ＯＰ動作：＋＋ｉｐ；符号化：短　　　　　００１０　１０００　００００長　　　　　０１０１　０００１　１１０１タイミングニークロック　　　特定のメモリ動作短　　　　　　　　　　　１（ＢＲ＋１）　　　　　　　　　　Ｏｉｒ　＝　”（＋＋ｉｐ）長　　　　　　　　　　　２１　　　ｔｏｓ　　＝　　ｔｏｓ０１ｒ　　”　　”（＋４−ｉｐ）ＲＥＴ　　　サブルーチンから戻る動作：ｈｉｂ）’ｔｅ（ｉｐ）　＝　’ｒｐ−１ｏｂｙｔｅ（ｉｐ）　＝　”ｒｐ−− ＋＋ｉｐ：符号化：タイミングニークロック　　　特定のメモリ動作３　　ｈｔｂｙｔｅ（ｉｐ）　”　”ｒｐ−−２１ｏｂｙｔｅ（ｉＰ）　”　　 ”ｒｐ−−１ｔ０８　零ｔｏａＯｉｒ＝”（＋＋１ｐ）１１’ＬＩＴＥＲＡＬ　　Ｇｒｏｕｐ　）動作：ｔｏｅ　ｘ　ｔｏｓ　ｏｐ　ｃｏｎｓｔａｎｔ　；符号化：０１０１　１ｆｆＨｃｃｃｃＯｐ諺ｆｆｉ　ｆ　（Ｈ”−０）　ｃｏｎｓ　Ｌａｎｔ−００００ａｃｃｃｃｅｌｓｅ　ｃｏｎｓｔａｎｔｗ　ｃｃｃｃ：００００ｏｐ表：符号　　動　作　　　　　　　　　桁上げ状態００　　　　ｔｏｓ　＋ｃｏｎｓｔａｎｔ　　　　　ａｒｉｔｈ桁上げ０１　　　ｔｏｓ−ｃｏｎｓｔａｎｔ　　　　ａｒｉｔｈ借シ００　　　　ｔｏｓ　ＡＮＤ　ｃｏｎｓｔａｎｔｌ　ｉ　　　　ｃｏｎｓｔａｎｔ（ｓｅｅ　ＬＤＣ）Ｆ、大者択三回路前記したように、伝送のために４ビツトニブルを６ビツト語へ符号化する手段（第１４図の符号器）と、６ビツト語を４ビツトニブルへ復号する手段（第１５図の復号器）とをＡＬＵ１０２ｂは含む。符号器と復号器は、変換を両方向に非常に迅速に行えるようにするハードワイヤド論理を用いる。更に、セルによシ受けられた６ビツト語が実際には大者択三符号である、すなわち、３つが０で、３つが１である（第９図）ことを確認するための回路が第１６図に示されている。

第１４図を参照して、レジスタ１４２が示されている。レジスタの４ビツトがデータＤＯ−Ｄ３を含んでいる。このデータを符号化するためにＡＬＵが指令されたとすると、結果としての６ビツトがラッチレジスタ１４５ｂへ結合される。第９図に示されている変換を行うために、ＤＯビットがレジスタ１４５ｂの初段へ直結されてＥｏｌすなわち、符号化されたビット、になる。また、ビットＤ３がレジスタへ直結されてＥｓになる。残りの各ピッ）Ｅ１＃Ｅ４が論理回路１５３〜１５０によシそれぞれ供給される。

それらの各論理回路はり、％Ｄｔ　ｓ　Ｄｚ　、Ｄｓを受けるために結合される。各論理回路は通常のゲートを含む。それらのゲートはそれのそれぞれのブロック内に示されている式を実現する。それらの式が標準的なｒＣＪ言語（ｒ　＆　Ｊ＝論理アンド、「！」＝論理ノツ）、ｒ　ｌ　Ｊ＝論理オア）で示されている。

それらの式は通常のゲートで実現できる。

第１５図の復号器が同様のフォーマットで示されている。この時には符号化されたデータの６ビツトがレジスタ１４２の中に示されている。データの復号された４ビツトがレジスタ１４５の中に示されている。第１９図に示されているパターン割当てを実現するために、Ｅｏ　ビットがレジスタ１４５へ直結されてＤｏとなる。Ｅ、　ビットがレジスタ１４５へ直結されてＤ３となる。論理回路１５４と１５５がピッ）Ｄ２　とり、をそれぞれ供給する。回路１５４はピッ）Ｅｏ　、Ｅｌ　、Ｅ４　、Ｅｓを受けるために結合され、回路１５５はＥＯ，Ｅｌ、Ｅｌ、Ｅ、を受ける（Ｄｏ−Ｄ、　　ビットを供給するためＩｃＶｉＥ２は用いられない）。６ビツトパターンのあるものは用いられず、他のものは同期のために用いられるから、データニブルへの変換は不要である。）回路１５４と１５５は通常の論理ゲートから構成され、示されている式を実現する。記号「Ａ」は式中の排他的オア機能を表す。

第１６図の回路は、述べたようＫ、受けた６ビツト語が３つの０と３つの１を含んでいることを確認する。符号化された語はスタックのトップレジスタ１２２から２つの全加算器１５７と１５８へ結合されているのが示されている。それらの加算器段はＡＬＵ　１０２ｂに含まれている。各加算器はＸ、Ｙと桁上げ入力を受け、和と桁上げ出力を供給する。それらの通常の加算器段は、図示のように、符号化された語の１ビツトを受けるためにおのおの結合される。

（各ビットのアドレス１５７　　と　１５８のいずれかの入力端子へのどの結合も使用できる。）加算器１５７と１５８の桁上げ出力端子が排他的オアゲート１５９へ結合される。加算器１５７と１５８の和出力端子が排他的オアゲート１６０へ結合される。ゲート１５９と　１６０の出力端子がアンドゲート１６１　の入力端子へ結合される。このアンドゲートの出力がそれの高い状態にあるとすると、レジスター０２内の語が３つの１と３つのＯを含む。他の場合には、ゲート１６１の出力はそれの低い状態（アポート状態）にットニブルに復号される。

■ 入力／出力部Ａ、総括１１０部は、ランプ発生器、カウンタ、比較器等のような複数の回路素子を含む。それらの回路素子はソフトウェア制御の下に種々の構成で相互に接続される。

これの例が、アナログ−デジタル（Ａ−Ｄ）とデジタル−アナログ（Ｄ−Ａ）動作について下に示されている。それらの素子と、それらの素子のソフトウェアで構成可能な相互接続がセルに大きな融通性を持たせ、セルが多くのタスクを行えるようにする。全体の１１０部はプロセッサを含んでいるのと同じ「チップ」の上に製造することが好ましい。

Ｂ６バツ７ア部第１０図に示すように、および先に述べたように、各セルは４つの入力／出力副部を含む。副部のうちの３つ１０１．１０Ｂ、１０９は、ビンＡおよびビンＢとして示されている一対のリードをおのおの有する。

第４の副部１１０は１本の「読出し専用」ビン１０６を有する。４つの副部のいずれも４つの副プロセツサのいずれとも通信できる。第１２図に示すように、アドレスバス（ＡＤＨＵＳ　）とメモリバス（ＭＢＵＳ）　　を４つの■／′０副部へ接続することによシ容易に実現できる。レジスタ１４６を介してＤＢＵＳへＭＢＵＳを使用することによりＩ１０副部がプロセッサレジスタと通信できるようにされる。

各ビンＡとＢはＴＴＬレベル信号を受け、供給でき、かつ三状態にされる。現在の好適な実施例においては、各ビンは約４０ミｌＪアンペアを受け、かつ供給できる（ビン１０６を除く）。全てのビンＡをアナログ出力信号を供給するためにプログラムでき、ビンＢヘアナログ出力を供給するために３つのＩ１０副部１０７．１０８．１０９　にデジタル−アナログ変換器が含まれる。任意のビンＢにおけるアナログ入力信号をデジタルカウントへ変換できる。その理由は、３つのＩ１０副部が、それらのビンへ結合されたＡ−Ｄ変換器を含むからである。各ビン対（ビンＡとビンＢ）は入力信号のための差動増幅器と、差動受信器と、差動送信器と、差動電圧比較器として動作できる。簡単なスイッチングから、たとえば、ステッピングモータの巻線を駆動するために結合された二対のビンを有するまでの、多くの異なる機能を実行するためにＩ１０副部を使用できる。

第１７〜２３図に示されている回路が副部１０Ｔ１１０８．１０９において繰返えされている。ビンＡとビンＢに組合わされている回路（第１７図のバッファ部のような）はＩ１０副部ｉ１０には完全には含まれていない。データをビン１０６で読出すことを許すために十分なバッファリングだけを必要とする。

第１７図のＩ１０バッファ部を参照して、出データがバッファ１６３を介してビンＡへ結合される。

同様に、データがＩ１０制御スイッチ１６５　を通った後で、出データがバッファ１６４　を介してビンＢへ結合される。この出データは、たとえば、第２３図のレジスタ２０６から第１９図のゲート２０８を介してビンＡへ結合される。イネイブルＡ　（、ＥＮ、Ａ　）が高い（線１６６）時に、バッファ１６３　を介してピンＡへの出力を可能にするために制御スイッチ１６５が用いられる。更に、そのスイッチは、イネイブルＢ（ＥＮ、Ｂ）が高い（線１６Ｔ）時にビンＢへの出力を可能にし、イネイブルＲ３−４８５が高い時ニ（線１６８Ａ）、両方のビンへの出力を可能にする（ビンＢへの出力が反転されている）。イネイブルアナログ出力信号が高い時にスイッチ１７５を介してビンＡへの出アナログ信号が供給される。

ビンＡへの入来温浸が差動増幅器１６９０１つの入力端子へ結合される。この信号の他の端子が基準電位（たとえば２．５ボルト）を受ける。この増幅器は、ノイズの検出を阻止するために一般的に用いられるヒステリシスモードも含む。増幅器１６９へ結合されているイネイブルヒステリシス（ビンＡ）信号が高い時にそのモードは起動される。増幅器１６９の出力端子が遷移検出回路１７１　へ結合される。その遷移検出回路は各遷移、すなわち、０がら１へ、または１から０へ、を単に検出する。

ビンＢへの入力が差動増幅器１γ０の１つの端子へ結合される。その差動増幅器は増幅器１６９　と同じにできる。増幅器１７０はイネイブルヒステリシス（ビンＢ）信号を受ける。増幅器１γ０への他の入力（線１７６）はいくつかの信号のうちの１つを受けるために結合できる。それは、電圧比較５のために使用されるＤＣ信号と、後で説明するランプと、差検出のためのピンＡ上の信号と、または基準電位（たとえば２．５ボルト）とを受けることができる。ある動作モードに対して、増幅器１７０の出力を排他的オアゲート１７７　を介して反転できる。０から１へまたは１から０への遷移を再び検出するために、遷移検出器１γ２にビンＢの入力が組合わされる。

ｃ、ｘ７ｏカウンティング／タイミング各セルは１６ｍＨｚの信号を供給するためにタイミング発生器（ＲＣ発振器）を含む。この信号は、Ｉ１０部に含まれているレートマルチプライヤ１１８へ結合される。このマルチプライヤ１７Ｂは出力周波数を各Ｉ１０副部へ供給する。このマルチプライヤ１７８は出力周波数を各Ｉ１０副部へ供給する。

このマルチプライヤはに等しい周波数ｆｏ　を供給する。ロードされた値はＬ／　−トーｒルチフライヤ１７Ｂヘ　レジスタヘロートサれた１６ビツト語である。レートマルチプライヤは４つの１６ビツトレジスタと１つの１６ビツトカウンタチエーンを有する。

４つの論理回路により４種類の出力信号を、各副部に１つずつ、選択できるようにされる。２つのバスサイクル（各８ビツト）を用いて１６ビツト語をレートマルチプライヤ１７Ｂのレジスタヘロードさせるために用いられる。上の式かられかるように、比較的広い範囲の周波数を発生できる。後で説明するように、ビット同期を含めた多種類の機能のためにそれらの周波数は用いられる。

各創部におけるマルチプライヤ１７８　の出力が８ピンカウンタ１７９へ結合される。そのカラ／りへはプロセッサのデータバスからのカウンタロードレジスタ１８０かも最初にロードできる。このレジスタは、たとえば、プログラムからデータを受けることができる。カウンタ内のカウントはレジスタ１８１と比較器１８２へ結合される。このレジスタの内容はプロセッサのデータバスからもロードされる。カウンタの内容とレジスタ１８３の内容が一致することが比較器１８２によシ検出されると；その比較器は事象信号を第１９図の状態マシ／１９へ供給する（マルチプレクサ１９０と１９１への入力）。その状態マシンからの信号（第１９図の実行レジスタ１９８の出方）を受けた時に、カウンタ１７９の内容をレジスタ１８１へ保持させることができる。同じ実行レジスタ１９８はカウンタ１７９にレジスタ１８０からロードさせることができる。そのカラ／りがフルカウント（終端カウント）に達すると、第１９図の状態マシン（マルチプライヤ１９０と１９１への入力）へ信号が結合される。

Ｄ、ｔ１０制御および状態マシン第１９図を参照して、プロセッサＭＢＵＳはレジスタ１８５．１８６と通信する。両方のレジスタはマスキング機能を実行する。レジスタ１８５　の３ビツトが、マルチプレクサ１９０へ結合されている５本の線の１本の選択を制御する。同様に、レジスタ１８６の３ビツトが、マルチプレクサ１９１へ結合されている５本の線の１本の選択を制御する。マスキングレジスタ１８５と１８６の出力端子がマルチプレクサ１８７へ結合される。マルチプレクサ１８７　からの５ビツトがレジスタ１９８へ結合される。それらの各ビットが、状態マシンにより実際に実行される異なる機能を定める。とくに、それらのビットがロードカウンタと、ラッチカウントと、イネイブルランプスイッチと、パルスビンＡと、パルスビンＢとを制御する。

マルチプレクサ１９０と　１９１は第１８図のカウンタ１７９から終端カウント信号と、比較器１８２からの比較信号と、第２０図のランプ発生器２００からのランプスタート信号と、第１７図の遷移検出器１７１と１１２からのそれぞれの遷移Ａ信号と遷移Ｂ信号とを受ける。各マルチプレクサ１９０と１９１からの１ビツト出力がオアゲート１８８へ結合される。

両方のマルチプレクサ１９０と１９１　からの出力が同時に生じた時に優先度がマルチプレクサ１９０の出力がマルチプレクサ１８７を「どの事象」として示されている信号で制御する。この信号は３Ｘ３先入れ、先出しくＦＩＦＯ）バッファ１９９にも格納される。この信号はＭＵＸ１９０と１９１のどれが事象を受けたかを示し、このデータはビンＡとビンＢ　（ｍｌ　７図）への入力とともにＰＩＦ０１９９　　に格納される。

各Ｉ１０１００ための状態マシンは、第１９図に破線１８９の内側に示されているように直列接続された４つのＤ形フリップ７０ツブを有する。フリップフロップ１９４　と　１９６は８ｍＨｚ信号を受け、クリップ７０ノブ１９３と１９５はこのタイミング信号の補数を受ける。クロッキング信号（ＣＬＫ）が７リツプフロツプ１９４のＱ出力端子から得られ、レジスタ１９８とＦＩＦＯへ結合される。フリップフロップ１９６の　Ｑ端子から受けたクリヤ信号がレジスタ１９８へ結合される。

動作時には、マスキングレジスタ１８５と１８６はソフトウェア制御の下にロードされる。たとえば、レジスタ１８５からのビットが、マルチプレクサ１９０への入力線、たとえば終端カウント、の１本を選択させる。それから第１９図の回路信号終端カウントを待つ。信号終端カウントが生ずると、状態マシンは動作を開始し、レジスタ１８５からのデータの５ビツトがマルチプレクサ１８γを介してレジスタ１９８へ１ｉ［される。状態フシンはレジスタ１９８からの線の１本上に出力を生じさせて、たとえばビン八にパルスを生じさせる。同様に、レジスタ１８６中の語を用いて、再びたとえば、カウンタにロードさせる。

フリップ７０ツブ２０３と　２０４はレジスタ１９８の出力によりクロツノされる。それらの７リツプフロツブによシ出力信号を制御できる。オアゲート２０８により第２３図のシフトレジスタ２０６からのデータをビンＡへ結合できる。このレジスタについては後で説明する。

ＡＤＨＵＳの下位６ビツトが第１２図のＩ１０副部１０７．１０８．１０９．１１０内の復号器へ入力される。

特定のＩ１０素子を選択するためにそのビットの２つが用いられ、残りは動作を制御するために復号される。第１１図のＰＬＡ１３６は一般化された出力端子２１５　を有する。この田方端子は、Ｉ１０１００動作を制御するためにデータを使用するためにＡＢＵＳ　　クロックサイクルを選択するために全てのＩ１０副部１０７，１０８．１０９．１１０へ並列に接続される。

Ｅ、アナログ−デジタルおよびデジタル−アナログ変換まず第２０図を参照して、Ｉ１０１００、周期が知られているランプを連続して発生するランプ発生器２００　　を含む。このランプ発生器の出力はバッファ２０１　を介してバッファされ、スィッチ２０２Ｋｊシ選択される。後で説明するように、スイッチは各ランプのスタートに続いであるカウント（時刻）において選択され、それにより同じ電位をコンデンサ２０３　へ結合する。このコンデンサは充電され、スイッチ１γ５が閉じられた時に電位はバッファ２０４を介してビンＡへ結合される。（スイッチ１７５は第１７図に示されている。）スイッチ２０２と、コンデンサ２０３と、バッファ２０４とはサンプルおよびホールド手段として作用する。

デジタル−アナログ変換をどのようにして行うかを説明し、種々の機能を行わせるために第１９図のＩ１０制御器および状態マシンによりソフトウェアを利用してＩ１０１００回路素子をどのように再構成できるかを示すために、第２１図には前記したいくつかの回路素子が再び描かれている。

アナログ−デジタル変換のために、第１８図のレート増幅器１７８４たはカウンタ１７９かも適切な周波数（ｆｏ）が選択される。それ社ランプ発生器２００（第２１図）により発生されるランプの周期に対応する。希望の出力アナログ値に対応するデジタル値がレジスタ１８３にロードされる。ランプが始まるとランプスタート信号が第１９図の状態マシン１８９を介して（たとえば、マルチプレクサ１９０　　とクリップ７０ツブ）結合される。それからｆｏ倍信号カウンタ１７９内でカウントされる。それから比較器１８２がカウンタ１７９の内容をレジスタ１８３の内容と比較する。２つの語が同じであると、比較信号がマルチプレクサ１９１を介して加えられて、　ｒ　ＳＭ＋Ｊにより示されているように状態マシンを再び起動させてサンプルおよびホールド手段の１８９とスイッチ２０２を閉じさせる。ランプ発生器により発生された各ランプに対してランプスイッチ２０２が閉じられて（たとえば５００ナノ秒の間）、レジスタ１８３　に置かれているデジタル数に対応するＤＣ電圧までコンデンサ２０３を充電させる。

Ａ−Ｄ変換を行うことができる１つのやり方が第２２図に示されている。入力アナログ信号が差動増幅器１７００１つの入力端子へ加えられる。ランプが増幅器１７０　の他の端子へ加えられる。最初に、ランプがスタートさせられると、状態マシン１８９はレジスタ１８０からカウンタ１７９ヘロードさせる（たとえば全部Ｏ）。カウンタはランプの周期に適当な周波数（ｆｏ）でクロックされる。

ビンＢにおける電位とランプが同じ電位を持っていることを遷移検出１１２が検出すると、状態マシン１８９　がカウンタ１７９内のカウントをラッチ１８１に保持させる。

ラッチ１８１内のデジタル語はビンＢにおけるＤＣ電位に対応し、それによりアナログ−デジタル変換を行う。

Ｆ、Ｉ１０通信たとえば第１図を参照して先に説明したように、各セルはデータを通信線またはその他のリンクを介して送ることができる。副チャネル内のセルが、採用されている通信リンクにより典型的に決定されるのと同じレート、たとえば、電力線に対するようなノイズの多い環境においてｄ　ＩＯＫ　Ｂｐｓ　、　　でデータを送る。現在の好適な実施例においては、セルは水晶発振器を持たず、ＲＣ発振器を利用する。後者は特に安定ではなく、温度変動と処理の変動の結果として周波数変動が起る。更に、セルの間で同期が行われず、したがってデータを適切に読出すために各セルは入来データに同期せねばならない。全てのセルの１つの特徴は、それらのセルが入来データの周波数を検出および格納し、パケットを確認応答した時に、それらのセルは元のパケットが送られた周波数でそれらを送ることができる。これは、セルが確認応答パケットを受ける時に同期させるためにセルにかかる負担を減少させる。

第２３図を参照して、狩りモード中はＩ１０１００データを狩る。このモード中は、レート増倍器は周波数（ｆｏ）をカウンタ１７９へ供給し、ＭＢＵＳからし、予測される入来データレートに対応する周波数で比較器１８２により検出される。とくに、カウンタ１７９の終端カウントが遷移に同期させられる。

破線で示されているように、プロセッサは第１７図の遷移検出器１１１と　１１２から遷移を絶えず探す。

遷移が起ると、終端カウントの前と後のいずれに遷移が生じたかをプロセッサは判定し、それから、遷移が検出されたのと同時に終端カウントが検出されるまで周波数（ｆ　Ｏ）を調節する。この周波数はシフトレジスタ２０６の桁送り速度である。（プロセッサによシ実行される過程が第２３図にブロック２１０ト２１１により示されている。）レジスタ１８３ヘロードされる数は、遷移が起る時刻と、レジスタ２０６内でデータを桁送シするために理想的な時刻との間で位相を推移させる。これは遷移中のデータの桁送りを阻止する。カウンタ１７９が終端カウントに達するたびにカウンタ１７９は再びロードされる（たとえば全部Ｏ）ことに注目されたい。

ビット同期が行われると、同期のために必要なレ−）（１６ビツト語）がプロセッサメモリに格納され、そのレートの発生対象であるパケットを確認応答する時に伝送周波数を設定するために用いられる。

この格納されているビットレートは、後で説明するように、スロット期間（Ｍ）を最後に受けたビットレートに一致させることができるようにする競合バックオフアルゴリズムで用いられる。

比較器の出力が６シフトレジスタ２０６のための桁送り速度として用いられる。

狩りモード中は、ビンＢからのデータがレジスタ２０６内で絶えず桁送りされる。第９図に示すように、パケット５のプリアンプルｃ　ｏｔｏｉｏｉ−ビット同期）がシフトレジスタ２０６に沿って桁送シされ、同期がとられるように桁送りが調節される。パケット開始フラッグが現われるとにプル同期−１ｏｉｏｔｏ）　、レジスタ２０６の最後の２段が１を含み、これはアンドゲートによシ検出される。ゲート２０７の出力端子における２進１が狩シモードを終らせ、ニブル同期を行わせる。

これが起ると、データがシフトレジスタ（６ビツト）からデータラッチ２３５ヘクロツク入力され、そこからデータをプロセッサへクロック入力させることができ、４ビツトニブルへ変換させられる。シフトレジスタ２０６内の全部０を検出するために別の回路手段が設けられる。これが起ると、プロセッサとシフトレジスタが狩ｐモードへ戻る。レジスタ１８３ヘロードされた数は、遷移が起る時刻と、レジスタ２０６内でデータを桁送シするために理想的な時刻との間で位相を推移させる。これは遷移中のデータの桁送りを阻止する。

伝送すべきデータはデータレジスタ２０５へ転送される。（４ビツトニブルを表す６ビツトだけがデータレジスタ２０５へ転送されることに注目されたいωそれからそれらの６ビツトはシフトレジスタ２０６へ転送され、桁送り速度で桁送りされて出力される。

前記のように、桁送りにより出力され念）ζケラトが確認応答を表すものとすると、桁送シ速度は入来データのレートに対応する。他方、出力されるパケットがいくつかのセルへ送られるものとすると、桁送シ速度はセルを伝送するための公称桁送シ速度である。

（第２３図には、レジスタを出るデータがビンＡだけへ送られる様子が示されていることに注目されたい。差動モードの場合には、ビンＡの補数がビンＢへ駆動される。および他の変形が可能である。）Ｇ、Ｉ１０レジスタおよび資源共用各１１０副部は、ＭＢＵＳへ双方向接続されるいくつかのレジスタを有する。それらのレジスタは第１２図のＩ１０副部１０７．１０８．１０９．１１０　　におる。プロセッサプログラムの制御の下でそれらのレジスタを読出し、書込むことによシ、正しい動作のためにＩ１０１００構成される。第１２図は４つのＩ１０副部１０７．１０８．１０９，１１０　を示し、かつ、ＭＢＵＳの下位８ビツトと、ＡＤＢＵＳの下位６ビツトへの接続を示す。２つのＡＤＢＵＳビットが４つのＩ１０ユニットの１つを選択し、その副部のＩ１０制御レジスタおよび状態レジスタ（後述する）の１つを選択するために残りの４ビツトが復号される。Ｉ１０１００動作を制御するために第１１図のＰＬＡ１３６から２本の線がある。

一方の線は「読出し」であり、他方の線は「書込みＪである。適切な場合にはそれらの線はクロックサイクルの位相３において活動状態にある。

Ｉ１０レジスタと、機能と、ビットの定義とを以下に記す。

書込みレジスタ：（「書込み」線によシ制御される）。

事象Ｏ構成レジスタ：レジスタ、マスキング、１８５第１９図：ビット０：事象が起るとピ／Ａをトグルするビット１：事象が起るとビンＢをトグルするビット２：事象が起ると８ビツトカウントをラッチするビット３：事象が起るとランプスイッチを閉じる（一時的にオン）ビット４：事象が起ると８ビツトカウントをロードするビット５〜７：入力マルチプレクサ：　ＭＵＸ　１９０、第１９図。

０００　ビンＡにおける遷移００１　　ビンＢにおける遷移０１０　終端カウント事象０１１　カウント比較事象１００　ランプスタート事象１０１　ビンＢ比較事象事象ｌ構成レジスタ：マスキングレジスタ１８６、第１９図：ビットＯ：事象が起るとビンＡをトグルするビット１：事象が起るとビンＢをトグルするビット２：事象が起ると８ビツトカウントをラッチするビット３：事象が起るとランプスイッチを閉じる（一時的にオン）ビット４：事象が起ると８ビツトカウントをロードするビット５〜７：入力マルチプレクサ：ＭＵＸ１９１、第１９図。

０００　ビンＡにおける遷移００１　ビンＢにおける遷移０１０　終端カウント事象０１１　カウント比較事象１００　　ランプスタート事象１０１　　ピンＢ比較事象Ｉｌｏ　レジスタおよび資源共用８ビットカウンタロードレジスタ：カウ／タロードレジスタ１８０；第１８図ピットＯ〜７＝カウント書込み通信データ出力レジスタ：データレジスタ２０５、第２３図；ビットＯ〜７＝データ１込み通信構成レジスタ：（図示せず＞　（ＭＢＵＳからロードされる）送信機能と受信機能のために通信副部を構成するために用いられる。

ビット０：０＝受信、１＝送信ビット１：ＮＯＰビット２　：　ＮＯＰビット３：シフトレジスタイネイブルビット４：狩りモードに入るビット５：　ＮＯＰビット６　：　ＮＯＰビット７　：　ＮＯＰ出力構成レジスタ０：（図示せず）　（ＭＢＵＳからロードされる）アナログビン設定とデジタルビン設定に用いられる。

ビットＯ：イネイブルビ／Ａアナログ出力ビット１：イネイプルピンＡデジタル出力ビット２：イネイブルピンＡ引上ケビット３：イネイプルピンＡ引下げビット４：イネイブルピッＢ反転ビット５：イネイプルピンＢデジタル出力ビット６：イネイブルビンＢ引上げビット７：イネイブルビンＢ引下げ出力構成レジスタ１：（いまは示されている）（ＭＢＵＳからロードされる）イネイブル機能と比較機能に用いられる。

ビット０：８ビツトカウンタイネイブルビツト１：ピ／ＢとＴＴＬ基準を比較ビット２：ビンＢを調節可能なり、Ｃ基準と比較ビット３：ビ／Ｂとランプ電圧を比較ビット４：ビンＢとビンＡを比較ビット５　：　Ｒ８−４８５ドライバをイネイブルにするビット６：ビンＡにおける入力ヒステリシスをイネイブルにするビット７：ビンＢにおける入力ヒステリシスをイネイブルにする出力構成レジスタ２：（図示せず）　（ＭＢＵＳからロードされる）ビン論理レベルの設定に用いられる。

ビット０：実行、８ビツトカウンタロードレジスタ内の値を８ビツトカウンタにロードするビット１：ビンＡを論理レベル１に設定ビット２：ビンＡを論理レベル０に設定ビット３：ビンＢを論理レベル１に設定ビット４：ビ／Ｂを論理レベルＯＫ設定レート増倍器の下半分：レート増倍器１７８、第１８図レート増倍器の下側バイトレート増倍器の上半分：レート増倍器１７８、第１８図８ビツト比較ロードレジスタ二　ロードレジスター８３比較、第１８図比較のためのバイト読出しレジスタ＝（「読出し」線にょシ制御される）：事象読出しＦＩＦＯ：ＦＩＦＯ１９９、第１９図ビット０：０＝事象１発生１＝事象Ｏ発生ビットｌ：事象発生中のビンＡレベルビット２：事象発生中のビンＢレベルＩ１０条件レジスタ読出し：Ｉ１０状Ｌ！！：ビット０：入力ビンＡビットｌ：入力ビンＢビット２：１＝ランプ比較ビット３　：　ＮＯＰビット４　：　ＮＯＰビット５：１＝ＦＩＦＯがデータを有する０　−ＦＩＦＯ空８ビットカウンタランプ：レジスタ１８１、第１８図カウントバイト通信データ：データレジスタ２３５、第２３図データバイト通信状態：（図示せず）　（ＭＢＵＳへ読込み）ビット０：受信モード：１＝シフトレジスタ中テデータを利用可能送信モード二〇二送信レジスタレディピット１：第２３から狩シモードにある資源共用：現在の好適な実施例においてはプロセッサ間で共用される５つの資源がある。それらはＥＥＦＲＯＭ　と４つのＩ１０副部である。ハードウェア［信号　（Ｓｅｍａｐｈｏｒｅ）レジスタＪ（ＳＲ）と　ＲＡＭ中の５語が資源共用を制御するために用いられる。第３０図はマルチプロセッサが共通資源をどのようにして共用するかを示す。第１２図の５Ｒ９５はＭＢＵＳのビットＯを読出し、書込む。

各ＲＡＭ語は１つの状態：アイドル、Ｐｒｏｃ、＄１゜Ｐｒｏｃ、　＃　２、Ｐｒｏｃ−＃３　または　Ｐｒｏｃ、　＃４、を含む。プロセッサは、ある資源が使用中かどうかを調べるために、資源の割当ての前にＲＡＭ場所を質問できる。

資源が割当てられていないとすると、下記のようにそれは信号レジスタをアクセスする。（あるいは、プロセッサは最初のＲＡＭ質問を飛越し、信号レジスタをアクセスした後でＲＡＭ場所を調べる。）資源が既に使用中であるならばプロセッサは信号レジスタを「０」にクリヤして再試行を待つ。

資源が「アイドル」であれば、プロセッサはＲＡＭレジスタの状態を「アイドル」からｒ　Ｐｒｏｃ−＃ｘ　Ｊへ変えることにより資源を割当て、それから信号レジスタを「０」ヘクリャする。プロセッサが資源を終ると、ＲＡＭ場所を「アイドル」へクリヤする。

ＳＲは１ビツトのハードウェアレジスタである。

それのそれぞれのサイクルの位相３の間に、要求があると、各プロセッサはＳＲをアクセスできる。時間系列においては、これは、連続する４つのクロックサイクル（たとえば位相）の１つでプロセッサがＳ　Ｒ２９５を１回アクセスできることを意味する。

Ｓ　Ｒ２９５は通常はｒＯＪにセットされる。第３０図において、プロセッサ＃１と＃３１’；ｔｓＲ２９５ｆ）使用を求めていない。サイクルの開始時にそれが「０」を受けるものとすると、現在は何も割当てられず、またはクリヤされないことを知シ、適切なＲＡＭ場所を設定し、それが１アイドル」を含んでいるとすると、プロセッサはそれの　Ｐｒｏｃ、　＃　を挿入して資源を割当て、それからＳＲを「０」へ「クリヤする」。別のプロセッサが共用資源を用いていることをプロセッサが発見したとすると、それはそれのＰｒｏｃ、　ＩＦを割当てず、それからＳＲを「０」へ「クリヤする」。この事象においてはそれは待って、再試行せねばならない。

ＥＥＦＲＯＭにおける動作のようなある動作が多くのクロックサイクルを占めることがあるから、プロセッサはＲＡＭレジスタを「割当て」なければならず、しかし共用資源を使用中に５Ｒ２９５を解放せねばならない。割当てられたＲＡＭ場所を用いてプロセッサがそれの動作を行っている時は、ｒＱＪを発見するまでそれはＳＲを再びアクセスする。それからそれはＲＡＭ場所を「アイドル」に「クリヤ」し、ＳＲ２９５を「０」に「クリヤ」する。プロセッサが５Ｒ２９５をアクセスし、「１」を発見した時は、それはＳＲ２９５を常に「１」　状態のままにして、再試行を待たなければならない。

第３０図に示されている例においては、共用資源を必要としているものとしてＰｒｏｃ、　＃　４　　が示されている。ＳＲが自由であるかどうかを調べるためにそれはＳＲに質問する。プロセッサは「試験およびセット」動作を用い、Ｓ　Ｒ２９５は既に「１゛」であるから、試験およびセット動作はレジスタに「１」を残す。それはいまは待って、再試行せねばならない。

それはＳ　Ｒ２９５をアクセスするまで試行を続け、ＲＡＭ語中の資源が「アイドル」であることを発見する。

■ プ　　ロ　　ト　　コ　　ルＡ、競合一般典型的な用途においては、セルの間の通信ネットワークに負荷が軽くかけられ、セルは競合遅延をほとんど、または全く経験しない。重いトラフィックの場合には、ネットワークは飽和することがある。

重い負荷は衝突を起すことがらシ、したがって再送信する必要がある。再送信が衝突を続けるものとすると、ネットワークはおそらく飽和することがある。

このネットワークにおいて用いられる競合バンクオフアルゴリズムがトラフィックをより長い時間間隔にわたって迅速に拡張して、システムが飽和から回復できるようにする。トラフィックが長い時間間隔にわたって拡張しないとすると、システムは飽和せず、飽和から回復しない。

競合状態の下における副チャネルのアクセスは２つの機構、すなわち、延期とバックオフにより調整される。延期は衝突回避技術であって、群確認応答において用いられる。バックオフはトラフィックすなわち負荷を平準化する技術である。

延期は自由なスロットをカウントすることで構成される。セルが見た自由なスロットの数が延期カウントに等しいと、セルはそれのパケットを次に利用可能なスロットで送る。

バックオフする時は、衝突したパケットを再送信するまでの待ち時間をセルは増す。その増加の長さは衝突または再送信の回数の関数である。この機能−を実現するアルゴリズムはバンクオフアルゴリズムまたは競合アルゴリズムと呼ばれる。

このネットワークは、通信チャネルに対する競合一般を解決するキャリヤ検出多重アクセス法を用いる。セルが送信できるようになったら、そのセルはまず通信チャネルを聴取する。別のセルが送信していることを聴いたら、そのセルは空きチャネルを待つ。空きチャネルを検出すると、セルが送信前に遅れることがある。その遅れを決定する方法は競合アルゴリズムにより決定される。

チャネルにおける時間はスロットで測定される。

各スロットは最近検出された受信ボー速度（すなわち、桁送り速度）におけるＭビットである。送信前にセルが遅れると、スロットの整数倍だけそれは待つ。セルが空きチャネルを検出すると、それは遅れることがあり、それから、送信できるようになると、それはスロット境界での送信を試みる。衝突したあるパケットをあるセルが送信しているものとすると、それはバックオフアルゴリズムにより決定される時間間隔だけそれは遅れる；バックオフ遅れはＮ個のスロットにわたって一様にランダムにされる。Ｎｕバックオアアルゴリズムにより調節される。

それの最小値は２でちって、パケットの各再送信の前にバックオフアルゴリズムにより上方へ調節される。それの最大値は２１０である。

Ｂ９群確認応答パケット競合群アナウンサーから１組の群リスナーへのパケットがそれらの各リスナーに確認応答をアナウンサーへ送らせる。それらの確認応答の間の競合一般を仲裁する方法がないと、それらの確認応答は常に衝突する。この問題を避けるために、群確認応答のための組込まれた予約装置が用いられる。リスナーセルがそれの確認応答のためにどのスロットを用いるかを判定するために、リスナーセルはそれの群構成要素番号を用いる。群構成要素５は、元のパケットの受信に続いて５番目の自由なスロットでそれの確認応答を送信する。その結果として、群構成要素１が元のパケットに続く最初のスロットでそれの確認応答を送信することである。群構成要素２は、最初の群構成要素に続く最初のスロットでそれの確認応答を送信する。この過程は、最後の群構成要素が元のパケットに応答するまで続けられる。群構成要素が応答せず、したがってそれの応答スロットを空のままにしておくと、次の群構成要素が次のスロットで応答する。

競合およびＩ１０状態図が第２４図に示されている。次の表は状態およびそれの説明を示すものである。

競合状態状態　名　　称　　　説　　　明０　アイドル　　データの遷移を受けることを求めている間にロットの境界を計る。

１　　ビット同期　受けた信号とのポー速度同期をとる。

２　バイト同期　パケットフラッグの開始を待つ。

３　受　信　　　パケットを受ける。

４　　ＩＰＧ遅延　パケットの間隙量遅延。副チャネルにおける最後のパケットの終シのｎビット時間後に対する遅延（このノイロンがそれを送ったか、受けたか。

により、またはＡＲＱプロトコルソフトウェアにより設定されたか。

６　送信　　　　次のスロットでパケットを送信。

７　ジャム　　　ジャム期間（ビット時間で指定される）中にジャムパター区全部１）を送る。バックオフアルゴリズムを実行する。

競合状態遷移状態　　　事象　　　動作　次の状態０、アイドル　　　Ａ、検出された遷　　無し　　　１．ビット同期移０、アイドル　　　Ｌ、送信用バケツ　　無し　　　５．ノ（ツクオフ遅ト　　　　　　　　　　　　　　　　　　　　　延１、ビット同期　　Ｂ、達成された同　　無し　　　２．）（イト同期期１、ビット同期　　Ｇ、遷移無し　　　　無し　　　４．ＩＰＧ遅延２、バイト同期　　Ｆ、狩シ時間切れ　　無し　　　１．ビット同期２、バイト同期　　Ｃ９検出されたス　　無し　　　３．受信タートフラッグ３、受信　　　　　Ｅ、検出されたア　　無し　　　１ビット同期ポート３受信　　　　　Ｄ、フラッグ終り　　パケットを　４．ＩＰＧ遅延受けたフラノグをセント３受信　　　　　Ｎ、長すぎるパケ　　無し　　　１．ビット同期ット４、ＩＰＧ遅延　　Ｍ１行われた遅延　　無し　　　０．アイドル５、バックオフ　　３１行われた遅延　　無し　　　６．送信遅延５、バックオフ　　　Ａ、検出された遅　　無し　　　１゜ビット同期遅延　　　　　　延６送信　　　　　１．検出された衝　　バックオフ　７．ジャム突　　　　　　　遅延計算６、送信　　　　　８０行われた送信　　無し　　　０．アイドル７、ジャム　　　　Ｋ１行われたジャ　　無し　　　５．バックオフ遅ム　　　　　　　　　　　　　　　　　　　　　　　　　延Ｃ０衝突検出現在の好適な実施例においては衝突検出は用いられない。ＩＥＥＥ８０２．３に述べられているように、セルが応答している時に、この特徴を供給するために通常の回路を使用できる。衝突を検出すると、チャネル上の全てのセルが衝突を確実に検出するように、セルは１スロット時間の間ジャミング信号を送信できる。

それからそれは送信を止め、バックオフアルゴリズムを実行できる。バンクオフアルゴリズムは競合ランダム化間隔を調節する。ＩＥＥＥ８０２．３　、バックオフ間隔を計算するために、パケットが経験した衝突の回数ヲ用いる。セルネットワークは衝突検出を必ずしも常に行うわけではないから、パックオフ間隔を計算するためにセルのパックオフアルゴリズムはプロトコルが推測した衝突を使用できる。セルが衝突を検出するとすれば、それはそれが起きたスロットと同じスロット内の衝突を検出し、送信を再び試みる（パックオフ間隔の後で）。

衝突が起るのに衝突を検出しないセルの場合には、プロトコルの時間切れの期間が過ぎた時にセルはそれを発見する。セルが多数の宛先へパケットを送っているとすると（正常な場合）、プロトコルの時間切れの期間が過ぎた時に、いずれの宛先からも応答がなければセルは衝突を推測する。１つの応答を受けたとしても、送信点において衝突が無ければ、バンクオフによる遅延の増大なしに再送信が行われる。

それからセルは、衝突検出を行うのと全く同様にして、推測した衝突カウントを用いてパックオフアルゴリズムを実行する。パックオフ間隔の後でセルはパケットを送信する。

したがって、衝突検出と衝突推測の違いは、衝突が起きたことをセルが発見するために要する時間の長さにある。

Ｄ、バンクオフアルゴリズム現在の好適な実施例において用いられるバンクオフアルゴリズムがＩＥＥＥ８０２．３規格に述べられており、切捨てられた２進指数バツクオフである。パックオフ間隔は最後に送信が成功して以後の衝突回数（詳しい、または推測された）の指数関数である。

指数バンクオフアルゴリズムは、システムが飽和状態から回復するために必要とする安定性をシステムへ与える。飽和させられているシステムにおける負荷を指数的に拡げることによシ、アルゴリズムはシステムが回復することを許す。Ｒ＝バンクオフ間隔全体に直線的に分布させられた乱数であるようにスロット内のバンクオフ間隔＝Ｒである：ｏ　＜　Ｒ＜　２ＥＸＰ　［ｍｉｎ　（１０，ｎ））ここにｎ＝衝突回数でちる。

セルに２つのトランシーバが取付けられていると、それはあらゆるパケットを両方のトランシーバを介して送る。トランクーパは種々の副チャネルをアクセスするから、それらは種々の負荷条件を経験する。

各トランシーバは別々の副チャネルとして取扱われ、それ自身のバックオフパラメータ（衝突カウントとバンクオフ間隔）を有する。バックオフパラメータは各送信ごとに１組ずつ、セルにより「保持」される。

バンクオフアルゴリズムのための乱数が２つの方法のうちの１つで発生される。

１．４８ビツトのセルＩＤ（後で説明するように独特であることが保証されている）によシ種をまかれた擬似乱数発生によるもの、２．カウンタを動作させ、外部事象が検出された時に下位ビットを保持することによる方法。

スロットの持続時間は最後に受けたデータのビットレートに等しい。注：各セルがそれの内部ビットレートを使用するものとすれば、スロットの持続時間はセルごとに異なるであろう。

Ｅ、競合タイマ宛先まで多数の経路を有するパケットは、１つの経路を通る時はよシ長い競合遅延を経験し、別の経路を同時に通る時はよシ短い遅延を経験する。その競合遅延が長すぎることを許されるものとすると、後のパケットが宛先の受信一連番号がパケット内の同じ一連番号へ循環して戻った後で到達することがある。したがって、あるパケットはＡＲＱプロトコルがそれを検出することなしにその順序から到達できる。この種の誤シを避けるために、マルチホップ経路内の各ホップにおける競合をパケットが待ったスロットの数だけ減少させられる競合タイマフィールド（第６図）を各パケットは使用する。カウントがＯＫ達するとパケットは捨てられる。

Ｆ、ＡＲＱ　プロトコルセルはスライディングウィンドウプロトコルを使用する。ウィンドウの寸法は１で、モジュロ２一連番号付けである（ストップおよび待ちプロトコル）。

リンク制御機購はＨＤＬＣ同期平衡モードに非常に類似する。主な違いは、パケットを確認応答する代りに１ビット一連番号付けにより、あらゆる情報パケットが確認応答を持たなければならないとい５ことである。

ＡＲＱ機構が機能できる前に、２つの通信装置（セルまたはネットワーク制御装置）の間で接続を行わねばならない。接続過程はこの出願の後の「接続」の節で説明する。ＡＲＱ機構は、セルが接続状態にある時に動作するだけでちる。ＡＲＱ状態は接続状態の副状態と考えることができる。

セルがメツセージを送ると、そのセルは宛先からの応答を待つ。セルが確認応答を所定の時間切れ期間中に受けないとすると、メツセージが失われたとそれは仮定して、そのメツセージを再送信する。

確認応答を運ぶために、確認応答のみパケットまたは情報パケットの２種類のパケットを使用できる。

確認応答はパケットの受信一連番号で運ばれる。確認応答のみパケットはメツセージフィールドを持たず、す／り指令フィールド内のＡＣＫ指令により識別される。情報パケットはメツセージフィールドを含み、リンク指令フィールド内のＩ　ＮＦＯ指令により識別される。

第２５図はリンクレベルＡＲＱ状態図であって、下の表とともに種々のＡＲＱ状態を定める。

状態　　事象　　動作　　次の状態０、アイドル　　送るメツセー　パケットを組　ｌ、アイドルジ　　　　　　立てる０、アイドル　　送るパケット　パケットを送　１．競合る０、アイドル　　受けるバケツ　パケットを処　１．アイドルト　　　　　　理する１゜競合　　　　送られるパケ　タイマスター　２．ＡＣＫを待つット　　　　ト２、ＡＣＫを（寺つ　時間切れ　　　タイマ停止パケットを組　２．ＡＣＫを待つ立てる２、ＡＣＫを待つ　再送信するパ　パケットを送　１．競合ケソト　　　　る０、ＡＣＫを待つ　受けたＡＣＫ　　　タイマ停止　　０．アイドルパケット又はＮ回の再試行２、ＡＣＫを待つ　受けた非ＡＣＫ　　パケット処理　２．ＡＣＫを待つパケットセルはそれが通信する各アドレスに対して送信一連番号を格納する。アドレスはセル、群、または制御装置とすることができる。受信のためには、それからそれが受ける各出所の受信一連番号を保持せねばならない出所はセル、群、または制御装置とすることができる。セルがメツセージを受けると、それはメツセージについてのＣＲＣを検査する。ＣＲＣが有効でないとすると、セルはそのメツセージに対して応答しない。これが複製されたパケットであることをその一連番号が示したとすると、セルはパケットの受信を送信者へ確認応答するが、アプリケーションソフトウェアへはパケットを送らない。

「これは送信者による再送信である」ということを意味するピッ）　ＡＲＱプロトコルが使用する。メツセージがそれの再送信ビットを有しなければ、受信者は複製メツセージに確認応答しない。最後に受けたメツセージに対してリスナーであるような各群に対するその最後に受けたメツセージについての一連番号をセルは保持する。それは、セルアドレス（制御装置と通信する時に用いられる）でアドレスされたメツセージに対して、別々の１ビット送信一連番号と１ビット受信一連番号を有する。

セル間の通信は群アドレスを介して行われる。それらの場合にセルは群化装置またはネットワーク制御器と通信する。セルがただ”１組のそれら一連番号を格納する用意をしているから、ある与えられた時刻にはセルはセルアドレスを用いるただ１つの会話を持つことができる。

制御装置がセルと通信することを望むと、その制御装置はリンク制御フィールド内に接続指令を有するパケットを送ることによりそれは通信を開始する。

その指令は一連番号を初期化する。その指令を受けた後では、セルは、会話が終るまでは、別の制御装置によりそれに対して（セルアドレスを介して）アドレスされるメツセージは受けない。制御装置が切離し指令を送る時にその会話は終る。

メツセージの確認応答をセルが待つ時間は用いる経路の種類に依存する。一般に、セルは、パケットがそれの宛先に達するのに十分な時間に、宛先セルにおけるプロトコル処理時間と、確認応答を運ぶ戻シバケットの進む時間とを加え合わせた時間を許す。

マルチホップパケットのためのプロトコル時間切れ期間は衝突カウントによシ影響も受ける。ノイズが非常に多い環境においても、パケットが時間中にそれの宛先に達することができない理由は、伝送の誤シではなくて競合であることが多い。パケットが再試行されると、衝突カウントがシステム負荷と、マルチホップパケットに対する予測された競合遅延を示すと仮定される。マルチホップパケットに対する遅延時間は衝突カウントの関数として上方へ調節される。したがって、時間切れ期間は伝送ボー速度と、ホップの数と、衝突カウントとの関数である。

Ｇ、す／り制御指令リンク制御指令はＡＲＱ　プロトコルの動作とリンク接続過程を制御する（次節参照）。パケットのリンク指令フィールドはリンク指令を常に含む。

ＡＲＱプロトコル指令Ｉ　ＮＦＯ情報パケット（確認応答を求める）ＡＣＫ　　　確認応答のみパケット（確認応答を求めない）接続制御指令Ｃ０ＮＮ　　接続ＤＩ　ＳＣ切離しＳＩ　　　　ｗ期化設定ＸＮＤ　　　ネットワークデータ交換接続制御指令への応答ＣＭＤＲ指令除去ＲＤ　　　要求切離しＲＩ　　　　Ｗ求初期化ＵＡ　　　番号をつけられていない確認応答ＡＣＫ　指令とＩＮＦＯ指令を有するパケットだけが一連番号付けを用いる。Ｉ　ＮＦＯパケットは２つの一連番号と、送信一連番号と、最後に受けたパケットの一連番号とを有する。ＡＣＫパケットは両方の一連番号フイールドを有するが、送信一連番号は宛先により無視される。

ＡＣＫまたはＩ　ＮＦＯ以外の指令を有するパケットは番号をつけられないパケットと呼ばれる。番号をつけられないパケットはストップで確認応答され、ＵＡ指令を介してファッションを待つ。番号ヲツケられないパケットはメツセージフィールドを含まない。

Ｈ９接続制御制御装置がセルと通信できる前に、それはセルへ接続、せねばならない。接続を行うことは一連番号を初期化し、制御装置とセルを既知状態に置くことで構成される。接続を行う手続きと接続を維持する手続きはソフトウェアによる状態マンノの実現により支配される。

アナウンサーセルはそれの群内のリスナーセルへ接続せねばならない。接続が行われた時だけアナウンサーはリスナーと通信できる。接続はリンク制御指令のサブセットにより制御される。指令は主ステーションにより出される。第２のステー７ヨンカ指令を受け、応答を主へ送る。リスナーは第２である。

ネットワーク制御装置があるセルと通信する時は、制御装置は主で、そのセルは第２である。リンク制御指令と、それに対する応答を下に示す。ＩＮＦＯ指令とＡＣＫ指令はＡＲＱ　　プロトコル指令であり、残りは接続制御指令である。

主指令　第２の応答　説　　明ＩＮＦＯ情報：接続状態においてのみ有効。

ＩＮＦＯ情報：接続状態においてのみ有効。

ＡＣＫ　　　確認応答：パケット内の一連番号を用いるが、受信一連番号は更新しない。

ＣＭＤＲ除去指令：接続状態において第２によってだけ送られる。

パケットを再構成し、それを再び送る。

ＲＩ　　　　初期化要求：２番目に初期化する。２番目に切離す。

ＲＤ　　　　切離し要求：２番目を切離す。

ＤＭ　　　　２番目は切離し状態にある。

ＡＣＫ　　　　　　確認応答ＣＭＤＲ除去指令：接続状態において第２によってだけ送られる。

パケットを再構成し、それを再び送る。

Ｒ１初期化要求＝２番目に初期化する。２番目に切離す。

２番目に接続する。

ＤＭ　　　切離しモード＝２番目は切離し状態にある。

０ＮＮＵＡ　　　接続ＣＭＤＲ除去指令：接続状態において第２によってだけ送られる。

Ｃ０ＮＮを再試行する：Ｒ１初期化要求：２番目に初期ｆヒする。２番目に切離す。

２番目に接続する。

ＲＤ　　　切離し要求：ＤＩＳＣを送る。

ＤＩＳＣ切離しＵＡ　　　　番号をつけられていないＡＣＫＣＭＤＲ除去指令：接続状態において第２によってだけ送られる。

ＤＩ　ＳＣを再試行する：ＳＩ　　　　　　　初期化設定ＣＭＤＲ除去指令：接続状態において第２によってだけ送られる。

８１を再試行する。

ＵＡ　　　番号をつけられていないＡＣＫ　０′ＪｈＮＤ　　　　　　　Ｉ　Ｄとネットワークデータの交換：この指令は１番目が切離し状態にある時だけ送られる。

ＸＮＤ　　　ＩＤとネットワークデータの交換：２番目が切離し状態にある時だけ２番目はＸＮＤ応答を送る。他の任意の状態にある時はＸＮＤを受ける。２番目はＣＭＤＲに応答する。

ＣＭＤＲ除去指令：接続状態において第２によってだけ送られる。２番目を切離す。それからＸＮＤを再試行する。

第２６図と第２７図の接続状態図は主ステーションと第２のステーションを示す。主ステーションは接続を制却する。接続状態が変化することを第２は要求できるが、主ステーションにより接続を変えることを指令されなければ第２はそうすることはできない。

主ステーンヨン接続状態状態　　事象　　　動作　次の状態０開始　　　　電源投入　　　　　初期化　　　４初期化待ち１切離し　　　接続要求　　　　　Ｃ０ＮＮ送り　２接続待ち１．９１離し　　　致命的な誤り又は　ＳＩ送り　　４．初期化待ち１切離し　　　Ｘ　Ｎ　Ｄ　　　　　　　ＸＮＤ処理　　１切離し１切離し　　　ＩＮＦＯ，ＡＣＫ　　　ＤｆＳＣ再試行１．切離し１、切離し　　　ＵＡ、ＤＭ　　　　　無視　　　　　ｌ切離しｌ切離し　　　ＲＤ、ＣＭＤＲＤＩＳＣ再試行】、切離し２接続待ち　　ＵＡ　　　　　　　　　一連番号リセット３接続２接続待ち　　致命的な誤り又は　ＳＩ送り　　　４Ｗ期化待ち２接続待ち　　致命的でない誤り、　　ＤＩＳＣ送り　　５．Ｄｉｓｃ待ちＲＤ、又はＣＭＤＲ２接続待ち　　ＩＮＦＯ，ＡＣＫ　　　ＤＩＳＣ送り　　５．Ｄｉｓｃ待ち２接続待ち　　ＤＭ　　　　　　　　Ｃ０ＮＮＦ４試行　３．接続待ち２接続待ち　　ＸＮＤ　　　　　　　ＤＩＳＣ送り　　５．　Ｄ　ｉ　ｓ　ｃ待ち２接続待ち　　時間切れ　　　　　Ｃ０ＮＮ再試行　２．接続待ち３、接続　　　　致命的な誤り又は　ＳＩ送り　　５．初期化待ちＲＩ３、接続　　　　致命的でない誤り。

ＲＤ　、又はｄｉｓｃ、　　ＤＩＳＣ送り　５．　Ｄ　ｉ　ｓ　ｃ待ち要求３、接続　　　　Ｄ　Ｍ　　　　　　　　ＤＩ　ＳＣ再送り　１．切離し３、接続　　　　ＵＡ　　　　　　　　Ｄｉｓｃ送り　　５．Ｄ　ｉ　ｓ　ｃ待ち４初期化待ち　受けたＵＡ　　　　　Ｄｉｓｃ送り　５．Ｄｉｓｃ待ち４、初期化待ち　受けた指令　　　　８１再試行　４．初期化待ち４、初期化待ち　ＩＮＦＯ，ＡＣＫ　　　　Ｓ　Ｉ再試行　４．初期化待ち４、初期化待ち　ＲＤ、ＤＭ、Ｒｘ、ｘＮ）ｓ　Ｉ再試行　４．初期化待ち４初期化待ち　時間切れ　　　　　Ｒ１再試行　４．初期化待ち５、　ｄ　ｔ　ｓ　Ｃ待ち　ＵＡ、ＤＭ　　　　　　　　　　　　１．切離し５、　ｄ　ｉ　ｓ　ｃ待ち　ＲＩ　　　　　　　　　ＳＩ送り　　４．初期化待ち５、ｄｉｓｃ待ち　致命的な誤＃）　　　Ｓｌｌクシ　４．初期化待ち５、　ｄ　ｉ　ｓ　ｃ待ち　ＣＭＤＲ，ＲＤ、ＮＤ　　　ＤＩＳＣ再試行５．Ｄｉｓｃ待ち５、　ｄ　ｉ　ａ　ｃ待ち　　ＩＮＦＯ，ＡＣＫ　　　　Ｄｉｓｃ再試行　５．Ｄｉｓｃ待ち５、　ｄ　＋　ｓ　ｃ待ち　時間切れ　　　　　Ｄｉｓｃ再試行　５、Ｄｉｓｃ待ち第２ステーシヨン接続状態状態　　事象　　　動作　次の状態Ｏ１開始　　　　電源投入　　　　　初期化　　　３．初期化ｌ、切離し　　　受けた接続　　　　ＵＡ送り　　２．接続１、切離し　　　受けたＳｌ　　　　　初期化　　　３．初期化ＵＡ送りｌ切離し　　　致命的な誤り　　　Ｒ１送り　　４初期化待ちｌ、切離し　　　Ｘ　Ｎ　Ｄ　　　　　　　ＸＮＤ送シ　　１．切離し１、切離し　　　ＩＮＦＯ，ＡＣＫ　　　　ＤＭ再試行　１．切離し１、切離し　　　Ｄｉｓｃ　　　　　　　ＤＩＭ再試行　１．切離し２、接続　　　　受けた８１　　　　　初期化　　　３．初期化ＵＡ送シ２、接続　　　　受けたＤＩＳＣＵＡ送り　　１．切離し２、接続　　　　致命的な誤ｐ　　　　ＲＩ送＃）４．初期化待ち２、接続　　　　致命的でない誤り　ＲＤ送り　　５．誤り２、接続　　　　ＩＮＦＯ，ＡＣＫ　　　　ＡＲＱ処理　　２．接続２、接続　　　　Ｃ０ＮＮ　　　　　　　Ｕ　Ａ再試行　２．接続２、接続　　　　ＸＮＤ　　　　　　　　ＲＤ送シ　　　５．誤り３、初期化　　　受けたＤｉｓｃ　　　　ＵＡ送＃）１．切離し３、初期化　　　ＩＮＦＯ，ＡＣ：に、　　　ＲＩ再試行　３．初期化０ＮＮ３、初期化　　　ＳＩ　　　　　　　　ＵＡ再試行　３．初期化３初期化　　　ＸＮＤ　　　　　　　　　　　　　３．初期化４、初期化待ち　受けたＳｌ　　　　　初期化　　　３．初期化ＵＡ送り４、初期化待ち　ＩＮＦＯ，ＡＣＫ　　　　ＲＩ再試行　４．初期化待ち４、初期化待ち　Ｄｉｓｃ、ＸＮＤ、　　　ＲＩ再試行　４．初期化待ち０ＮＮ５、訓シ　　　　受けたＤＩＳＣＵＡ送シ　　１．切離し５、誤り　　　　受けたＳｌ　　　　　初期化　　　３．初期化ＵＡ送り５、誤り　　　　　　　　　　　　　ＲＤ再試行　５．誤シ注：再試行：応答はＮ回再試行できる。再試行をＮ＋１回行わせる事象は致命的な誤りと定義され、初期化を行わせる。セルは１再試行カウントを維持し、Ｉ　ＮＦＯまたはＡＣＫ以外の任意の応答が再試行された時にそのカウントは減少させられる。非再試行応答が主セルへ送られた時には再試行カウントは常にクリヤされる。

１、アボートシーケンスパケットを送っているセルは、パケットを送シ続ける代、９にアボートシーケンスを送ることにょシ、そのパケットをアボートできる。アボートシーケンスは順次送られる少くとも１２個のパケットの群である受けるセルは第１６図の符号確認子からアボートを識別する。受けるパケットは六者択三符号のどのような違反もアボートとして取扱う。これの１つの結果がアボートとなるリンクアイドル東件である。

ビット時間以上のものに対してリンクがアイドル（無遷移）であるとすると、結果は符号の違反である。

パケットを受けるセルがアボートシーケンスヲ検出すると、それはクロックさせられたパケットの部分をそのセルは廃棄し、新しいパケットプリアンプルの探索を開始する。アポートシーケンスは衝突の検出後にジャミングするためにも用いられる。

Ｊ、システムＩＤパケット内で４８ピツトシステムＩＤを用いる方法が示されている第２９図を参照する。フィールド２５１　　として示されているシステムＩ　Ｄノ３２　ヒツトが、フィールド２５５　によシ示されているようにパケットの中に直接置かれる。残シの１６ビツトがバケツ）　ＣＲＣの計算に用いられる。最初は、ＣＲＣ計真の開始時に、フィールド２５２により示されているように全部１でＣＲＣレジスタは始壕る。それから、１６ビツトフイールド２５３を供給するためＫ　ＣＲＣ計算においてシステムＩＤの１６ビツトフイールド２５０　　が用いられる。フィールド２５３　はＥＥＦＲＯＭ　に格納され、パケットｃＲｃが計算されるたびにブリセソ）　ＣＲＣフィールドとして用いられる。

プリセットフィールドがひとたび格納されてパケットを送る時には、格納されているＣＲＣフィールドはＣＲＣレジスタに格納される。この現在のフィールドを用いて１６ビツトパケツトＣＲＣフィールドが計算され、パケット中の別のフィールドがバケツ）ＣＲＣの計算に用いられる。（競合タイマフィールドを除く全てのフィールドが用いられる。）システムＩＤの他の３２ビツトがパケット内で送られる。

パケットが受けられると、プロセッサは、それのＣＲＣレジスタに格納されているＣＲＣプリセットフィールドをまず置くことにより、受けたパケットに対するＣＲＣを計算する（再び、競合タイマフィールドは使用されない）。新に計算されたＣＲＣフィールドがパケット内のフィールドに一致しないとすると、パケットが不適切に送られたか、送られたパケットが、正しく受けられたとしても、異なるシステムＩＤを有するものと見なされ、したがって捨てるべきである。

■ 群　　化　　装　　置群化装置は種々の態様をとることができ、パーソナルコンピュータのような市販のハードウェアで実現できる。群化装置により実行される、この出願において説明した各種の機能を実行するためにそれらのコンピュータを容易にプログラムできる。たとえば、群化のためにセルと通信するために必要なパケットを得るためにそれらを容易にプログラムできる。

パケットに使用される乱数の発生のような他の機能を周知のプログラムで発生できる。

たとえば、アップル（Ａｐｐｌｅ　）　ＩＩコンピュータヲ群化装置として使用できる。４８ビツトシステムＩＤをディスクに格納できる。またはアップル■コ／ピ二一タのスロットの１つに挿入されるプリント回路カードを設けることができる。第２８図のセル２３２のようなセルから得られるシステムＩＤをそのカードは含むことができる。群が形成されると、割当てられた群番号、構成要素番号等をディスクに格納でき、またはカード上のＥＥＰＲＯＭに格納できる。

第２８図にはこの好適な群化装置の素子が示されている。それらの素子の番号等にはＣＰＵ２２６　が含まれる。そのＣＰＵは通常のプルチグレクサで構成できる。そのＣＰＵはメモリと通信する。そのメモリにはＲＡＭ２２７　　と、ＲＯＭ２２８　と、システムＩＤを格納するための記憶装置２２９　とを含めることができる。フロッピィディスクが用いられる場合には、システムＩＤとプログラム（ＲＯＭ２２８　　に格納されているもの以外の）はディスクに格納され、そのプログラムは実行のためにＲＡＭへ転送される。

通常のモニタのような表示手段２３０がＣＰＵへ結合されて使用者へ表示する。

たとえば、表示装置を用いて群のリストを、群のＡＳＣＩＩ名とともに表示できる。ＣＰＵへ指令を入力できるようにするためにキーボード２３１が用いられる。

ＣＰＵはセル２３２へ結合されているのが示されている。そのセルはトランシーバ２３３を介してネットワークへ結合される。セル２３２は群化、装置の一部であって、そのセルのＩＤは群化装置によりシステムＩＤとして用いられる。コンピュータによりセルへ送られる典型的なメツセージが付録ＢＫ示されている。たとえば、宛先セルを群中のアナウンサーに割当てるメツセージは群化装置により発生されるメツセージである。群化装置は、Ｉ１０副部へ結合されている三対のリードのうちの一対を介してセルへ直結され、またはＣＰＵ２２６かものメツセージを第４のＩ１０副部へ読込むことができるようにする選択ピンを介してセルへ結合される。

以上、分布された知能を有し、検出、通信および制御を行うネットワークを説明した。この出願においては、家庭環境においてセルを使用する簡単な例について説明したが、開示した発明は他の数多くの用途に使用できることが当業者には明らかであろう。

この出願の付ｆｉｃＫＵ本発明を使用できる他のいくつかの用途の表が含まれている。

付録　Ａ、パケットの例パケットの例のための経路指定の種類の例１、完全にアドレスされるもの（Ｆｕｌｌ）’　Ａｄｒｅｓｓｅｄ）２、オープンフラッディング（Ｏｐｅｎ　Ｆｌｏｏｄｉｎｇ）３、制約されたフラッディング（Ｒｅ５ｔｒｉｃｔｅｄ　Ｆｌｏｏｄｉｎｇ　）４、群フラッディング（Ｇｒｏｕｐ　Ｆｌｏｏｄｉｎｇ　）注：　パケットサイズはセルメモリピッＭ？、Ｓる（六者択三符号化前）。通信制チャネル上のパケットは、六者択三符号化変換の後は５〇−大きい。

シングルホップパケットフォーマット：プリアンプル、１６ビツトフラッグ、４ビツト宛先セルアドレス、４８ビツト競合タイマ、１０ビツト競合タイマ検査合計、６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、１ビツトＲｃｖ　ｓｅｑ　％１ビットＸｍｔＳｅｑ１１ビット使用せず、１ビツト指令、４ビツトネットワーク制御経路指定の種類、４ビツト＝１（完全にアドレスされるもの）出所セルアドレス、４８ビツトメツセージ、１６〜５１２ビツトメツセージ種類、８ビツトメツセージ内容、８〜５１１ビット暗号化検査、１６ビツトＣＲＣ，ｌ（ｉビットフラッグ、４ビツトシングルホップ応答フォーマット：プリアンプル、１６ビツトフラッグ、４ビツトシステムＩＤ、３２ビツト宛先セルアドレス、４８ビツト競合タイマ、１０ビツト競合タイマ検査合計、６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、１ビツトＲｃｖ　　Ｓｅｑ＋　　１ビツトＸｍｔＳｅＱ　Ｓ　１ビツト使用せず、１ビツト指令、４ビツトネットワーク制御経路指定の種類、４ビツト＝１（完全にアドレスされるもの）出所セルアドレス、４８ビツト暗号化検査、１６ビツトＣＲＣ，１６ビツト７ラツグ、４ビツトマルチホップフルアドレスパケットフォーマット：プリアンプル、１６ビツトフラッグ、４ビツトシステムＩＤ、３２ビツト次のセルアドレス、４８ビツト競合タイマ、１０ビツト競合タイマ検査合計、６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、１ビツトＲｃｖ　　Ｓｅｑ、　　１ビツトＸｍｔＳｅｑ　、　　１ビツト使用せず、１ビツト指令、４ビツトネットワーク制御経路指定のｆ！類、４ビツト＝１（完全にアドレスされるもの）セルアドレスリストアドレスカウント、４ビツトアドレス、４８〜７６８ビツト出所セルアドレス、４８ビツトメツセージ、１６〜５１２ビツトメツセージ種類、８ビツトメツセージ内容、８〜５１１ビット暗号化検査、１６ビツトＣＲＣ，１６ビツトフラッグ、４ビットマルチホップフルアドレス応答フォーマット：プリアンプル、１６ビツトフラッグ、４ビツトシステムＩＤ、３２ビツト宛先セルアドレス、４８ビツト競合タイマ、１０ビツト競合タイマ検査合計、６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、１ビツトＲｃｖ　　Ｓｅｑ、ｌビットＸｍｔ、Ｓｅｑ、１ビツト使用せず、１ビツト指令、４ビツトネットワーク制御経路指定の種類、４ビツト＝１（完全にアドレスされるもの）セルアドレスリストアドレスカウント、４ビツトアドレス、４８〜７６８ビツト出所セルアドレス、４８ビツト暗号化検査、１６ビツトＣＲＣ，１６ビツトフラッグ、４ビツトオープンフラッディングパケットフォーマット：プリアンプル、１６ビツトフラッグ、４ビツトシステムＩＤ、３２ビツト放送アドレス、４８ビット＝全部０競合タイマ、ｌＯビット競合タイマ検査合引、６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、１ビツトＲｃｖ　　Ｓｅｑ、　　１ビツトＸｍｔＳｅｑ％　ｌビット使用せず、１ビツト指令、４ビツトネットワーク制御経路指定の種類、４ビツト＝１（オープンフラッディング）宛先セルアドレス、４８ビツト出所セルアドレス、４８ビツトメツセージ、１６〜５１２ビツトメツセージ種類、８ビツトメソセージ内容、８〜５１１ビット暗号化検査、１６ビツトＣＲＣ１３２ビットフラッグ、４ビツトオープンフラッディング応答フォーマット：プリアンプル、１６ビツトフラッグ、４ビツトシステムＩＤ、３２ビツト放送アドレス、４８ビット＝全部０競合タイマ、１０ビツト競合タイマ検査合計、６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、１ビツトＲｃｖ　　Ｓｅｑ、１ビツトＸｍｔＳｅｑ　、　　１ビツト使用せず、１ビツト指令、４ビツトネットワーク制御経路指定の種類、４ビツト＝１（完全にアドレスされるもの）宛先セルアドレス、４８ビツト出所セルアドレス、４８ビツト暗号化検査、１６ビツトＣＲＣＳ　１６ビツトフラッグ、４ビツト制約されたフラッディングパケットフォーマット：プリアンプル、１６ビツトフラッグ、４ビツトシステムＩＤ、３２ビツト放送アドレス、４８ビット＝全部０競合タイマ、１０ビツト競合タイマ検査合計、６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、１ビツトＲｃｖ　　Ｓｅｑ、１ビツトＸｍｔＳｅｑ　、１ビツト使用せず、１ビツト指令、４ビツトネットワーク制御経路指定の種類、４ビツト＝１（制御されたフラッディング）宛先セルアドレス、４８ビツト出所セルアドレス、４８ビツトメツセージ、１６〜５１２ビツトメツセージ種類、８ビツトメツセージ内容、８〜５１１ビット暗号化検査、１６ビツトＣＲＣ１１６ビツトフラッグ、４ビット制約されたフラッディング応答フォーマット：プリアンプル、１６ビツトフラッグ、４ビツトンステムＩＤ、３２ビット放送アドレス、４８ビット＝全部０競合タイマ、１０ビツト競合タイマ検査合計、６ビツトホップカウント、４ビツト乱ｅｉｉ器、８ビツトリンク制御再送信フラッグ、ｌビットＲｃｖ　　Ｓｅｑ、　　ｌビットＸｍｔＳｅｑ、１ビツト使用せず、１ビツト指令、４ビツトネットワーク制御経路指定の種類、４ピント＝１（制約されたフラッディング）宛先セルアドレス、４８ビツト出所セルアドレス、４８ビツト暗号化検査、１６ビツトＣＲＣ，１６ビツトフラッグ、４ビツト群アナウンスメントパケットフォーマット：プリアンプル、１６ビツトフラッグ、４ビツトシステムＩＤ、３２ビツト群アドレス、４８ビツト競合タイマ、１０ビツト競合タイマ検査合計、６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、１ビツトＲｃｖ　　５ｅｑｘ　　ｌビットＸｍｔＳｅｑ、１ビツト使用せず、１ビツト指令、４ビツトネットワーク制御経路指定の種類、４ビツト＝１（群フラッディング）出所構成要素番号、８ビツト宛先構成要素番号、８ビツト、（０＝放送）メツセージ、１６〜５１２ビツトメツセージ種類、８ビツトメツセージ内容、８〜５１１ビット暗号化検査、１６ビツトＣＲＣ，１６ビツトフラッグ、４ビツト群アナウンスメント応答フォーマット：プリアンプル、１６ビツトフラッグ、４ビツトシステムＩＤ、３２ビツト群アドレス、４８ビツト競合タイマ、１０ビロト競合タイマ検査合引、６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、ｌビットＲｃｖ　　Ｓ＠ｑ、１ビツトＸｍＬＳｅｑ　、　　１ビツト使用せず、１ビツト指令、４ビツトネットワーク制御経路指定の種類、４ピツ）＝ｌ　（ｆｉｌｌ）２ツデイング）出所構成ｌ！素番号、８ビツト宛先構成！！！素番号、８ビツト、（０＝放送）暗号化検査、１６ビツトＣＲＣ，１６ビツトフラッグ、４ビツトプローブパケットフォーマット：プリアンプル、１６ビツトフラッグ、４ビツトシステムＩＤ、３２ビツト放送アドレス、４８ビット＝全部Ｏ競合タイマ、ＩＯビット競合タイマ検査合計、６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、１ビツトＲｃｖ　　Ｓｅｑ＋　　１ビツトＸｍｔＳｅｑ、１ビツト使用せず、１ビツト指令、４ビツトネットワーク制御経路指定の種類、４ビツト＝１（制約されたフラッディング）宛先セルアドレス、４８ビツト出所セルアドレス、４８ビツトメツセージ、４９〜７６９ビツトメツセージ種類、８ビツトメツセージ内容、４８〜７６８ビツト（経路リスト）暗号化検査、１６ビツトｃｒｔｃ、ｔ６ビツトフラッグ、４ビットグローブ応答フォープツト：プリアンプル、１６ビツトフラッグ、４ビツトシステム１０．３２ビツト放送アドレス、４８ビット＝全ＳＯ競合タイマ、１０ビツト競合タイマ検査金言１．６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、１ビツトＨｃｖ　　Ｓｅｑ、１ビツトＸｍｔＳりｑ、１ビツト使用せず、Ｊビット指令、４ビツトネットワーク制御経路指定の種類、４ビツト＝１（制約されたフラッディング）宛先セルアドレス、４８ビツト出所セルアドレス、４８ビツトメソセージフィールドメソセージ種類８ビツトメツセージ内容、経路リスト暗号化検査、１６ビツトＣＲＣ１１６ビツトフラッグ、４ビツトグローブパケットフオーマソト：プリアンプル、１６ビツトフラッグ、４ビツトシステムＩＤ、３２ピツト放送アドレス、４８ビット＝全部０競合タイマ、１０ビツト競合タイマ検査金側、６ビツトホップカウント、４ビツト乱数器、８ビツトリンク制御再送信フラッグ、１ビツトＲｃｖ　　Ｓｅｑ、１ビツトＸｍｔｓｅｑ、１ビツト使用せず、ｌビット指令、４ビツトネットワーク制御経路指定の種類、４ビツト＝３（制約され飯うツデイ／：ｙ′）または２（オープンフラッディング）出所アドレス、４８ビツトメソセージ種類、８ビツトメツセージ内容、８〜５１１ピット暗号化検査、１６ビツトＣＦＬＣ１１６ビツトフラッグ、４ビツト無応答付録　Ｂ、メツセージの種類プローブ機能：アナウンサーからリスナーへの最適の経路を決定する。

出所二群アナウンサーアドレスの種類二セル経路指定法二制約されたフラッディングメツセージの種Ｍ：２（８ビツトフイールドに対する番号）メツセージの内容ニアドレスカウント（１バイト）、（グローブパケット内のセルＩＤの数−これは再放送されたパケットの数である）アドレスリストグローブ結果機能：宛先セルにより受けられた第１グローブパケツト内のアドレスリストを報告する。

出所ニブロープメツセージによシ以前にアドレスされたセル。

アドレスの種類：セル経路指定法二制約されたフラッディングメツセージの種類：３（８ビツトフイールドに対する番号）メツセージの内容ニアドレスカウント（１バイト）、アドレスリスト群アナウンサー割当て機能：宛先セルを指定された群内のアナウンサーであるように割当てる。

出所二群化装置宛先：セルアドレスの種類：セルまたは群の構成要素経路指定法二制約されたフラッディングまたは群フラッディングメツセージの才重類＝４メツセージの内容一群番号、構成要素番号群アナウンサー割当て解除機能：宛先セルを指定された群内のアナウンサーとして機能することから解除する。

出所二群化装置宛先：アナウンサーセルアドレスの種類：セルまたは群の構成要素経路指定法：制約されたフラッディングまたは群フラッディングメツセージの種類：５メツセージの内容：無し群リスナー割当て機能：宛先セルを指定された群内のリスナーであるように割当てる。

出所二群化装置宛先：セルアドレスの種類：セルまたは群の構成要素経路指定法二制約されたフラッディングまたは群フラッディングメソセージの種類＝６メツセージの内容二群番号、構成要素番号群リスナー割当て解除機能：宛先セルを指定された群内のリスナーとして機能することから解除する。

出所二群化装置宛先：リスナーセルアドレスのｆｌ類：セルまたは群の構成９素経路指定法二制約されたフラッディングまたは群フラッディングメソセージの種類＝７メツセージの内容：無し群レピータ割当て機能：宛先セルを指定された群内のレピータであるように割当てる。

出所二群化装置宛先：セルアドレスの種類：セルまたは群の構成要素経路指定法二制約されたフラッディングまたは群フラッディングメツセージの種類＝８メツセージの内容二群番号、構成要素番号群レピータ割当て解除機能：宛先セルを指定された群内のレピータとして機能することから解除する。

出所：群化装置宛先二群レピータセルアドレスの種類：セルまたは群の構成要素経路指定法二制約されたフラッディングまたは群フラッディングメツセージの種類：９メツセージの内容、：無しレピータ割当て機能：セルをレピータとして機能するように割当てる。レピータとなることを通常は許されないセル、すなわち、非放射媒体上に１つのトランクーパを有するセル、を割当てるために用いられる。

出所二制御装置宛先：セルアドレスの種類：セル経路指定法：完全にアドレスされるもの、オープンプラツデイング、制約されたフラッディングメツセージの種類：１０メツセージの内容：無し閉鎖機能：再開することを指令されるまで送信を停止することを全てのセルに告げるメツセージを放送する。

出所二制御装置宛先：セルアドレスのａｔ類：放送またはセル経路指定法：オープンフジッディング、制約されたフラッディングメツセージの種類：１１メツセージの内容：無し貴方の入力を報告機能：セルの入力を報告することをそのセルへ指令する。

出所：セルまたは制御装置宛先：セルアドレスのｆ１１類：任意経路指定法：任意メツセージの種類＝１２メツセージの内容二人刃数（バイト）貴方の出力を報告機能：セルの出力を報告することをそのセルへ指令する。

出所：セルまたは制御装置宛先：セルアドレスの種類：任意経路指定法：任意メツセージの種類：１３メツセージの内容：出力数（バイト）ダウンロード機能：データまたは符号をダウンロードする。

出所二制御装置宛先：セルアドレスの種類：任意経路指定法：任意メツセージの種類＝１４メツセージの内容ニアドレス、長さ、符号通信パラメータ設定機能二通信パラメータをセル中に設定スる。

出所二制御装置宛先：セルアドレスの種類：任意経路指定法：任意メツセージの種類：１５メツセージの内容：パラメータ数、値アナウンスメント機能：センサデータをアナウンス出所一群宛先二群アドレスの種類２群、放送経路指定法二群７ラツデイングメツセージの種類＝１６メツセージの内容二〇〜２５５（１）Ｃイト）付録　Ｃ０用　途種　類　　種類の細部　　　　　用　　途一般的　　検出機能な用途　　通信機能制御機能農　業　　穀物管理　穀物センサ／　Ｃｏ　ｍｍ　潅概Ｃｔｒｌ／Ｃｏｍｍ地平準化センサＣｏｍｍペストセンサ／Ｃｏｍｍ　（セルＩＤが動物を識別する）家畜　　　　検出機／トラッカー給餌検出／　Ｃｔ　ｒ　ｌ／Ｃｏｍｍミルカー横出／Ｃｔｒｌ／Ｃｏｍｍ重量センサ／Ｃｏｍｍハーダー信号装置商　業　　銀行業務　　ＡＴＭカード電子マネー商業　　　　　金銭登録機検Ｊ１３／　Ｃｔ　ｒ　ｌ／Ｃｏｍｍエレベータ検出検出器ｔｒｌ／Ｃｏｍｍスｏ　ット？’／７検出／Ｃｔｒｌ／Ｃｏｍｍ自動販売機検出／　Ｃｔ　ｒ　ｌ／Ｃｏｍｍ商業、Ｍｉｓｃ　　ドレーノく一センサ／ＣｏｍｍページャーＣｔｒｌ／Ｃｏｍｍプロテクニクス、センサ、Ｃｔｒｌスタンプ　１．Ｄウォッチ　Ｃｔｒｌ建設　　　　破損センサ／Ｃｏｍｍボストセンサ　Ｃｏｍｍエネルギー管理　センサ検出／Ｃｏｍｍサーモスタット／Ｃｔｒｌ／Ｃｏｍｍユーティリティセンサ／ＣｏｍｍＶｅｎｔ／Ｃｔｒｌ／　Ｃｏｍｍ安全　　　　ロックセフ　ス／Ｃｔ　ｒ　ｌ／Ｃｏｍｍスマートキイ（一連番号）通信　　　通信　　　　ケーブル無しチャネル／Ｃｔｒｌ／Ｃｏｍｍネットワーク構成／Ｃｔｒｌ／Ｃｏｍｍあらゆる橋へのセル電話１．Ｄ（セル１．Ｄ、）セル橋へのセルテレメータ／Ｃｔ　ｒ　ｌ／Ｃｏｍｍ配線解消コンピュータ　　　　　　　低速データネットワークネットワーク　　　　　　　　人工知能構成Ｃｔｒｌコピー防止並列処理ノード周辺　　　　ケーブル解除キーボードセンス／Ｃｏｍｍマウスセンス／Ｃｏｍｍ配線解消開発システム　エミュレータ装置消費者　　器具　　　　センサ検出／Ｃｏｍｍスイッチ検出／Ｃｔｒｌ／Ｃｏｒｎｍ消費者、Ｍｊｓｃ　　検出器／トラッカー（電子的、一連番号）低電圧検出器かなりの富くじ券娯楽　　　　遊園地Ｃｔｒｌ’ｒアーケードゲームＣｔｒｌ’ｒ有線テレビアクセスＣｔｒｌ’ｒ有線テレビサンプルＣｔｒｌ’ｒＣＤプレイヤーＣｔｒｌ’ｒ特殊効果／Ｃｔｒｌ’ｒステレオ／Ｃｔｒｌ’ｒＴＶ　Ｃｔｒｌ’ｒＶＣＲ，Ｃｔｒｌ’ｒ家庭改良　　セントラル時計装置カーテン／　Ｃｔｒｌ／　Ｃｏｍｒｎドア検出／Ｃ検出ｒｎ車庫ドアＣｔｒｌ’ｒインターフオンインターフオンＣｕｒｌ’ｒプールｃｔｒｌ’ｒ検出／Ｃｔ　ｒ　ｌ　／　Ｃｏ　ｍｍｍ煙火火災検出器検出／Ｃｔｒｌ／Ｃｏｍｍベント　　　検出器／トラッカ（電子的、一連番号）ベントＣｔｒｌ／訓練士教育　　　教育、Ｍｉｓｃ　　相互作用　本検出／　Ｃｔｒｌ／　Ｃｏｍｒｎ試験　検出／Ｃｏｍｍ技術　　　データ獲得　ＤＡＣ／ＡＤＣ計装　　　　Ｄ　Ａ　Ｃ／Ａ　Ｄ　Ｃスイッチ検出／Ｃｔｒｌ／Ｃｏｍｍ家庭　　　電気　　　　電灯／Ｃｔｒｌ／Ｃｏｍｍレセプタクル検出／　Ｃｔ　ｒ　ｌ　／Ｃｏ　ｍｍスイッチ検出／Ｃｔｒｌ／Ｃｏｍｍあらゆる態様の検出法律　　　安全、法律　コピー防止１、Ｄ、カード（一連番号）銃！、Ｄ、商業旅券（一連番号）万引発見機製造　　　ＣＩＭ　　　　人工知能配線解消生産Ｃｔｒｌ　　検出器／トラッカー（電子的一連番号）インベントリイ　検出／ＣｏｍｍプロセスＣｔｒ　ｌ　　　　ラインバランス生産オートメーション生産、流れ／検出ロボット工学　　　　検出器／トラッカ（電子的、一連番号）ロボット検出／Ｃｔｒｌ／Ｃｏｍｍ医療　　　医療、Ｍｉｓｃ　　バイオフィードバックバイオニクス障害者介助器具ペースメーカー移着医療警報検出／Ｃｏｍｍ医療警報検出／　Ｃｏｍｍ患者モニタ個人ディスペンサｍ個人モニタ補綴軍事　　　軍事、Ｍｉｓｃ　　コピー防止破損ＣＬｒ１検出／Ｃｏｍｍ検出器／トラッカ（電子的一連番号）個人バッジ１．Ｄ。

冗長Ｃｏｍｍ５ＤＩ検出／　Ｃｔ　ｒ　ｌ／Ｃｏｍｍノーナブイ検出／Ｃｏｍｍスパイ検出／Ｃｔｒｌ／Ｃｏｍｍ位置検出／Ｃ３ｒｌ／Ｃｏｍｍシステム診断検出／Ｃｏｍｍ戦争ゲームモニタ／　Ｓ　ｉ　ｍ兵器検出／Ｃｔ　ｒ　ｌ／Ｃｏｍｍ安全　　　　　ロック検出／　Ｃｔ、ｒ　ｌ／Ｃｏｍｍスマートキイ（一連番号）震動／運動１窓検出／Ｃｔｒｌ／Ｃｏｍｒｎ科学　　　　　　　　　気象、地震、センサ輸送　　　自動車　　　一般検出一般通信一般制御アンチロック制動、ＳＦＳ複合ケーブル解消ゲージＣｔｒｌインダッシュ地図／ロケータ計器盤Ｃｔｒｌナンバープレート　Ｉ−Ｄ−＆Ｃｏｍｒｎ灯火／Ｃｔｒｌ／Ｃｏｍｍレギュレータ検出／Ｃｏｍｍスマートキイ（一連番号）スイッチ検出／ＣＬｒＩ／Ｃｏｍｍシステム診断検出／Ｃｏｍｍ配線解消エイビオニクス　アンチロック制動ｓ　　Ｓ７ｇ複合ケーブル解、消ゲージＣｔｒｌ計器盤Ｃｔｒｌ灯火／　Ｃｔ　ｒ　ｌ　／Ｃｏｍｍレギュレータ検出／Ｃｏｍｍセサワ検出／Ｄｏｍｍスイッチ検出／　Ｃｔ　ｒ　ｌ／Ｃｏｍｍシステム診断検出／Ｃｏｍｍ配線解消輸送Ｍｉｓｃ　　非常ロケータ（Ｅｌ、Ｔ）検出／Ｃｏｍｍトラフィックモニタ／Ｃｏｍｍトラフィック信号検出／Ｃｔ　ｒ　ｌ　／Ｃｏ　ｍｍＴ　Ｐ　Ｙ／Ｈｏ　ｂ　ｂ　）’／Ｓ　ｐ　ｏゲーム３−Ｄ「チップ−ウィツトＪ検出／ｏｍｍビンゴカード検出／Ｃｏｍｍホビーキット検出／　Ｃｔ　ｒ　ｌ　／Ｃｏ　ｍｍ手品道具検出／Ｃｔｒｌ／Ｃｏｍｍ超小型訓練Ｃｔｒｌ／Ｃｏｍｍ遠隔Ｃｔｒｌ検出／検出ｒｌ／Ｃｏｍｍスポーツ　　非常ロケータ（ＥＬＴ　）検出／Ｃｏｍｍトラップラインセンサスポーツ用品検出／Ｃｔ　ｒ　ｌ／Ｃｏｍｍおもちや　　レボ−ボット検出／Ｃｔｒｌ／Ｃｏｍｍ媒体相互作用おもちゃ検出／Ｃｔｒｌ／Ｃｏｍｒｎ動くおもちゃ検出／Ｃｔｒｌ／Ｃｏｒｎｍ浄書（内容に変更なし）ＩＧ　　５ＦＩＧ　　９０１０１０１　　　　　　　ビットｔｉｌ１期ＦＩＧ　　１０ＦＩＧ　　１６１′＋棧ｉ翫ＦＩＧ　　２０ＳＩＬＨ（ＤＴＯＡ）ＯｒＴ／’：　　　　Ｍ　！フ２又テーン３ン趨朱夾（１°影１力ＦＩＧ２８；ｑ導イど　へ炙１ＦＩＧ　　３０咲１ｆ３慣考。

イ１牙レジ”スタ手続補正書く方式）％式％１、事件の表示平成１年特許願第５００５１８号（ＰＣＴ／ＵＳ８８１０３８８７）２、発明の名称複数の知能セルを有するネットワーク用のプロトコル３、補正をする者事件との関係　　特　許　出　願　人名称（氏名）　　エシャロン・コーポレーション国籍　　　　　　アメリカ合衆国６、補正の対象（２）図面の翻訳文の浄書７．補正の内容以上国際調査報告

Claims

【特許請求の範囲】

１．複数のセルを有し、検出と、通信と、制御とを行うネットワークにおいて、各セルは、出所アドレスフイールドと、宛先アドレスフイールドを含む所定数のプロトコルフィールドをおのおの有するパケットを用意する処理手段と、前記パケットを前記ネットワークとの間で通信するために前記処理手段と前記ネットワークの間でインターフエイスするインターフエイス手段と、を備え、前記処理手段は前記検出と、前記通信と、前記制御との少くとも１つを行うために、前記パケットに含まれる所定数のメッセージを用意し、前記処理手段は、前記パケット内のフイールドに含まれる所定の長さの乱数を発生し、それによりセルが実現されるセル。
２．請求項１記載のセルであつて、１つの前記セルの前記パケットは前記セルの群へ向けられ、前記１つのセルの前記宛先フイールドは、前記パケットによりアドレスされる前記群中のセルの数を表す数を含み、前記宛先フィールドはアドレスされる各前記セルに対する構成要素の番号も含むセル。
３．請求項１記載のもルであつて、前記宛先アドレスフィールドは前記パケットを用意する前記セルのうちの１つのセルの独特の識別番号を含むセル。
４．請求項３記載のセルであつて、前記パケットは、前記パケットを受けることを指定されている１つの前記セルの独特の識別番号を含むセル。
５．請求項１または４記載のセルであつて、前記パケットは６ピット符号のセグメントで構成され、各セグメントは３つの２進１と３つの２進０を含むセル
６．複数のセルを含み、検出し、通信し、制御するネットワークにおいて前記セルのうち第１のセルからのパケットを前記セルのうちの第２のセルへ送る方法てあつて、その第２のセルにパケットが到達する前にそのパケットを前記セルのうちの他方のセル（レピータセル）により繰返えす、前記ネットワークにおいて前記セルのうち第１のセルからのパケットを前記セルのうちの第２のセルへ送る方法において、前記第１のセルで乱数を発生し、その乱数を前記パケット内のフィールドに含ませる過程と、前記パケット内の、前記乱数フィールドを含む所定のフィールド上のレピータセルにより計算を行つて数を発生する過程と、前記レピータセルにより前記第１の数を格納する過程と、レピータセルにより受けられた以後のパケットについて計算を行い、第２の数を供給する過程と、前記第２の数を前記第１の数と比較する過程と、前記第２の数が前記第１の数と異なれば、前記以後に受けたパケットを再放送する過程と、を備え、それにより前記レピータセルによる前記パケットの２回以上の再放送を制限する複数のセルを含み、検出し、通信し、制御するネットワークにおいて前記セルのうち第１のセルからのパケットを前記セルのうちの第２のセルへ送る方法。
７．請求項６記載の方法であつて、前記格納する過程は前記数を円形リストに格納する過程を含む。
８．請求項６または７記載の方法であつて、前記レピータセルにより行われる前記計算は周期的冗長符号の計算を含む方法。
９．請求項８記載の方法であつて、前記パケットを６ピット符号のセグメントへ変換する過程を含み、各セグメントは３つの２進１と３つの２進０を含む方法。
１０．複数のセルの間でパケットが通信させられる、検出と、通信と、制御とのためのネットワークにおいてＮピットのシステム識別番号を前記パケット中に含ませる改良した方法において、各前記パケット内のフィールドに前記Ｎピット識別番号の一部を含ませる過程と、周期的冗長符号（ＣＲＣ）の計算において前記Ｎピット識別番号の残りのピットを用いる過程と、前記ＣＲＣ計算の結果を前記パケットで送る過程と、を備え、前記ＣＲＣ　計算は前記パケット中に他の所定のフィールドを含む、複数のセルの間でパケットが通信させられる、検出と、通信と、制御とのためのネットワークにおいてＮピットのシステム識別番号を前記パケット中に含ませる改良した方法。
１１．請求項１０記載の方法であつて、前記パケットを受ける過程と、前記計算において前記システム識別番号を用いて前記パケットの前記他の所定フイールドについてＣＲＣを計算する過程と、その計算の結果を、前記パケットで送られた前記ＣＲＣ計算の結果と比較する過程と、の付加過程を含む方法。
１２．請求項１０記載の方法であつて、前記Ｎピット識別番号の前記残りのピットを用いる前記ＣＲＣ計算の部分を以後のＣＲＣ計算のために格納する方法。
１３．請求項１０または１１記載の方法であつて、前記パケットの前記所定のフィールドを６ピット符号のセグメントへ変換する付加過程を含み、各セグメントは３つの２進１と３つの２進０を含む方法。
１４．少くとも第１の媒体と第２の媒体を含み、検出と、通信と、制御とを行うネットワークにおいて前記第１の媒体へ結合される第１の複数のセルと、前記第２の媒体へ結合される第２の複数のセルと、前記第１の媒体と前記第２の媒体へ結合される第３のセルと、を備え、前記第１のセルの少くとも１つと前記第２のセルの少くとも１つは共通の群識別番号（共通群１Ｄ）を有し、かつその共通群ＩＤにより識別された前記群に対する群機能を実行するためのタスクを割当てられ、前記第３のセルは、前記共通群ＩＤを有する前記セルの間のメッセージ再放送を繰返えす目的で前記共通群ＩＤを有し、それにより、複数の媒体を有するネットワークを介する検出と制御が行われる改良。
１５．請求項１４記載の改良であつて、前記第３のセルは前記第１の媒体と前記第２の媒体へ前記群メッセージを再放送する改良。
１６．請求項１５記載の改良であつて、前記パケットを六者択三符号で符号化し、各符号は３つの２進１と３つの２進０を有する改良。
１７．複数のセルを有し、検出と、通信と、制御のためのネットワークにおいて、前記セルにより送られたパケットの間に衝突が起きたことを推測する方法にかいて、前記セルのうちの少くとも第２のセルと第３のセルからの応答を要求するパケットを前記セルのうちの第１のセルにより送る過程と、前記第２のセルと前記第３のセルからの応答を所定期間だけ待つ過程と、応答が前記第２のセルまたは前記第３のセルから受けられなければ衝突が起きたことを推測する過程と、を備える、複数のセルを有し、検出と、通信と、制御のためのネットワークにおいて、前記セルにより送られたパケットの間に衝突が起きたことを推測する方法。
１８．複数のセルを有し、検出と、通信と、制御のためのネットワークにおいて、前記セルにより送られたパケットの間に衝突が起きなかつたことを推測する方法において、前記セルのうちの少くとも第２のセルと第３のセルからの応答を要求するパケットを前記セルのうちの第１のセルにより送る過程と、前記第２のセルと前記第３のセルからの応答を所定期間だけ待つ過程と、応答が前記第２のセルまたはは前記第３のセルから受けられれば衝突が起きなかつたことを推測する過程と、を備える、複数のセルを有し、検出と、通信と、制御のためのネットワークにおいて、前記セルにより送られたパケットの間に衝突が起きなかつたことを推測する方法。
１９．検出と、通信と、制御とのためのネットワークヘ、メッセージを含んでいるパケットで相互に通信する複数のセルが結合される前記ネットワークにおいて、各前記メッセージにつけられた一連番号と、メッセージが前記第１のセルにより送られているかどうかを示す再送信フラッグを第１のセルにより送る過程と、前記バケット内の前記一連番号が以前に受けた一連番号と異なれば、第２のセルにより前記パケットの１つに確認応答する過程と、前記一連番号が前記以前に受けた一連番号と異なれば、第２のセルにより前記バケットの１つに確認応答する過程と、前記一連番号が前記以前に受けた一連番号と同じであれば、前記バケットが前記第１のセルにより再送信されたことを前記バケット内の再送信フラッグが示す時だけ、前記第１のセルに対して確認応答する過程と、を備え、それによりパケットに対する不必要な確認応答を阻止される改良。
２０．請求項１９記載の方法であつて、一連番号が前記以前に受けた一連番号と異なる時だけ、前記第２のセルは前記メッセージについて作用を行う方法。
２１．請求項１９または２０記載の改良であつて、前記バケットを６ピットのセクメントに編成し、各セグメントは３つの２進１と３つの２進０を含む改良。
２２．複数の第１のフイールドをおのおの含むパケットで複数のセルが互いに通信する、検出と、通信と、制御とを行うネットワークにおいて、前記パケットが送られる時に決定される値を有する第２のフィールドを前記パケットに含ませる過程と、前記第１のフィールドに対して計算され、かつ前記第１のフィールドの送信の確度を確認するために用いられる第１の確認番号を前記パケットに含ませる過程と、前記第２のフィールドに対して計算され、かつ前記第２のフイールドの送信の確度を確認するために用いられる第２の確認番号を前記パケットに含ませる過程と、を備え、それにより前記第１の確認番号を前記第２のフィールドの決定前に計算できる改良。
２３．請求項２１記載の方法であつて、前記第１の確認番号は周期的冗長符号である方法。
２４．請求項２３記載の方法であつて、前記第２の確認番号は周期的冗長符号である方法。
２５．請求項２２または２３記載の方法であつて、前記第２のフイールドは、前記セルが前記パケットの１つを送ることを待つ総時間を表す方法。
２６．請求項２５記載のマルチプレクサであつて、送られる前記バケットは６ピットセクメントを含み、各セグメントは３つの２進１と３つの２進０を有する方法。
２７．パケットで複数のセルが互いに通信する、検出と、通信と、制御とを行うネットワークにおいて、前記ネットワークを介して受ける各パケットのポー速度を各前記セルが決定する過程と、前記ポー速度を各前記セルに格納する過程と、任意の前記セルが他のパケットで任意の前記パケットに対して応答する過程と、を備え、前記応答するセルは前記他のパケットを前記格納されているポー速度で送る改良方法。
２８．請求項２７記載の方法であつて、前記格納されているポー速度をスロットタイミング競合のために用いる方法。
２９．複数のセルがパケットを介して相互に通信する、検出と、通信と、制御とを行うためのネットワークにおいて、受ける各パケットのポー速度を各セルが決定する過程と、各セルが前記ポー速度を前記セルに格納する過程と、スロットタイミング競合のために前記格納されているポー速度を用いて任意の前記セルが前記パケットに対して応答する過程と、を備える改良。
３０．請求項２９記載の方法であつて、前記格納されているポー速度を応答パケットを送るための送信速度として用いる方法。
３１．請求項２７または２９記載の方法であつて、前記パケットは６ピットのセグメントを含み、各セグメントは３つの２進１と３つの２進０を含む方法。
３２．パケットで相互に通信する複数のセルを有し、各前記セルは前記パケットの作成と翻訳を行う処理手段を含み、前記セルのいくつかは前記パケットを繰返えすためのもの（レピータセル）であるネットワークにおいて、前記レピータセルの１つまたは複数個がパケットの送信を待つ時間を表す前記パケット内のフィールド、を備え、各前記レピータセルの前記処理手段は，パケットを送信するために前記セルが待つ時間をカウントする手段と、前記フイールド内で前記セルが待つ前記時間を指示するために前記フイールドに対して作用する手段とを含み、それにより改良したネットワークが実現される改良。
３３．請求項３２記載の改良であつて、前記フイールドが所定の数に達した時に前記セルは前記パケットを送信するのではなくてそのセルを捨てる改良。
３４．請求項３３記載の方法であつて、前記処理手段は前記フイールドに対する周期的冗長符号を計算する方法。
３５．請求項３４記載の方法であつて、前記パケットは６ピット符号のセグメントを含み、各符号は３つの２進１と３つの２進０を含む方法。