JPH0349442A - Inter-unit communication equipment - Google Patents

Abstract

PURPOSE:To reduce the number of hand-shake lines with respect to the number of slave controllers, to reduce the number of ports of a master controller and to simplify the constitution by providing an output means outputting a transfer clock from the master controller to an optional slave controller. CONSTITUTION:The equipment is an inter-unit communication equipment making communication between plural controllers and an output means is provided, which outputs a transfer clock from the master controller 1 to an optional communication destination through transfer clock lines SCK1-SCK3 connecting the slave controllers 2a, 2b, 2c. Thus, it is not required to increase the number of hand-shake lines corresponding to the number of slave controllers 2a-2c. Then the number of lines among the controllers 1, 2a-2c is decreased and the number of ports of master controller 1 is reduced.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の制御コントローラの間で通信を行うユ
ニット間通信装置に関する． ［従来の技術］ 従来より，この種の装置として、第１０図に示す構成の
ものが知られている． ２＜おいーＣ、マスタ制御コントローラ１０１と各ス１
／−ブ制御コントローラ１０２、１０３とは、マスタ制
御コントローラ１ｏ１から出力されるデータライン（Ｃ
ＭＤ）と、各スレーブ制御コントローラ１０２．．ｌ０
３より出力されるデータライン（ＳＴＳ）と，マヌタ制
御コントローラ１０１より出力される各データラインの
転送クロック用の転送クロックライン（ＳＣＫ）と，ハ
ンドシェークライン（ＣＢＳＹ，ＳＢＳＹ）　とにより
接続されている． ［発明が解決しようとする課題ゴ しかしながら、上記従来例では、ハンドシェークライン
として、スレーブ制御コントローラ１台邑り、２本の通
信線を使用するため，スレープ制御コントローラの数が
増えるとコストアップとなり，またマスタ制御コントロ
ーラのハントシェーク用のボート数が激増する等の欠点
があった．本発明は、各制御コントローラ間のハンドシ
ェークラインの本数を減少でき、マスタ制御コントロー
ラのボート数を低減できるユニット間通信装置を提供す
ることを目的とする。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an inter-unit communication device for communicating between a plurality of controllers. [Prior Art] Conventionally, as this type of device, one having the configuration shown in FIG. 10 has been known. 2<Oi-C, master control controller 101 and each step 1
/-B control controllers 102 and 103 refer to the data line (C
MD) and each slave control controller 102. ．． l0
3, a transfer clock line (SCK) for the transfer clock of each data line output from the manuta controller 101, and handshake lines (CBSY, SBSY). [Problems to be Solved by the Invention] However, in the above conventional example, one slave controller is used as a handshake line and two communication lines are used, so as the number of slave controllers increases, the cost increases. Another disadvantage was that the number of boats for the master controller's hunt shake increased dramatically. An object of the present invention is to provide an inter-unit communication device that can reduce the number of handshake lines between each controller and reduce the number of votes of a master controller.

［課題を解決する千段１ 本発明は、マスタ制御コントローラと複数のスレーブ制
御コントローラにより構成されるユニット間通信装置に
おいて、マスタ制御コントローラより各スレーブ制御コ
ントロー・ラに対して共通に出力される出力データライ
ンと，各スレーブ制御コントローラよりマスタ制御コン
トローラに対シて共通に入力される入力データラインと
、マスタ制御コントローラより各ヌＩ／−プ制御コント
ローラに対して接続される転送クロー２クラインと、こ
の転送クロックライン上に設けられ、任意の通信先に転
送クロックを出力する出力手段とを有することを特徴と
する。[1,000 Steps to Solve the Problems] The present invention provides an output that is commonly output from the master controller to each slave controller in an inter-unit communication device composed of a master controller and a plurality of slave controllers. a data line, an input data line commonly input from each slave controller to the master controller, and a transfer claw 2 line connected from the master controller to each node controller; The communication device is characterized by having an output means provided on the transfer clock line and outputting the transfer clock to an arbitrary communication destination.

［作用１ 本発明では、マスタ制御コントローラより各スレーブ制
御コントローラに対して接続される転送クロックライン
に任意の通信先に転送クロックを出力する出力手段を設
けたことから，スレーブ制御コノトローテの数に対応し
てハンドシェークラインの本数を増加させる必要がな〈
なり、各制御コントローラ間のライン数を減少でき．マ
スタ制御コンｌ・ローラのボート数を低減できる．［実
施例ゴ 第１図は、本発明の一実施例を示すブロック図である． マスタ制御コントローラｉからは、スレーブ制御コント
ローラ２ａ〜２ｃへの共通のデータ出力線（ＣＭＤ）が
Ｓｏ端子より出力される．そしてこのデータ出力ライン
（ＣＭＤ）は、スレーブ制御コントローラ２８〜２ｃの
Ｓ＋端子に久力される。[Function 1] In the present invention, the transfer clock line connected from the master controller to each slave controller is provided with an output means for outputting the transfer clock to any communication destination, so that There is no need to increase the number of handshake lines.
This allows the number of lines between each controller to be reduced. The number of master control controller/roller boats can be reduced. Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention. From the master controller i, a common data output line (CMD) to the slave controllers 2a to 2c is output from the So terminal. This data output line (CMD) is connected to the S+ terminal of the slave controllers 28-2c.

一方５スレーブ制御コントローラ２ａ〜２ｃからマスタ
制御コントローラ１へのデータ入力ライン（ＳＴ’Ｓ）
ｊｆ．マスタ制御コントローラ１の５１端子に入力され
る． また、マスタ制御コントローラ１からスレーブ制御コン
トローラ２ａ〜２Ｃへ送られる転送クロックは，転送ク
ロックライン（ＳＣＫＩ〜３）で伝送される． 第２図は、マスタ制御コントローラ１の内部構成を示す
回路図である． ＣＰＵＩＩは、クロック同期通信機能を有するマスタＣ
ＰＵであり，そのデータ出力端子Ｓｏは，抵抗Ｒ１によ
りプルアップされ、上記ＣＭＤラインに接続されている
． ＣＰＵＩＩのデータ入力端子Ｓｔは、抵抗Ｒ２によりプ
ルアップされ、上記ＳＴＳラインに接続されている． 切換回路１２は、マスタＣＰＵＩＩからサブ制御コント
ローラ２ａ〜２Ｃに送られる転送クロックの伝送先をマ
スタＣＰＵＩＩより送られる切換信号（ＳＬＣＴ）によ
り切換えるものである．第３図は、スレーブ制御コント
ローラ２ａ〜２ｃの内部構成を示す回路図である． スレーブＣＰＵ２１のデータ入力端子Ｓ１には上記ＣＭ
Ｄラインが接続され、また、データ出力端子Ｓｏには上
記ＳＴＳラインが接続され、さらに、転送クロック入力
端子ＳＣＫには，上記ＳＣＫｎ（ｎ＝１〜３）ラインが
接続されている．スレープＣＰＵ２１のＳｏ端子は，デ
ータ未出力状態において、ハイインピーダンス状態とな
り、マスタ制御コントローラｌ内の抵抗Ｒ２によりプル
アップされるため、ＳＴＳラインは，ワイヤードオアの
構成でマスタＣＰＵＩＩのＳｉ端子に入力される． 第４図は，以上のようなコントローラ間の通信動作を説
明するタイムチャートである．マスタＣＰＵＩＩは、通
信目的のスレーブ制御コントローラに応じて、切換回路
１２の切換信号ＳＬＣＴを切換える．第４図においては
、まず、スレーブ制御コントローラ２ａとの通信を始め
る． マスタＣＰＵＩＩは，切換信号ＳＬＣＴを切換えた後、
転送クロックをＳＣＫ端子より出力し、この転送クロッ
クに同期して、出力データをＳｏ端子より出力する． 切換回路ｌ２により、目的のスレーブ制御コントローラ
（ここではスレーブ制御コントローラ２ａ）のみに転送
クロックが出力され、対象のスレーブＣＰＵ２１より、
転送クロックに同期した入力データがＳｉ端子に入力さ
れる． 同様にして，他のスレープ制御コントローラ２ｂ、２Ｃ
に対しても通信を行うことができる． また、マスタ制御コントローラ１を，第５図に示すよう
に、オア回路ｌ３を有する構成とし、スレーブ制御コン
トローラ２を、第６図に示す構成することにより、ハン
ドシェークラインを用いることなく容易に通信エラーを
回避することが可能となる． すなわち、第５図において、オア回路１３は，前記転送
クロックとＳＴＲＴ端子より出力されるスタートパルス
とを合成し、切換回路ｌ２を介してスレーブ制御コント
ローラ２ａ〜２Ｃに接続される． 一方，スレーフ制御コントローラ２ａ〜２Ｃでは、第６
図に示すように、スレーブＣＰＵ２１（７）割り込み入
力端子ｉＮＴに転送クロックラインＳＣＫｎを接続する
． 第７図は，このような構成におけるコントローラ間の通
信動作を説明するタイムチャートであり、第８図は、同
じく通信動作を説明するフローチャートである． まず、マスタ制御コントローラ１上のマスタＣＰＵＩＩ
は，初期化を行なった後（Ｍｌ），スレープ制御コント
ローラ２ａ〜２ｃより送られるＳＴＳラインの論理を確
認する（Ｍ２）．一方、スレーブ制御コントローラ２ａ
〜２ｃ上の各スレーブＣＰＵ２１は５初期化を行なった
後（Ｓｌ）．ＳＴＳラインに所定論理を出力する（Ｓ２
）． なお、上記実施例においては、ＳＴＳラインはワイヤー
ドオアの構戊をとるため、各スレーブＣＰＵ２１はＳＴ
Ｓラインに「Ｈ」レベルを出力することにより，マスタ
ＣＰＵＩＩは，各スレーブＣＰＵ２１が所定論理を出力
しているか否かを確認することができるが、特にこれに
限らず、複数のＳＴＳライン（パラレル出力）を用いる
場合など、論理回路を用いても同様の効果があることは
いうまでもない． さて、マスタＣＰＵＩＩは．ＳＴＳラインが所定論理に
なるまで計時し，万一ケーブルが外れている場合などの
ために、所定時間内にＳＴＳラインの論理確認がなされ
ない場合には、エラー処理等を行なう（Ｍ３）， マスタＣＰＵＩＩは％ＳＴＳラインの論理確認の後，Ｓ
ＴＲＴ端子より所定時間幅（Ｔｏ）のスタートパルスの
出力を行ない（Ｍ４〜Ｍ６），スレーブＣＰＵ２１に対
して、通信開始を報知する． 前記ＳＴＲＴ端子からのスタートパルスは、オア回路１
３および切換回路１２により，通信先へのＳＣＫｎライ
ン上に出力される． 通信先のスレーブＣＰＵ２１は，前記ＳＣＫｎラインが
ＳＣＫ端子およびｉＮＴ端子に接続されており、前記ｉ
ＮＴ端子にスタートパルスが割込入力されると（３３）
，前記スタートパルス幅が正常か否かを判断するために
計時を行なう（Ｓ４），この計時は、ｉＮＴ割込のパル
ス入力がなくなることにより中断され（ＳＳ），前記計
時時間が正常と判断された場合のみ（Ｓ６），データ通
信を行なう（Ｓ７）， ｉＮＴ端子入力が異常な場合、たとえば、入力パルス幅
が大きすぎる場合は、エラー処理を行い（Ｓ　１　０）
　．また，入カバルス幅が小さすぎる場合には，ノイズ
と判断して，Ｓ３にもどってスタートパルス入力待ちの
状態となる． マスタＣＰＵＩＩとスレープＣＰＵ２１の間でデータ送
受信が行なわれると（Ｍ７、Ｓ７）、スレーブＣＰＵＩ
Ｉは、送受信完了時間が正確か否かを判断し（Ｓａ），
異常な場合，エラー処理を行ない、正常な場合、ＳＴＳ
ライン上に所定論理出力を行なって，正常なデータ受信
が行なわれたことをマスタＣＰＵＩＩに報知する（Ｓ９
），マスタＣＰＵＩＩは、データの送受信が完了して所
定の時間が経過した後（Ｍ８）．ＳＴＳラインの論理を
確認する（Ｍ９）．ここで、データ送信が異常な場合に
は，スレーブＣ　Ｐ　Ｕ　２，　１より前記所定論理が
返されないため、この場合には、再送信を行なうなどの
エラー処理へ移行し、正常な場合，処理を終了する． なお、上記実施例によるエラー処理としては、第９図に
示す構成により、スレーブＣＰＵ２１に対して、マスタ
ＣＰＵＩＩがリセットをかけることができる． すなわち、通信エラーが発生して，特に装置が危険な状
態になる場合、マスタＣＰＵＩＩはスイ，チ回路３１に
ｉＮｉＴ信号を出力することにより，スレーブＣＰＵ２
１に印加される電源を遮断する．そして、リセット回路
３２は、スレープＣＰＵ２１に印加される電源状態によ
りリセット信号ＲＳＴを出力し、スレーブＣＰＵ２１が
イニシャライズされる． このような構成により、さらに信頼性の高いユニット間
通信が可能となる． ［発明の効果］ 本発明によれば、マスタ制御コントローラから任意のス
レーブ制御コントローラに転送クロックを出力する出力
手段を設けたことにより，スレーブ制御コントローラの
数に対してハンドシェークラインの本数を減少すること
ができ、ユニー／　｝間の通信を少ないライン数で安定
して行えるととに、マスタ制御コントローラのボート数
を低減して構成を箇素化できる効果がある．On the other hand, a data input line (ST'S) from the 5 slave controllers 2a to 2c to the master controller 1
jf. It is input to the 51 terminal of the master controller 1. Further, the transfer clock sent from the master controller 1 to the slave controllers 2a to 2C is transmitted via transfer clock lines (SCKI to 3). FIG. 2 is a circuit diagram showing the internal configuration of the master controller 1. The CPU II is a master C with a clock synchronous communication function.
PU, and its data output terminal So is pulled up by a resistor R1 and connected to the CMD line. The data input terminal St of the CPU II is pulled up by a resistor R2 and connected to the STS line. The switching circuit 12 switches the transmission destination of the transfer clock sent from the master CPU II to the sub-controllers 2a to 2C using a switching signal (SLCT) sent from the master CPU II. FIG. 3 is a circuit diagram showing the internal configuration of the slave controllers 2a to 2c. The above CM is connected to the data input terminal S1 of the slave CPU21.
The D line is connected, the STS line is connected to the data output terminal So, and the SCKn (n=1 to 3) line is connected to the transfer clock input terminal SCK. The So terminal of the slave CPU 21 is in a high impedance state when data is not output, and is pulled up by the resistor R2 in the master controller l, so the STS line is input to the Si terminal of the master CPU II in a wired-OR configuration. Ru. Figure 4 is a time chart explaining the communication operation between the controllers as described above. The master CPU II switches the switching signal SLCT of the switching circuit 12 according to the slave controller for communication purposes. In FIG. 4, first, communication with the slave controller 2a is started. After the master CPU II switches the switching signal SLCT,
A transfer clock is output from the SCK terminal, and output data is output from the So terminal in synchronization with this transfer clock. The switching circuit 12 outputs the transfer clock only to the target slave controller (here, the slave controller 2a), and the target slave CPU 21 outputs the transfer clock.
Input data synchronized with the transfer clock is input to the Si terminal. Similarly, other slave controllers 2b, 2C
It is also possible to communicate with. Furthermore, by configuring the master controller 1 as shown in FIG. 5 with an OR circuit 13 and configuring the slave controller 2 as shown in FIG. 6, communication errors can be easily prevented without using a handshake line. It is possible to avoid this. That is, in FIG. 5, the OR circuit 13 synthesizes the transfer clock and the start pulse output from the STRT terminal, and is connected to the slave controllers 2a to 2C via the switching circuit 12. On the other hand, in the slave controllers 2a to 2C, the sixth
As shown in the figure, a transfer clock line SCKn is connected to the interrupt input terminal iNT of the slave CPU 21 (7). FIG. 7 is a time chart illustrating communication operations between controllers in such a configuration, and FIG. 8 is a flowchart illustrating communication operations. First, the master CPU II on the master controller 1
After performing initialization (Ml), the controller checks the logic of the STS line sent from the slave controllers 2a to 2c (M2). On the other hand, the slave controller 2a
After each slave CPU 21 on ~2c performs 5 initializations (Sl). Output a predetermined logic to the STS line (S2
). In the above embodiment, since the STS line has a wired-OR configuration, each slave CPU 21 is connected to the ST
By outputting the "H" level to the S line, the master CPU II can check whether each slave CPU 21 is outputting a predetermined logic. It goes without saying that the same effect can be obtained using logic circuits, such as when using outputs. Now, the master CPU II is. The clock is counted until the STS line reaches a predetermined logic, and if the logic of the STS line is not confirmed within the predetermined time due to a cable being disconnected, etc., error handling is performed (M3). After checking the logic of the %STS line, the CPU II
A start pulse of a predetermined time width (To) is output from the TRT terminal (M4 to M6), and the slave CPU 21 is notified of the start of communication. The start pulse from the STRT terminal is OR circuit 1.
3 and switching circuit 12, the signal is output on the SCKn line to the communication destination. The communication destination slave CPU 21 has the SCKn line connected to the SCK terminal and the iNT terminal, and the i
When a start pulse is input to the NT terminal (33)
, time is measured to determine whether the start pulse width is normal (S4), this time measurement is interrupted when the iNT interrupt pulse input disappears (SS), and the time measurement is determined to be normal. (S6), data communication is performed (S7). If the iNT terminal input is abnormal, for example, if the input pulse width is too large, error handling is performed (S10).
．． If the input pulse width is too small, it is determined to be noise and the process returns to S3 to wait for a start pulse input. When data is exchanged between the master CPU II and the slave CPU 21 (M7, S7), the slave CPU
I determines whether the transmission/reception completion time is accurate (Sa),
If abnormal, perform error processing, if normal, STS
A predetermined logic output is performed on the line to notify the master CPU II that normal data reception has been performed (S9
), the master CPU II completes data transmission and reception and after a predetermined period of time has elapsed (M8). Check the logic of the STS line (M9). Here, if the data transmission is abnormal, the predetermined logic is not returned from the slave CPUs 2, 1, so in this case, the process moves to error processing such as retransmission, and if it is normal, the processing Terminate. As for error processing according to the above embodiment, the master CPU II can reset the slave CPU 21 by the configuration shown in FIG. In other words, when a communication error occurs and the device is in a particularly dangerous state, the master CPU II outputs the iNiT signal to the switch circuit 31 to alert the slave CPU 2.
Cut off the power applied to 1. Then, the reset circuit 32 outputs a reset signal RST depending on the power state applied to the slave CPU 21, and the slave CPU 21 is initialized. This configuration enables even more reliable inter-unit communication. [Effects of the Invention] According to the present invention, by providing an output means for outputting a transfer clock from a master controller to an arbitrary slave controller, the number of handshake lines can be reduced relative to the number of slave controllers. This has the effect of allowing stable communication between units and } with a small number of lines, and reducing the number of master controller ports and simplifying the configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第ｌ図は，本発明の一実施例を示すブロック図である． 第２図は、同実施例におけるマスタ制御コントローラの
内部構戊を示す回路図である．第３図は，同実施例にお
けるスレーブ制御コントローラの内部構成を示す回路図
である．第４図は、本発明の第２実施例を示すブロック
図である． 第５図は、同第２実施例におけるマスタ制御コントロー
ラの内部構成を示す回路図である．第６図は、同第２実
施例におけるスレーブ制御コントローラの内部構戊を示
す回路図である．第７図は，同第２実施例におけるコン
トローラ間の通信動作を説明するタイムチャートである
． 第８図は、同じくコントローラ間の通信動作を説明する
フローチャートである． 第９図は，同第２実施例におけるエラー処理のための回
路例を示すブロック図である．第１０図は，従来装置の
一例を示すブロック図である． ｌ・・・マスタ制御コントローラ、 ２ａ〜２Ｃ・・・スレーブ制御コントローラ、１１・・
・マスタＣＰＵ． １２・・・切換回路， １３・・・オア回路， ２１・・・スレーブＣＰＵ、 ３１・・・スイッチ回路， ３２・・・リセット回路．FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a circuit diagram showing the internal structure of the master controller in the same embodiment. Figure 3 is a circuit diagram showing the internal configuration of the slave controller in the same embodiment. FIG. 4 is a block diagram showing a second embodiment of the present invention. FIG. 5 is a circuit diagram showing the internal configuration of the master controller in the second embodiment. FIG. 6 is a circuit diagram showing the internal structure of the slave controller in the second embodiment. FIG. 7 is a time chart illustrating communication operations between controllers in the second embodiment. FIG. 8 is a flowchart illustrating communication operations between controllers. FIG. 9 is a block diagram showing an example of a circuit for error processing in the second embodiment. Figure 10 is a block diagram showing an example of a conventional device. l...Master control controller, 2a-2C...Slave control controller, 11...
・Master CPU. 12...Switching circuit, 13...OR circuit, 21...Slave CPU, 31...Switch circuit, 32...Reset circuit.

Claims (5)

【特許請求の範囲】[Claims] （１）マスタ制御コントローラと複数のスレーブ制御コ
ントローラにより構成されるユニット間通信装置におい
て、 マスタ制御コントローラより各スレーブ制御コントロー
ラに対して共通に出力される出力データラインと； 各スレーブ制御コントローラよりマスタ制御コントロー
ラに対して共通に入力される入力データラインと； マスタ制御コントローラより各スレーブ制御コントロー
ラに対して接続される転送クロックラインと； この転送クロックライン上に設けられ、任意の通信先に
転送クロックを出力する出力手段と；を有することを特
徴とするユニット間通信装置。(1) In an inter-unit communication device consisting of a master controller and multiple slave controllers, an output data line that is commonly output from the master controller to each slave controller; Master control from each slave controller An input data line that is commonly input to the controller; A transfer clock line that is connected from the master controller to each slave controller; An input data line that is provided on this transfer clock line and transmits the transfer clock to any communication destination. An inter-unit communication device comprising: an output means for outputting; （２）請求項（１）において、 上記マスタ制御コントローラと各スレーブ制御コントロ
ーラとの接続ラインは、上記各データラインと、上記転
送クロックラインと、パワーラインのみにより構成され
ることを特徴とするユニット間通信装置。(2) A unit according to claim (1), wherein the connection line between the master controller and each slave controller is comprised only of each of the data lines, the transfer clock line, and a power line. communication device. （３）請求項（１）において、 上記マスタ制御コントローラは、上記転送クロック出力
開始以前に所定時間幅を有するスタートパルスを出力す
る手段を有し、上記各スレーブ制御コントローラは、上
記スタートパルスの時間幅を計時して所定量のデータ通
信を行うスレーブ通信開始判断手段と、通信開始以後の
データ転送時間の計時および転送クロックを計数を行い
、所定範囲以外の転送時間または転送クロック数である
場合に通信エラーであることを検出するエラー検出手段
とを有することを特徴とするユニット間通信装置。(3) In claim (1), the master controller has means for outputting a start pulse having a predetermined time width before the start of outputting the transfer clock, and each slave controller has means for outputting a start pulse having a predetermined time width before the start of outputting the transfer clock; Slave communication start determination means that performs data communication of a predetermined amount by timing the width, and measures the data transfer time after the start of communication and counts the transfer clock, and if the transfer time or number of transfer clocks is outside the predetermined range, An inter-unit communication device comprising: error detection means for detecting a communication error. （４）請求項（１）において、 上記スレーブ制御コントローラは、通信可能な状態にお
いて、マスタ制御コントローラの入力データラインに所
定の論理出力を行う通信報知手段を有し、上記マスタ制
御コントローラは、上記入力データラインが所定の論理
状態である場合に通信を開始するマスタ通信開始判断手
段を有することを特徴とするユニット間通信装置。(4) In claim (1), the slave controller has communication notification means for outputting a predetermined logical output to the input data line of the master controller in a communicable state, and the master controller An inter-unit communication device characterized by having a master communication start determination means that starts communication when an input data line is in a predetermined logical state. （５）請求項（４）において、 上記マスタ通信開始判断手段により所定時間通信開始不
可と判断された場合に、スレーブ制御コントローラのパ
ワーラインへの電源供給を遮断する遮断手段を有するこ
とを特徴とするユニット間通信装置。(5) Claim (4), further comprising a cutoff means for cutting off power supply to the power line of the slave controller when the master communication start judgment means determines that communication cannot be started for a predetermined period of time. Inter-unit communication device.