JPH0349437A - 分離回路 - Google Patents
分離回路Info
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- JPH0349437A JPH0349437A JP18491689A JP18491689A JPH0349437A JP H0349437 A JPH0349437 A JP H0349437A JP 18491689 A JP18491689 A JP 18491689A JP 18491689 A JP18491689 A JP 18491689A JP H0349437 A JPH0349437 A JP H0349437A
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- 238000000926 separation method Methods 0.000 title claims abstract description 13
- 238000006243 chemical reaction Methods 0.000 claims abstract description 59
- 239000011159 matrix material Substances 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012508 change request Methods 0.000 description 1
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- Dc Digital Transmission (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はデイジタル通信方式に関し、特に伝送路符号に
ｎＢ１Ｐを用い、ｎＢ１Ｐを１ブロックとしてブロック
インタリーフ多重された信号を入力し、分離された信号
を出力する分離回路に関する。 〔従来の技術〕 ディジタル通信方式に用いる伝送路符号にｎＢ１Ｐがあ
る。ｎＢ１Ｐを１ブロックとしたブロックインタリーフ
多重信号について第３図を用いて説明する．ここでは、
４Ｂ１Ｐ伝送路符号を２多重する場合を例にとって説明
する。第３図の１３． １４は多重前のデータ列を示す
。ｌブロック（Ｂｌ−１，Ｂｌ−２，Ｂｌ−３，Ｂ２−
１．８２−２， Ｂ２−３）は４ビットのデータピット
と１ビットのパリテイビットから構成されている。ｌ５
はブロックインタリーフ多重後のデータ列を示す。ｎＢ
１ＰのブロックがＢｌ−１，Ｂ２−１，Ｂｌ−２，Ｂ２
−２，Ｂｌ−３，Ｂ２−３の順に並んでいる。また、各
データ列１３． １４はそれぞれフレーム同期信号を含
んだフレームを構威しており、各フレームはフレーム同
期信号を互いに異なる信号にしたり、フレーム中にチャ
ネル識別信号を挿入したりすることにより、各データ列
１３，ｌ４の区別ができるものとする。 次に、従来の分離回路では第２図に示すように、ブロッ
クインタリーフ多重信号１は出力切替回路３およびパリ
テイ計数回路４に入力される。ブロックインタリーフさ
れたｎＢ１Ｐデータはパリティ計数回路４で（ｎ＋１）
ビット内の”ｌ“レベルの数を繰返し数えられる．ｎＢ
１Ｐ符号が始まる位置とパリティ計数回路４が計数を開
始する位置とが一致している場合には、計数回路４が誤
り率検出回路５へ出力するパルスは入力データのエラー
と一致し、例えばデータの誤り率が１０”−”の場合に
はパリテイ計数回路４の出力も１０−”の割合でエラー
パルスを出力する。 一方、ｎＢ１Ｐ符号が始まる位置とパリテイ計数回路４
が計数を開始する位置とが不一致の場合にはパリティ計
数回路４の出力は誤り率が約１／２となる。誤り率検出
回路５はパリテイ計数回路４の出力を監視して誤り率が
大きい場合には、パリティ計数回路４がｎＢ１Ｐ符号に
同期化していないものと判断し、クロック停止回路６で
パリティ計数回路４へ供給するクロックを１ビット歯抜
けとしてパリティ計数回路４が計数を開始する位置を１
ビット遅らせ、再び、パリテイ計数回路４の出力を監視
し、出力の誤り率が１／２よりも十分小さくなるまでこ
れを繰り返す。 パリテイ計数回路４はパリテイ計数を開始する位置を示
す信号を出力切替回路３へ出力し、このタイミングで出
力切替回路３は（ｎ＋１）ビットを速度変換回路７，８
に順番に出力する。上記の操作によりパリティ計数回路
４がｎＢ１Ｐ符号に同期化した後は出力切替回路３はｎ
Ｂ１Ｐ符号の周期で区切られた（ｎ＋１）ビットを速度
変換回路７，８に出力することができる。速度変換回路
７，８に順番に書き込まれた（ｎ＋１）ビットのバース
ト状のデータは書き込み速度の平均速度に速度変換され
て、データがフレーム同期回路９，ｌＯへ出力される。 フレーム同期回路９．１０では入力データ列からフレー
ム同期をとるが、出力切替回路３でｎＢｆＰ符号列を速
度変換回路７，８に順番に出力する際にチャネルｉ側の
ｎＢ１Ｐ符号列を速度変換回路７に、チャネル■側のｎ
Ｂ１Ｐ符号列を速度変換回路８に出力してしない場合に
は、フレーム同期回路９，ｌＯよりチャネルが正しく出
力されていないことを示す信号を出力切替回路３に出力
して速度変換回路７，８が出力している信号を入替える
操作を行う。 以上の操作により分離信号出力１１． １２を得る。
ｎＢ１Ｐを用い、ｎＢ１Ｐを１ブロックとしてブロック
インタリーフ多重された信号を入力し、分離された信号
を出力する分離回路に関する。 〔従来の技術〕 ディジタル通信方式に用いる伝送路符号にｎＢ１Ｐがあ
る。ｎＢ１Ｐを１ブロックとしたブロックインタリーフ
多重信号について第３図を用いて説明する．ここでは、
４Ｂ１Ｐ伝送路符号を２多重する場合を例にとって説明
する。第３図の１３． １４は多重前のデータ列を示す
。ｌブロック（Ｂｌ−１，Ｂｌ−２，Ｂｌ−３，Ｂ２−
１．８２−２， Ｂ２−３）は４ビットのデータピット
と１ビットのパリテイビットから構成されている。ｌ５
はブロックインタリーフ多重後のデータ列を示す。ｎＢ
１ＰのブロックがＢｌ−１，Ｂ２−１，Ｂｌ−２，Ｂ２
−２，Ｂｌ−３，Ｂ２−３の順に並んでいる。また、各
データ列１３． １４はそれぞれフレーム同期信号を含
んだフレームを構威しており、各フレームはフレーム同
期信号を互いに異なる信号にしたり、フレーム中にチャ
ネル識別信号を挿入したりすることにより、各データ列
１３，ｌ４の区別ができるものとする。 次に、従来の分離回路では第２図に示すように、ブロッ
クインタリーフ多重信号１は出力切替回路３およびパリ
テイ計数回路４に入力される。ブロックインタリーフさ
れたｎＢ１Ｐデータはパリティ計数回路４で（ｎ＋１）
ビット内の”ｌ“レベルの数を繰返し数えられる．ｎＢ
１Ｐ符号が始まる位置とパリティ計数回路４が計数を開
始する位置とが一致している場合には、計数回路４が誤
り率検出回路５へ出力するパルスは入力データのエラー
と一致し、例えばデータの誤り率が１０”−”の場合に
はパリテイ計数回路４の出力も１０−”の割合でエラー
パルスを出力する。 一方、ｎＢ１Ｐ符号が始まる位置とパリテイ計数回路４
が計数を開始する位置とが不一致の場合にはパリティ計
数回路４の出力は誤り率が約１／２となる。誤り率検出
回路５はパリテイ計数回路４の出力を監視して誤り率が
大きい場合には、パリティ計数回路４がｎＢ１Ｐ符号に
同期化していないものと判断し、クロック停止回路６で
パリティ計数回路４へ供給するクロックを１ビット歯抜
けとしてパリティ計数回路４が計数を開始する位置を１
ビット遅らせ、再び、パリテイ計数回路４の出力を監視
し、出力の誤り率が１／２よりも十分小さくなるまでこ
れを繰り返す。 パリテイ計数回路４はパリテイ計数を開始する位置を示
す信号を出力切替回路３へ出力し、このタイミングで出
力切替回路３は（ｎ＋１）ビットを速度変換回路７，８
に順番に出力する。上記の操作によりパリティ計数回路
４がｎＢ１Ｐ符号に同期化した後は出力切替回路３はｎ
Ｂ１Ｐ符号の周期で区切られた（ｎ＋１）ビットを速度
変換回路７，８に出力することができる。速度変換回路
７，８に順番に書き込まれた（ｎ＋１）ビットのバース
ト状のデータは書き込み速度の平均速度に速度変換され
て、データがフレーム同期回路９，ｌＯへ出力される。 フレーム同期回路９．１０では入力データ列からフレー
ム同期をとるが、出力切替回路３でｎＢｆＰ符号列を速
度変換回路７，８に順番に出力する際にチャネルｉ側の
ｎＢ１Ｐ符号列を速度変換回路７に、チャネル■側のｎ
Ｂ１Ｐ符号列を速度変換回路８に出力してしない場合に
は、フレーム同期回路９，ｌＯよりチャネルが正しく出
力されていないことを示す信号を出力切替回路３に出力
して速度変換回路７，８が出力している信号を入替える
操作を行う。 以上の操作により分離信号出力１１． １２を得る。
上述した従来の分離回路はブロックインタリーフ多重さ
れた信号が直接パリテイ計数回路４および出力切替回路
３に入力されるため、パリティ計数回路４および出力切
替回路３が多重された信号と同じ速度で動作しなければ
いけないという欠点がある。 本発明の目的は前記課題を解決した分離回路を提供する
ことにある。 〔課題を解決するための手段゛〕 前記目的を達成するため、本発明の分離回路は、ｎＢ１
Ｐ符号を１ブロックとしたブロックインタリーフ多重信
号を受信し、分離信号を出力する分離回路において、入
力信号を１／多重数に１ビットずつ分離する第１のシリ
アルパラレル変換回路と、前記第１のシリアルパラレル
変換回路の出力をさらに（ｎ＋１）ビットのパラレル信
号に変換する第２のシリアルパラレル変換回路と、前記
第２のシリアルパラレル変換回路の出力のビットの順番
をｎＢ１Ｐ符号入力と同じに並べかえるマトリクス回路
と、前記マトリクス回路の出力を（ｎ＋１）ビットずつ
入力してシリアル信号に変換するパラレルシリアル変換
回路と、前記パラレルシリアル変換回路の出力信号のパ
リテイを計数してその計数結果と信号中のパリテイとを
比較して誤りパルスを出力するパリティ計数回路と、前
記パリティ計数回路の出力する誤りパルスを計数して誤
り率に換算する誤り率検出回路と、前記誤り率検出回路
の出力を監視して誤り率が大きい場合には、第２のシリ
アルパラレル変換回路，パラレルシリアル変換回路，パ
リテイ計数回路に出力するクロックを１ビット歯抜けと
するクロック停止回路と、フレーム同期回路からの制御
信号によりパラレルシリアル変換回路からの入力信号を
フレーム同期回路に出力する順番を入替える出力切替回
路と、前記出力切替回路の信号からフレームの同期をと
り、フレーム同期がとれない場合に出力順序入替要求信
号を出力切替回路に出力するフレーム同期回路とを含む
ものである。 【実施例】 以下、本発明の一実施例を図により説明する。 第１図は本発明の一実施例を示すブロック図である。 図において、ｌ８は入力信号を１／多重数に１ビットず
つ分離するシリアルパラレル変換回路（以下、Ｓ／Ｐ変
換回路という）、１９． ２０はシリアルパラレル変換
回路ｌ８の出力をさらに（ｎ＋１）ビットのパラレル信
号に変換するシリアルパラレル変換回路（以下、Ｓ／Ｐ
変換回路という）、２１はシリアルパラレル変換回路１
９． ２０の出力のビットの順番をｎＢ１Ｐ符号入力と
同じに並べかえるマトリクス回路である。２２． ２３
はマトリクス回路２ｌの出力を（ｎ＋１）ビットずつ入
力してシリアル信号に変換するパラレルシリアル変換回
路（以下、Ｐ／Ｓ変換回路という）、２４． ２５はパ
ラレルシリアル変換回路２２． ２３の出力信号のパリ
ティを計数して計数結果と信号中のパリティとを比較し
て誤りパルスを出力するパリティ計数回路、２６． ２
７はパリテイ計数回路２４． ２５の出力する誤りパル
スを計数して誤り率に換算する誤り率検出回路、２８は
誤り率検出回路２６．２７の出力を監視して誤り率が大
きい場合にはシリアルパラレル変換回路１９， ２０，
パラレルシリアル変換回路２２， ２３，パリティ計数
回路２４． ２５に出力するクロックを１ビット歯抜け
とするクロツク停止回路である。２９はフレーム同期回
路３０． ３１からの制御信号によりパラレルシリアル
変換回路２２． ２３からの入力信号をフレーム同期回
路３０． ３１に出力する順番を入替える出力切替回路
、３０． ３１は出力切替回路２９からの入力信号から
フレームの同期をとり、フレーム同期がとれない場合に
出力順序入替要求信号を出力切替回路２９に出力するフ
レーム同期回路である。 実施例において、ブロックインタリーフ多重信号ｌ６は
Ｓ／Ｐ変換回路ｌ８で１７多重数にシリアルパラレル変
換（Ｓ／Ｐ変換）を受けた後、Ｓ／Ｐ変換回路１９．２
０へ入力される。Ｓ／Ｐ変換回路１９．２０は入力した
信号を（ｎ＋１）にＳ／Ｐ変換してマトリクス回路２ｌ
に出力する．マトリクス回路２ｌはＳ／Ｐ変換回路ｌ９
からの■■■■■入力およびＳ／Ｐ変換回路２０からの
■■■■［相］入力を入替えてＰ／Ｓ変換回路２２へは
■■■■■を、Ｐ／Ｓ変換回路２３へは■■■■［相］
をそれぞれ出力する。Ｐ／Ｓ変換回路２２． ２３の出
力信号はそれぞれパリテイ計数回路２４． ２５で（ｎ
＋１）ビット内の”ｌ”レベルの数を繰返し数えられる
。Ｓ／Ｐ変換回路１９． ２０にそれぞれｎＢ１Ｐ符号
が入力しているときに上記動作を行った場合には計数回
路２４． ２５が誤り率検出回路２６． ２７へ出力す
るパルスは入力データのエラーと一致する。一方、ｎＢ
１Ｐ符号が始まる位置とＳ／Ｐ変換回路１９． ２０が
Ｓ／Ｐ変換を行う位置とが異なる場合には、計数回路２
４．２５の出力は誤り率が約１／２となる。誤り率検出
回路２６． ２７はパリティ計数回路２４． ２５の出
力を監視して誤り率が大きい場合にはｎＢ１Ｐ入力信号
のブロック分離がｎＢ１Ｐ符号に同期していないと判断
してクロック停止回路２８でＳ／Ｐ変換回路ｌ８より入
力するクロックを１ビット歯抜けとしてＳ／Ｐ変換回路
１９，２０， Ｐ／Ｓ変換回路２２，２３，パリテイ計
数回路２４．２５の動作をｌビット遅らせ、再び、計数
回路２４． ２５の出力を監視し、出力の誤り率がｌ／
２よりも十分に小さくなるまでこれを繰り返す。 上記操作により、Ｐ／Ｓ変換回路２２， ２３はｎＢ１
Ｐ符号で区切られた（ｎ＋１）ビットを分離して出力切
替回路２９に出力することができる７ 出力切替回路２９の出力はフレーム同期回路３０，３Ｉ
へ出力され、ここでフレーム同期をとるが、出力切替回
路２９でチャネルＩ側のｎＢ１Ｐ符号をフレーム同期回
路３０に、チャネル■側をフレーム同期回路３ｌに出力
していない場合にはフレーム同期回路３０． ３１より
チ呻ネルが正しく出力されていないことを示す信号を出
力切替回路２９へ出力して出力信号を入替える操作を行
う。 以上の操作により分離信号出力３２． ３３を得る。 〔発明の効果｝ 以上説明したように本発明はブロックインタリーフ多重
信号をＳ／Ｐ変換した後、マトリクス回路でビット入替
を行い、Ｐ／Ｓ変換をしてブロック分離を行うことによ
り、入力信号と同じ高速で動作しなければならない回路
を少なくできるという効果がある。
れた信号が直接パリテイ計数回路４および出力切替回路
３に入力されるため、パリティ計数回路４および出力切
替回路３が多重された信号と同じ速度で動作しなければ
いけないという欠点がある。 本発明の目的は前記課題を解決した分離回路を提供する
ことにある。 〔課題を解決するための手段゛〕 前記目的を達成するため、本発明の分離回路は、ｎＢ１
Ｐ符号を１ブロックとしたブロックインタリーフ多重信
号を受信し、分離信号を出力する分離回路において、入
力信号を１／多重数に１ビットずつ分離する第１のシリ
アルパラレル変換回路と、前記第１のシリアルパラレル
変換回路の出力をさらに（ｎ＋１）ビットのパラレル信
号に変換する第２のシリアルパラレル変換回路と、前記
第２のシリアルパラレル変換回路の出力のビットの順番
をｎＢ１Ｐ符号入力と同じに並べかえるマトリクス回路
と、前記マトリクス回路の出力を（ｎ＋１）ビットずつ
入力してシリアル信号に変換するパラレルシリアル変換
回路と、前記パラレルシリアル変換回路の出力信号のパ
リテイを計数してその計数結果と信号中のパリテイとを
比較して誤りパルスを出力するパリティ計数回路と、前
記パリティ計数回路の出力する誤りパルスを計数して誤
り率に換算する誤り率検出回路と、前記誤り率検出回路
の出力を監視して誤り率が大きい場合には、第２のシリ
アルパラレル変換回路，パラレルシリアル変換回路，パ
リテイ計数回路に出力するクロックを１ビット歯抜けと
するクロック停止回路と、フレーム同期回路からの制御
信号によりパラレルシリアル変換回路からの入力信号を
フレーム同期回路に出力する順番を入替える出力切替回
路と、前記出力切替回路の信号からフレームの同期をと
り、フレーム同期がとれない場合に出力順序入替要求信
号を出力切替回路に出力するフレーム同期回路とを含む
ものである。 【実施例】 以下、本発明の一実施例を図により説明する。 第１図は本発明の一実施例を示すブロック図である。 図において、ｌ８は入力信号を１／多重数に１ビットず
つ分離するシリアルパラレル変換回路（以下、Ｓ／Ｐ変
換回路という）、１９． ２０はシリアルパラレル変換
回路ｌ８の出力をさらに（ｎ＋１）ビットのパラレル信
号に変換するシリアルパラレル変換回路（以下、Ｓ／Ｐ
変換回路という）、２１はシリアルパラレル変換回路１
９． ２０の出力のビットの順番をｎＢ１Ｐ符号入力と
同じに並べかえるマトリクス回路である。２２． ２３
はマトリクス回路２ｌの出力を（ｎ＋１）ビットずつ入
力してシリアル信号に変換するパラレルシリアル変換回
路（以下、Ｐ／Ｓ変換回路という）、２４． ２５はパ
ラレルシリアル変換回路２２． ２３の出力信号のパリ
ティを計数して計数結果と信号中のパリティとを比較し
て誤りパルスを出力するパリティ計数回路、２６． ２
７はパリテイ計数回路２４． ２５の出力する誤りパル
スを計数して誤り率に換算する誤り率検出回路、２８は
誤り率検出回路２６．２７の出力を監視して誤り率が大
きい場合にはシリアルパラレル変換回路１９， ２０，
パラレルシリアル変換回路２２， ２３，パリティ計数
回路２４． ２５に出力するクロックを１ビット歯抜け
とするクロツク停止回路である。２９はフレーム同期回
路３０． ３１からの制御信号によりパラレルシリアル
変換回路２２． ２３からの入力信号をフレーム同期回
路３０． ３１に出力する順番を入替える出力切替回路
、３０． ３１は出力切替回路２９からの入力信号から
フレームの同期をとり、フレーム同期がとれない場合に
出力順序入替要求信号を出力切替回路２９に出力するフ
レーム同期回路である。 実施例において、ブロックインタリーフ多重信号ｌ６は
Ｓ／Ｐ変換回路ｌ８で１７多重数にシリアルパラレル変
換（Ｓ／Ｐ変換）を受けた後、Ｓ／Ｐ変換回路１９．２
０へ入力される。Ｓ／Ｐ変換回路１９．２０は入力した
信号を（ｎ＋１）にＳ／Ｐ変換してマトリクス回路２ｌ
に出力する．マトリクス回路２ｌはＳ／Ｐ変換回路ｌ９
からの■■■■■入力およびＳ／Ｐ変換回路２０からの
■■■■［相］入力を入替えてＰ／Ｓ変換回路２２へは
■■■■■を、Ｐ／Ｓ変換回路２３へは■■■■［相］
をそれぞれ出力する。Ｐ／Ｓ変換回路２２． ２３の出
力信号はそれぞれパリテイ計数回路２４． ２５で（ｎ
＋１）ビット内の”ｌ”レベルの数を繰返し数えられる
。Ｓ／Ｐ変換回路１９． ２０にそれぞれｎＢ１Ｐ符号
が入力しているときに上記動作を行った場合には計数回
路２４． ２５が誤り率検出回路２６． ２７へ出力す
るパルスは入力データのエラーと一致する。一方、ｎＢ
１Ｐ符号が始まる位置とＳ／Ｐ変換回路１９． ２０が
Ｓ／Ｐ変換を行う位置とが異なる場合には、計数回路２
４．２５の出力は誤り率が約１／２となる。誤り率検出
回路２６． ２７はパリティ計数回路２４． ２５の出
力を監視して誤り率が大きい場合にはｎＢ１Ｐ入力信号
のブロック分離がｎＢ１Ｐ符号に同期していないと判断
してクロック停止回路２８でＳ／Ｐ変換回路ｌ８より入
力するクロックを１ビット歯抜けとしてＳ／Ｐ変換回路
１９，２０， Ｐ／Ｓ変換回路２２，２３，パリテイ計
数回路２４．２５の動作をｌビット遅らせ、再び、計数
回路２４． ２５の出力を監視し、出力の誤り率がｌ／
２よりも十分に小さくなるまでこれを繰り返す。 上記操作により、Ｐ／Ｓ変換回路２２， ２３はｎＢ１
Ｐ符号で区切られた（ｎ＋１）ビットを分離して出力切
替回路２９に出力することができる７ 出力切替回路２９の出力はフレーム同期回路３０，３Ｉ
へ出力され、ここでフレーム同期をとるが、出力切替回
路２９でチャネルＩ側のｎＢ１Ｐ符号をフレーム同期回
路３０に、チャネル■側をフレーム同期回路３ｌに出力
していない場合にはフレーム同期回路３０． ３１より
チ呻ネルが正しく出力されていないことを示す信号を出
力切替回路２９へ出力して出力信号を入替える操作を行
う。 以上の操作により分離信号出力３２． ３３を得る。 〔発明の効果｝ 以上説明したように本発明はブロックインタリーフ多重
信号をＳ／Ｐ変換した後、マトリクス回路でビット入替
を行い、Ｐ／Ｓ変換をしてブロック分離を行うことによ
り、入力信号と同じ高速で動作しなければならない回路
を少なくできるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図｛
Ｊ従来の分離回路を示すブロック図、第３図はブロック
インクリープ多重されたｎＢ１Ｐ符号列を示す図である
。 １８， １９． ２０・・・５ ，Ｊ Ｐ変換回路 ２
１・・・マｌ・リクス回路２２．２３・・・Ｐ／Ｓ変換
回路 ２４．２５・・・バリデイ計数回路 ２６．２７・・・誤り率検出回路 ２８・・・クロツク
停止回路２９・・・出力切替回路 ３０，３］・・・
フレーム同期回路３２．３３・・・分１！信号出力
Ｊ従来の分離回路を示すブロック図、第３図はブロック
インクリープ多重されたｎＢ１Ｐ符号列を示す図である
。 １８， １９． ２０・・・５ ，Ｊ Ｐ変換回路 ２
１・・・マｌ・リクス回路２２．２３・・・Ｐ／Ｓ変換
回路 ２４．２５・・・バリデイ計数回路 ２６．２７・・・誤り率検出回路 ２８・・・クロツク
停止回路２９・・・出力切替回路 ３０，３］・・・
フレーム同期回路３２．３３・・・分１！信号出力
Claims (1)
- （１）ｎＢ１Ｐ符号を１ブロックとしたブロックインタ
リーフ多重信号を受信し、分離信号を出力する分離回路
において、入力信号を１／多重数に１ビットずつ分離す
る第１のシリアルパラレル変換回路と、前記第１のシリ
アルパラレル変換回路の出力をさらに（ｎ＋１）ビット
のパラレル信号に変換する第２のシリアルパラレル変換
回路と、前記第２のシリアルパラレル変換回路の出力の
ビットの順番をｎＢ１Ｐ符号入力と同じに並べかえるマ
トリクス回路と、前記マトリクス回路の出力を（ｎ＋１
）ビットずつ入力してシリアル信号に変換するパラレル
シリアル変換回路と、前記パラレルシリアル変換回路の
出力信号のパリテイを計数してその計数結果と信号中の
パリテイとを比較して誤りパルスを出力するパリテイ計
数回路と、前記パリテイ計数回路の出力する誤りパルス
を計数して誤り率に換算する誤り率検出回路と、前記誤
り率検出回路の出力を監視して誤り率が大きい場合には
、第２のシリアルパラレル変換回路、パラレルシリアル
変換回路、パリテイ計数回路に出力するクロックを１ビ
ット歯抜けとするクロック停止回路と、フレーム同期回
路からの制御信号によりパラレルシリアル変換回路から
の入力信号をフレーム同期回路に出力する順番を入替え
る出力切替回路と、前記出力切替回路の信号からフレー
ムの同期をとり、フレーム同期がとれない場合に出力順
序入替要求信号を出力切替回路に出力するフレーム同期
回路とを含むことを特徴とする分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18491689A JPH0349437A (ja) | 1989-07-18 | 1989-07-18 | 分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18491689A JPH0349437A (ja) | 1989-07-18 | 1989-07-18 | 分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349437A true JPH0349437A (ja) | 1991-03-04 |
Family
ID=16161576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18491689A Pending JPH0349437A (ja) | 1989-07-18 | 1989-07-18 | 分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349437A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2036954A2 (en) | 2007-09-14 | 2009-03-18 | FUJIFILM Corporation | Azo compound, curable composition, color filter, and method of producing the same |
| WO2009119364A1 (ja) | 2008-03-25 | 2009-10-01 | 富士フイルム株式会社 | 金属フタロシアニン染料混合物、硬化性組成物、カラーフィルタおよびカラーフィルタの製造方法 |
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