JPH0349409A - Latch circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラッチ回路に関し、特に非同期信号を静的にラ
ッチ（信号保持）することを主な目的とするラッチ回路
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a latch circuit, and particularly to a latch circuit whose main purpose is to statically latch (hold a signal) an asynchronous signal.
従来、この種のラッチ回路の１例としては、第５図に示
すような回路がある。Conventionally, one example of this type of latch circuit is a circuit as shown in FIG.
この回路は、クロック信号Φ及びその反転信号Φに同期
して入力データ■を出力端へ伝達するクロックドインバ
ータ１と、このクロックドインバータ１の出力データを
保持するデータ保持部２とを有する構成となっている。This circuit includes a clocked inverter 1 that transmits input data ■ to an output terminal in synchronization with a clock signal Φ and its inverted signal Φ, and a data holding section 2 that holds output data of this clocked inverter 1. It becomes.
この回路のデータ保持部を構成するインバータＩＩ、Ｉ
２のＡ点の電位に対するＢ点の電位の関係を示す特性図
を第６図に示す。Inverters II and I constitute the data holding section of this circuit.
A characteristic diagram showing the relationship between the potential at point B and the potential at point A in FIG. 2 is shown in FIG.
第６図の曲線Ｃ１はインバータ■１の入力電圧対出力電
圧特性（以下、入出力特性という）を示し、曲線Ｃ２は
インバータエ２の入出力特性を示す。A curve C1 in FIG. 6 shows the input voltage versus output voltage characteristics (hereinafter referred to as input/output characteristics) of the inverter 1, and a curve C2 shows the input/output characteristics of the inverter 2.
第６図かられがるとうり、このラッチ回路には平衡点が
３点存在する。このうち、Ｐ点とＲ点とは安定な平衡点
、Ｑ点は不安定な平衡点である。As can be seen from FIG. 6, there are three equilibrium points in this latch circuit. Of these, point P and point R are stable equilibrium points, and point Q is an unstable equilibrium point.
第５図の回路がＰ点で平衡状態にある場合のＡ点の電位
をＶｐｌ、Ｑ点で平衡状態にある場合のＡ点の電位をＶ
ＱＩ、Ｒ点で平衡状態にある場合のＡ点の電位をＶＲｌ
、Ａ点の電位をＶＡとする。ＶＡ＜ＶＱＩの場合、回路
にはＰ点で平衡状態になろうとする力が働き、Ｖ Ａ
＝ Ｖ ｐ ）となる。ＶＡ＝ＶＱｌの場合、回路には
Ｒ点で平衡状態になろうとする力が働き、Ｖ、＝Ｖユ、
となる。しかし、Ｖ Ａ ＝ Ｖ Ｑｌの場合には回路
が平衡状態になってしまい、Ａ点の電位はＶ Ａ −’
Ｖ Ｑｌのまま変化し７ない。The potential at point A when the circuit in Figure 5 is in equilibrium at point P is Vpl, and the potential at point A when it is in equilibrium at point Q is Vpl.
VRl is the potential at point A when QI and point R are in equilibrium.
, the potential at point A is VA. When VA<VQI, a force acts on the circuit to try to reach an equilibrium state at point P, and VA
= V p ). When VA=VQl, a force acts on the circuit to try to reach an equilibrium state at point R, and V, = Vyu,
becomes. However, if VA = V Ql, the circuit will be in an equilibrium state, and the potential at point A will be VA -'
V Ql remains unchanged and does not change.
このラッチ回路のＡ点の電位ＶＡは、クロックドインバ
ータ１とインバータ■２を構成するトランジスタのオン
抵抗の比によって決定されるので、インバータＩ２のト
ランジスタの相互コンダクタン・ス（ｇｏ）をクロック
ドインバータ１のトランジスタの相互コンダクタンスよ
りも大きくしておく必要がある。The potential VA at point A of this latch circuit is determined by the ratio of the on-resistances of the transistors constituting clocked inverter 1 and inverter 2, so the mutual conductance (go) of the transistors of inverter I2 is It is necessary to make it larger than the mutual conductance of the transistor of the inverter 1.
また、第７図に示すラッチ回路も、第５図に示されなラ
ッチ回路と同様に従来より使用されている。Further, the latch circuit shown in FIG. 7 has been conventionally used as well as the latch circuit not shown in FIG. 5.
この回路においても トランスフアゲ−１・３Ａ。In this circuit as well, the transfer voltage is 1.3A.
３Ｂが開いている場合には、インバータ１４Ｉ５のＡ点
１Ｂ点における入出力特性は第５図に示されたラッチ回
路と同様に第６図の関係が成り立つ９
しかし、この回路のトランスファゲート３＾３Ｂは同時
には開かないので、インバータの相互コンダクタンスに
ついて考慮する必要はない。さらに、入力データＩＮが
データ出力端（ＯＵＴ＞に伝播される速度は、第７図の
回路の方が第５図の回路より高速であるが、面積は第７
図の回路が第５図の回路よりも若干大きくなる。3B is open, the input/output characteristics of the inverter 14I5 at point A and point 1B hold the relationship shown in FIG. 6, similar to the latch circuit shown in FIG. 5.9 However, the transfer gate 3^ of this circuit 3B are not open at the same time, so there is no need to consider the inverter's transconductance. Furthermore, the speed at which the input data IN is propagated to the data output terminal (OUT>) is faster in the circuit in FIG. 7 than in the circuit in FIG.
The circuit shown is slightly larger than the circuit shown in FIG.
上述した従来のラッチ回路は、非同期の入力データＩＮ
をラッチする場合、入力データＩＮが低電位から高電位
、または高電位から低電位に変化している最中にクロッ
ク信号Φが高電位から低電位に変化し、クロックドイン
バータ１やトランスファゲート３Ａが閉じてしまう場合
が有り得る。The conventional latch circuit described above has asynchronous input data IN.
When latching, the clock signal Φ changes from a high potential to a low potential while the input data IN is changing from a low potential to a high potential or from a high potential to a low potential, and the clocked inverter 1 or transfer gate 3A may close.
この場合、Ａ点の電位■、は２値論理レベルがＩＩ Ｏ
＋＋でも＋＋ １ ＋＋でもない中間電位となることが
ある。この時、上述し、たように、Ａ点の電位がＶＡ＜
ＶＱＩまたはＶ ｐ、 ＞ Ｖ ＱＩであれば、Ａ点の
電位は変化しＶ’Ａ＝ＶＰｌまたはＶＡ ＝ＶＲＩとな
る。In this case, the potential ■ at point A has a binary logic level II O
It may be an intermediate potential that is neither ++ nor ++ 1 ++. At this time, as mentioned above, the potential at point A is VA<
If VQI or Vp, > VQI, the potential at point A changes and becomes V'A=VPl or VA=VRI.
が、Ｖ Ａ ” Ｖ Ｑｌの場合にはＡ点の電位はＶ（
１Ｈのまま変化しない。この場合、ラッチ回路の出力デ
ータＯＵＴは中間電位となる。However, in the case of V A ” V Ql, the potential at point A is V (
It remains at 1H and does not change. In this case, the output data OUT of the latch circuit is at an intermediate potential.
出力ＯＵＴが中間電位となった場合、次段の論理ゲート
の論理が決定されなくなるという欠点がある。また、デ
ータ出力が中間電位となっている論理ゲートの内部にお
いて貫蒲電流が流れ、回路の消費電力が増加゛４るとい
う欠点がある。When the output OUT becomes an intermediate potential, there is a drawback that the logic of the next stage logic gate cannot be determined. Another drawback is that a through current flows inside the logic gate whose data output is at an intermediate potential, increasing the power consumption of the circuit.
本発明の目的は、データ出力が中間電位となることを防
止し消費電流を低減する、＝とができるラッチ回路を提
供することにある。An object of the present invention is to provide a latch circuit that can prevent data output from being at an intermediate potential and reduce current consumption.
本発明のラッチ回路は、クロック信号の電位に応じて入
力データを出力端へ非伝達するデータ伝達手段と、この
データ伝達手段の出力データを保持するデータ保持手段
と、前記データ伝達手段が入力データの非伝達状態にあ
るときの前記クロック信号によりオンする第１のトラン
ジスタと前記データ保持手段の出力電位が第１及び第２
の論理電位の中間電位にあるときオンする第２のトラン
ジスタとを備え、：れらトランジスタが共にオンのとき
前記データ保持手段の入力端を前記第１及び第２の論理
電位の何れか一方の電位とする中間電位除去手段とを有
し、ている。The latch circuit of the present invention includes a data transmitting means for not transmitting input data to an output end in accordance with the potential of a clock signal, a data holding means for retaining output data of the data transmitting means, and a data transmitting means for transmitting input data to an output terminal. The output potentials of the first transistor turned on by the clock signal and the data holding means when in the non-transmission state are the same as those of the first and second transistors.
a second transistor that is turned on when the logic potential is at an intermediate potential between the logic potentials of the data holding means; and an intermediate potential removing means.
次に４本発明の実施例について図面を参照して説明する
。Next, four embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例の凹ｉ？８図である。FIG. 1 shows the concavity i? of the first embodiment of the present invention. This is Figure 8.
この実施例が第５図に示された従来めラッチ回路を相違
する点は、クロックドインバータ】が入力データＩＮの
非伝達状態、すなわちクロック信号Φが低電位にあると
きオンする第１のトランジスタＴ５と、データ保持部２
の出力データの電位が論理電位の低電位、高電位の中間
電位にあるときオンする第２のトランジスタＴ６とをデ
ータ保持部２の入力端、接地端子間に直列接続してこれ
らトランジスタＴ５．Ｔ６がオンのときデータ保持部２
の入力端を接地電位（低電位）とする中間電位除去回路
１０を設けた点にある。This embodiment differs from the conventional latch circuit shown in FIG. T5 and data holding unit 2
A second transistor T6, which is turned on when the potential of the output data of the logic potential is at an intermediate potential between the low potential and the high potential of the logic potential, is connected in series between the input terminal of the data holding section 2 and the ground terminal. When T6 is on, data holding unit 2
The present embodiment is provided with an intermediate potential removal circuit 10 whose input terminal is at ground potential (low potential).
次に、この実施例の動作について説明する。Next, the operation of this embodiment will be explained.
まず、入力データＩＮが低電位の場合について考察する
。First, consider the case where the input data IN is at a low potential.
クロック信号Φが高電位から低電位に変化し、かつクロ
ック信号Φの反転信号３−が低電位から高電位に変化し
た場合、クロックドインバータ１の出力であるＡ点の電
位は高電位となる。このとき、Ｂ点の電位は低電位とな
り、ＮチャネルのトランジスタＴ６がオフとなる。タロ
ツク信号Φが低電位なのでその反転信号丁は高電位とな
り、ＮチャネルのトランジスタＴ９はオンとなる。この
時、Ａ点の電位は高電位のまま変化しない。従って、出
力データＯＵＴは低電位となる。When the clock signal Φ changes from high potential to low potential and the inverted signal 3- of clock signal Φ changes from low potential to high potential, the potential at point A, which is the output of clocked inverter 1, becomes high potential. . At this time, the potential at point B becomes a low potential, and the N-channel transistor T6 is turned off. Since the tarok signal Φ is at a low potential, its inverted signal Φ is at a high potential, and the N-channel transistor T9 is turned on. At this time, the potential at point A remains at a high potential and does not change. Therefore, the output data OUT becomes a low potential.
次に、入力データＩＮが高電位の場合について考察する
。Next, consider the case where the input data IN is at a high potential.
クロック襠号Φが高電位から低電位に変化し、かつその
反転信号丁が低電位から高電位に変化した場合、クロッ
クドインバータ１の出力であるＡ点の電位は低電位とな
る。このとき、Ｂ点の電位は高電位となり、トランジス
タＴ６がオンとなる。クロック信号Φが低電位なのでそ
の反転信号３−は高電位となり、トランジスタＴ、もオ
ンとない。この時、Ａ点の電位は低電位のまま変化しな
い。従って、出力データＯＵＴは高電位となる。When the clock signal Φ changes from a high potential to a low potential and its inverted signal changes from a low potential to a high potential, the potential at point A, which is the output of the clocked inverter 1, becomes a low potential. At this time, the potential at point B becomes a high potential, and the transistor T6 is turned on. Since the clock signal Φ is at a low potential, its inverted signal 3- is at a high potential, and the transistor T is also not turned on. At this time, the potential at point A remains at a low potential and does not change. Therefore, the output data OUT becomes a high potential.
さらに、入力データＩＮが中間電位の場合について考察
する。Furthermore, consider the case where the input data IN is at an intermediate potential.
クロック信号Φが高電位から低電位に変化し、かつその
反転信号不−が低電位から高電位に変化した場合、クロ
ックドインバータ１の出力であるＡ点の電位は中間電位
となる。このとき、Ｂ点の電位も中間電位となり、トラ
ンジスタＴ６がオンとなる。クロック信号Φが低電位な
のでその反転信号３−は高電位となり、トランジスタＴ
５もオンとなる。この時、Ａ点の電位は中間電位から低
電位に変化する。従って、出力データＯＵＴは高電位と
なり、中間電位のまま停止することはない。When the clock signal Φ changes from high potential to low potential and its inverted signal N changes from low potential to high potential, the potential at point A, which is the output of clocked inverter 1, becomes an intermediate potential. At this time, the potential at point B also becomes an intermediate potential, and the transistor T6 is turned on. Since the clock signal Φ has a low potential, its inverted signal 3- has a high potential, and the transistor T
5 is also turned on. At this time, the potential at point A changes from an intermediate potential to a low potential. Therefore, the output data OUT has a high potential and does not remain at an intermediate potential.
このラッチ回路は、クロックドインバータ１とインバー
タＩ、、Ｉ２、及びトランジスタＴ５Ｔ６のオン抵抗の
比によってＡ点の電位が決定されるので、インバータＩ
ｔ 、 Ｉ２ ）’ランジスタの相互コンダクタンス
（ｇ、）をクロックドインバータ１及びトランジスタＴ
５． Ｔ ６の相互コンダクタンスよりも大きくする
必要がある。In this latch circuit, the potential at point A is determined by the ratio of the on-resistances of clocked inverter 1, inverters I, I2, and transistors T5T6.
t, I2)' transconductance (g,) of the transistor with clocked inverter 1 and transistor T
5. It is necessary to make the transconductance larger than that of T6.
また、第２図のように、ＰチャネルのトランジスタＴ７
．Ｔ８を備えた中間電位除去回路１０Ａによって、中間
電位を解消することも可能である（第２の実施例）。In addition, as shown in FIG. 2, a P-channel transistor T7
．． It is also possible to eliminate the intermediate potential by using the intermediate potential removing circuit 10A including T8 (second embodiment).
次に、本実施例の回路を用いて構成されたＤ型フリップ
７０ツブの例について図面を参照して説明する。Next, an example of a D-type flip 70 tube constructed using the circuit of this embodiment will be described with reference to the drawings.
第３図は第１図のラッチ回路を使用して構成されたＤ型
フリッズフロップの回路図である。FIG. 3 is a circuit diagram of a D-type flip-flop constructed using the latch circuit of FIG. 1.
このＤ型フリップフロップは、ストローブ信号Ｓとクロ
ック信号Φの双方が高電位の場合に入力データＩＮの電
位を出力データＯＵＴに伝播し、ストローブ信号Ｓとタ
ロツク信号Φのどちらか一方が高電位から低電位に変化
する場合に、変化する直前の入力データＩＮの電位を出
力データＯＵＴの電位として保持する。This D-type flip-flop propagates the potential of input data IN to output data OUT when both strobe signal S and clock signal Φ are at high potential, and when either strobe signal S or clock signal Φ is at high potential, When the potential changes to a low potential, the potential of the input data IN immediately before the change is held as the potential of the output data OUT.
このＤ型フリップフロップの特徴は、入力データＩＮが
中間電位であり、ストローブ信号Ｓとクロック信号のど
ちらか一方が高電位から低電位に変化した場合に、出力
データ０ｔＪＴが必ず高電位になることである。The feature of this D-type flip-flop is that the input data IN is at an intermediate potential, and when either the strobe signal S or the clock signal changes from a high potential to a low potential, the output data 0tJT always becomes a high potential. It is.
第４図は本発明の第３の実施例の回路図である。FIG. 4 is a circuit diagram of a third embodiment of the present invention.
この実施例は第７図に示されたラッチ回路に中間電位除
去回路１０を付加したものである。In this embodiment, an intermediate potential removal circuit 10 is added to the latch circuit shown in FIG.
第１及び第２の実施例と同様出力データＯＵＴが中間電
位のまま停止することはない。As in the first and second embodiments, the output data OUT does not remain at an intermediate potential.
以上説明したように本発明は、データ保持部の出力デー
タが中間電位になると、このデータ保持部の入力端を強
制的に低電位又は高電位にする中間電位除去手段を付加
する構成となることにより、出力データが中間電位にな
ることを防止し消費電流を低減することができる効果が
ある。As explained above, the present invention has a configuration in which, when the output data of the data holding section becomes an intermediate potential, an intermediate potential removing means is added which forcibly sets the input terminal of the data holding section to a low potential or a high potential. This has the effect of preventing output data from being at an intermediate potential and reducing current consumption.
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は第１図に示された実施例を
Ｄ型フリップフロップに適用したときの応用例、第４図
は本発明の第３の実施例を示す回路図、第５図及び第６
図はそれぞれ従来のラッチ回路の第１の例の回路図及び
そのデータ保持部のインバータ入出力特性図、第７図は
従来のラッチ回路の第２の例を示す回路図である。
１・・・クロックドインバータ、２．２Ａ・・・データ
保持部、３Ａ 、３ｇ・・・トランスファゲート、１０
．１０＾・・・中間電位除去回路、Ｇｌ・・・ＮＡＮ［
）ゲート、■１〜■、・・・インバータ、Ｔ１−Ｔ１２
・・・トランジスタ。1 and 2 are circuit diagrams showing the first and second embodiments of the present invention, respectively, and FIG. 3 is an example of application of the embodiment shown in FIG. 1 to a D-type flip-flop. , FIG. 4 is a circuit diagram showing a third embodiment of the present invention, and FIGS.
The figures are a circuit diagram of a first example of a conventional latch circuit and an inverter input/output characteristic diagram of its data holding section, respectively, and FIG. 7 is a circuit diagram showing a second example of a conventional latch circuit. 1...Clocked inverter, 2.2A...Data holding unit, 3A, 3g...Transfer gate, 10
．． 10^...Intermediate potential removal circuit, Gl...NAN[
) Gate, ■1 to ■, ... Inverter, T1-T12
...Transistor.
Claims (1)
達するデータ伝達手段と、このデータ伝達手段の出力デ
ータを保持するデータ保持手段と、前記データ伝達手段
が入力データの非伝達状態にあるときの前記クロック信
号によりオンする第１のトランジスタと前記データ保持
手段の出力電位が第１及び第２の論理電位の中間電位に
あるときオンする第２のトランジスタとを備えこれらト
ランジスタが共にオンのとき前記データ保持手段の入力
端を前記第１及び第２の論理電位の何れか一方の電位と
する中間電位除去手段とを有することを特徴とするラッ
チ回路。a data transmitting means for not transmitting input data to an output terminal in accordance with the potential of a clock signal; a data holding means for retaining output data of the data transmitting means; and when the data transmitting means is in a state of not transmitting input data. and a second transistor that is turned on when the output potential of the data holding means is at an intermediate potential between the first and second logic potentials, when both of these transistors are on. A latch circuit comprising intermediate potential removing means for setting an input terminal of the data holding means to one of the first and second logic potentials.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186715A JPH0349409A (en) | 1989-07-18 | 1989-07-18 | Latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186715A JPH0349409A (en) | 1989-07-18 | 1989-07-18 | Latch circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349409A true JPH0349409A (en) | 1991-03-04 |
Family
ID=16193371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186715A Pending JPH0349409A (en) | 1989-07-18 | 1989-07-18 | Latch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349409A (en) |
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