JPH0348979A - Parallel image processor - Google Patents
Parallel image processorInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列画像処理装置、特に、処理の一部に並列処
理ができないアルゴリズムを含む処理（例えば適応２値
化処理）を実行する並列画像処理装置に関する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a parallel image processing device, and particularly to a parallel image processing device that executes processing (for example, adaptive binarization processing) that includes an algorithm that cannot be processed in parallel as part of the processing. It relates to a processing device.
１画面の画像を等分な部分画面に分割して、その各々の
画像処理モジュール（以下、単にモジュールと称す）が
並列に処理するような並列画像処理装置で物体の適応２
値化等を行なおうとするとき、各部分画面の処理結果を
途中で一旦参照する必要がある。Adaptation of objects 2 with a parallel image processing device that divides one screen image into equal partial screens and processes each image processing module (hereinafter simply referred to as a module) in parallel.
When attempting to perform value conversion, etc., it is necessary to refer to the processing results of each partial screen once during the process.
従来この種の技術としては、各モジュールが独立に処理
できる所まで終了した段階で、例えば８０２８６ＣＰＵ
のような外部のホストＣＰＵが各モジュールの中間デー
タを収集して結合処理を行い、さらにその結果を全モジ
ュールに分配して引続き各モジュールがその結果を使っ
て残りの処理を実行するという手段がとられていた。Conventionally, with this type of technology, when each module is finished to the point where it can process independently, for example, the 80286 CPU
There is a method in which an external host CPU, such as the It had been taken.
上述した従来の技術は画像処理モジュールに比べ、数倍
から数十倍低速なホストＣＰＵが処理の一部を担当して
いるので装置全体の処理速度が低下する欠点がある。The above-mentioned conventional technology has the disadvantage that the processing speed of the entire apparatus is reduced because a host CPU, which is several times to several tens of times slower than the image processing module, is responsible for part of the processing.
本発明の並列画像処理装置は、入力データを供給する入
力バスと、前記入力バスから得るデータを記憶する入力
データメモリと、前記入力データメモリのデータを読み
書きして演算処理を行なう演算部と、前記演算部から得
る演算結果を記憶する出力データメモリと、前記出力デ
ータメモリがデータを出力する出力バスとで構成される
画像処理モジュールを、複数台並列化して構成した従来
の並列画像処理装置において、全モジュールの出力部に
記憶されたデータを任意の１つのモジュールの前記入力
データメモリへメモリ転送を行なうデータ収集部を任意
のモジュール内の前記出力データメモリに記憶されたデ
ータを全モジュール内の前記入力データメモリにメモリ
転送を行なうデータ分配部とを含んで構成される。The parallel image processing device of the present invention includes an input bus that supplies input data, an input data memory that stores data obtained from the input bus, and an arithmetic unit that reads and writes data in the input data memory and performs arithmetic processing. In a conventional parallel image processing device configured by parallelizing a plurality of image processing modules each including an output data memory that stores calculation results obtained from the calculation section and an output bus from which the output data memory outputs data. , a data collection section that transfers data stored in the output sections of all modules to the input data memory of any one module; and a data distribution unit that performs memory transfer to the input data memory.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を示すブロック図で画像処理
モジュールを複数台並列化した画像処理システムである
。FIG. 1 is a block diagram showing one embodiment of the present invention, which is an image processing system in which a plurality of image processing modules are arranged in parallel.
第１図において、システムは入力データバス１、出力デ
ータバス２、複数台の画像処理モジュール３．４．５か
らなっており、各画像処理モジュールは入力メモリ６、
画像処理を行なう演算部７、出力メモリ８から成ってお
り、全モジュールの内の１台はさらにメモリ転送を行な
うデータ集配部９を有しており、この画像処理モジュー
ル３を親モジュールと称する。In FIG. 1, the system consists of an input data bus 1, an output data bus 2, and a plurality of image processing modules 3.4.5, each image processing module having an input memory 6,
It consists of an arithmetic unit 7 that performs image processing and an output memory 8, and one of all the modules further has a data collection and distribution unit 9 that performs memory transfer, and this image processing module 3 is called a parent module.
第２図は本発明の原理を示すフローチャートであり、画
像処理として適応２値化処理を例にとって説明する。FIG. 2 is a flowchart showing the principle of the present invention, which will be explained by taking adaptive binarization processing as an example of image processing.
一般に適応２値化処理のような自動閾値決定手法は、画
像に対して種々の統計処理を行なうステップＳ、と、そ
の処理結果から閾値を決定するステップＳ１、その閾値
で２値化を行なうステップＳ、に分解することができる
。Generally, an automatic threshold value determination method such as adaptive binarization processing includes a step S of performing various statistical processing on an image, a step S1 of determining a threshold value from the processing results, and a step of performing binarization using the threshold value. It can be decomposed into S.
ステップＳ、、Ｓ、は画像を分割して並列に処理が行な
えるがステップＳ２は各分割画像の処理結果を参照する
必要があり、並列では行えない処理である。このような
アルゴリズムを含む画像処理に対し、本考案が発揮する
有効性は、部分画面を担当している各画像処理モジュー
ル（以下、単にモジュールと称す）が独立に処理できる
ステップＳ１を並列に処理し、その結果データを１つの
モジュールに収集してステップＳ２を１つのモジュール
で処理し、その結果を全モジュールに分配してステップ
Ｓ３を並列処理するという手順によって、外部の汎用Ｃ
ＰＵおよび画像処理に介在することがなくなり、速度的
に効率よくなることである。Steps S, , S, can be performed in parallel by dividing the image, but step S2 requires reference to the processing results of each divided image, and is a process that cannot be performed in parallel. The effectiveness of the present invention for image processing involving such algorithms is that step S1, which can be processed independently by each image processing module (hereinafter simply referred to as a module) in charge of a partial screen, is processed in parallel. Then, by collecting the result data in one module, processing step S2 in one module, distributing the result to all modules, and processing step S3 in parallel, an external general-purpose C
There is no need to intervene in the PU and image processing, making it more efficient in terms of speed.
この原理をより詳しく説明するために、第３゜４．５，
６．７図に本発明に従った並列画像処理装置が適応２値
化の処理を行なうときの状態繊維図を示す。To explain this principle in more detail, see Section 3.4.5.
FIG. 6.7 shows a state fiber diagram when the parallel image processing device according to the present invention performs adaptive binarization processing.
第３図はステップＳＩの様子で、入力メモリ６には部分
画像がすでに入力されているとし、演算部７は画像の濃
度の統計データを出力メモリ８へ出力するのを並列で行
なう。FIG. 3 shows step SI, where it is assumed that a partial image has already been input to the input memory 6, and the calculation section 7 outputs statistical data of the density of the image to the output memory 8 in parallel.
第４図はデータ収集の様子で、全出力メモリ８上の統計
データを、親モジュール３の入力メモリ６ヘメモリ転送
する。FIG. 4 shows how data is collected, and the statistical data on all output memories 8 is transferred to the input memory 6 of the parent module 3.
第５図はステップＳ１の様子で親モジュール３の演算部
７は、入力メモリ６上の統計データに演算を施し、その
結果２値レベルを出力メモリ８へ出力する。FIG. 5 shows step S1, in which the calculation unit 7 of the parent module 3 performs calculations on the statistical data on the input memory 6, and outputs the resulting binary level to the output memory 8.
第６図はデータ分配の様子で親モジュール３の出力メモ
リ８から全モジュール３，４．５の入力メモリ６に、２
値レベルをメモリ転送する。Figure 6 shows how data is distributed from the output memory 8 of the parent module 3 to the input memory 6 of all modules 3, 4.5.
Transfer value levels to memory.
第７図はステップＳ、の様子で、全モジュール３．４．
５の演算部７は入力メモリ６上の２値レベルによって同
じ人力メモリ６上の画像を２値化し出力メモリ８に２値
画像を出力するのを並列で行なう。FIG. 7 shows step S, all modules 3.4.
The arithmetic unit 7 of 5 binarizes the image on the same manual memory 6 according to the binary level on the input memory 6 and outputs the binary image to the output memory 8 in parallel.
これら一連の処理はモジュール３，４．５の内蔵プログ
ラムにより行なわれ、メモリ転送等の少量のタイムラグ
はあるものの通常の完全並列処理と比べ、実効処理速度
はほとんど劣化しない。A series of these processes is performed by the built-in programs of modules 3, 4, and 5, and although there is a small time lag due to memory transfer, etc., the effective processing speed hardly deteriorates compared to normal fully parallel processing.
以上説明したように本発明は、並列画像処理装置が行な
う適応２値化等の画像処理において、ローカルな処理は
並列に、グローバルな処理は１つの画像処理モジュール
が他の画像処理モジュールのデータを収集および分配す
ることにより、通常のホス）ＣＰＵが画像処理に介在す
る方法に比べて並列画像処理装置の実行処理速度の低下
を最小限におさえる効果がある。As explained above, in image processing such as adaptive binarization performed by a parallel image processing device, local processing is performed in parallel, and global processing is performed in which one image processing module processes data from other image processing modules. Collection and distribution has the effect of minimizing the reduction in execution processing speed of a parallel image processing device compared to a method in which a normal CPU intervenes in image processing.
移図である。This is a transfer.
１・・・・・・入力データバス、２・・・・・・出力デ
ータパス、３〜５・・・・・・画像処理モジュール、６
・・・・・・入力メモリ、７・・・・・・演算部、訃・
・・・・出力メモリ。1...Input data bus, 2...Output data path, 3-5...Image processing module, 6
...Input memory, 7...Calculation section,
...output memory.
Claims (1)
る入力データを記憶する入力データメモリと、前記入力
データメモリのデータを読み書きして演算処理を行なう
演算部と、前記演算部から得る演算処理結果を記憶する
出力データメモリと、前記出力データメモリがデータを
出力する出力バスとで構成される画像処理モジュールを
複数台並列化して構成した従来の並列画像処理装置にお
いて、全モジュールの前記出力データメモリ上の演算結
果データを１台のモジュール内の前記入力内の入出力メ
モリへメモリ転送をするかまたは逆に１台のモジュール
内の出力メモリから全モジュール内の入力メモリへメモ
リ転送をするというデータ集配部を全モジュールの内の
１台のモジュールが持っていることを特徴とする並列画
像処理装置。an input bus that supplies input data; an input data memory that stores input data obtained from the input bus; an arithmetic unit that reads and writes data in the input data memory to perform arithmetic processing; and an arithmetic processing result obtained from the arithmetic unit. In a conventional parallel image processing device configured by parallelizing a plurality of image processing modules each including an output data memory for storing data and an output bus for outputting data from the output data memory, the output data memory of all modules Data that transfers the above calculation result data to the input/output memory in the input of one module, or conversely, transfers the data from the output memory of one module to the input memory of all modules. A parallel image processing device characterized in that one module among all modules has a collection and delivery section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18544889A JPH0348979A (en) | 1989-07-17 | 1989-07-17 | Parallel image processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18544889A JPH0348979A (en) | 1989-07-17 | 1989-07-17 | Parallel image processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348979A true JPH0348979A (en) | 1991-03-01 |
Family
ID=16170974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18544889A Pending JPH0348979A (en) | 1989-07-17 | 1989-07-17 | Parallel image processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348979A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000070596A1 (en) * | 1999-05-17 | 2000-11-23 | Seiko Epson Corporation | Image processor and image display |
| WO2003050759A1 (en) * | 2001-12-12 | 2003-06-19 | Sony Corporation | Image processing apparatus and method thereof |
| WO2003054800A1 (en) * | 2001-12-12 | 2003-07-03 | Sony Corporation | Image processing device and method |
-
1989
- 1989-07-17 JP JP18544889A patent/JPH0348979A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000070596A1 (en) * | 1999-05-17 | 2000-11-23 | Seiko Epson Corporation | Image processor and image display |
| US7006713B1 (en) | 1999-05-17 | 2006-02-28 | Seiko Epson Corporation | Image-processing apparatus and image-displaying apparatus |
| WO2003050759A1 (en) * | 2001-12-12 | 2003-06-19 | Sony Corporation | Image processing apparatus and method thereof |
| WO2003054800A1 (en) * | 2001-12-12 | 2003-07-03 | Sony Corporation | Image processing device and method |
| CN1297939C (en) * | 2001-12-12 | 2007-01-31 | 索尼公司 | Image processing apparatus and method thereof |
| US7333115B2 (en) | 2001-12-12 | 2008-02-19 | Sony Corporation | Image processing apparatus and method thereof |
| US7437021B2 (en) | 2001-12-12 | 2008-10-14 | Sony Corporation | Image processing device and method |
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