JPH0346369A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
- Publication number
- JPH0346369A JPH0346369A JP18200689A JP18200689A JPH0346369A JP H0346369 A JPH0346369 A JP H0346369A JP 18200689 A JP18200689 A JP 18200689A JP 18200689 A JP18200689 A JP 18200689A JP H0346369 A JPH0346369 A JP H0346369A
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- field effect
- insulated gate
- silicon substrate
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 230000005684 electric field Effects 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 6
- 239000006185 dispersion Substances 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタに関する。
従来の絶縁ゲート型電界効果トランジスタは、第３図の
ように、例えばＰ型の単一シリコン基板１の上に絶縁膜
としてシリコン酸化膜２を形成し、この上にゲート電極
３を形成している。そして、このゲート電極３を挟むよ
うにシリコン基板１にソース・ドレインとしてのＮ型層
４を形成している。
ように、例えばＰ型の単一シリコン基板１の上に絶縁膜
としてシリコン酸化膜２を形成し、この上にゲート電極
３を形成している。そして、このゲート電極３を挟むよ
うにシリコン基板１にソース・ドレインとしてのＮ型層
４を形成している。
〔発明が解決しようとする課題］
上述した従来の絶縁ゲート型電界効果トランジスタは、
シリコン基板１とゲート電極３との間に電圧を印加する
ことによりシリコン基板１の表面のエネルギバンドを曲
げ（バンドベンディング）、チャネルを形成してトラン
ジスタを動作させている。このため、チャネル内のキャ
リアはバンドベンディングに対して垂直方向の電場によ
りシリコン−酸化膜界面に引き寄せられ、そこで散乱さ
れて移動度が低下され、トランジスタの動作速度が低下
されるという問題がある。
シリコン基板１とゲート電極３との間に電圧を印加する
ことによりシリコン基板１の表面のエネルギバンドを曲
げ（バンドベンディング）、チャネルを形成してトラン
ジスタを動作させている。このため、チャネル内のキャ
リアはバンドベンディングに対して垂直方向の電場によ
りシリコン−酸化膜界面に引き寄せられ、そこで散乱さ
れて移動度が低下され、トランジスタの動作速度が低下
されるという問題がある。
本発明は動作速度の向上を図ったトランジスタを提供す
ることを目的とする。
ることを目的とする。
本発明のトランジスタは、シリコン基板に形成した絶縁
ゲート型電界効果トランジスタのチャネル領域を含む領
域に、シリコン基板よりも誘電率の大きな半導体層を形
成している。
ゲート型電界効果トランジスタのチャネル領域を含む領
域に、シリコン基板よりも誘電率の大きな半導体層を形
成している。
［作用］
この構成では、チャネル領域に形成された半導体層の誘
電率が大きいことから、チャネルに対して垂直方向に作
用する電界を緩和し、キャリアの表面散乱を抑制してそ
の移動度を向上する。
電率が大きいことから、チャネルに対して垂直方向に作
用する電界を緩和し、キャリアの表面散乱を抑制してそ
の移動度を向上する。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の縦断面図であり、Ｎチャ
ネル絶縁ゲート型電界効果トランジスタに適用した例を
示している。図において、Ｐ型シリコン基板１の表面に
ゲート絶縁膜としてのシリコン酸化膜２を形成し、この
上にゲート電極３を形成している。また、このゲート電
極３を挟むシリコン基板ｌにはソース・ドレインとして
のＮ型層４を形成している。更に、これらＮ型層４で挟
まれるチャネル領域には、シリコン基板１の表面部位に
Ｇｅ（ゲルマニウム）をイオン注入して高誘電率のＧｅ
注入Ｎ５を形成している。
ネル絶縁ゲート型電界効果トランジスタに適用した例を
示している。図において、Ｐ型シリコン基板１の表面に
ゲート絶縁膜としてのシリコン酸化膜２を形成し、この
上にゲート電極３を形成している。また、このゲート電
極３を挟むシリコン基板ｌにはソース・ドレインとして
のＮ型層４を形成している。更に、これらＮ型層４で挟
まれるチャネル領域には、シリコン基板１の表面部位に
Ｇｅ（ゲルマニウム）をイオン注入して高誘電率のＧｅ
注入Ｎ５を形成している。
なお、このＧｅ注入層５は、ゲート電極３やＮ型層４を
形成する前に選択的に形成しておく。
形成する前に選択的に形成しておく。
この構成によれば、シリコン基板ｌとゲート電極３とに
かかる電圧により、シリコン−シリコン酸化膜近傍にチ
ャネルが形成される。一方、チャネルに対し、垂直方向
の電場Ｅは、チャネルに現れる表面電荷密度をＱ、Ｇｅ
注入層５の誘電率をεとすると、ガウスの定理により、
Ｅ＝Ｑ／εで表わされるので、高誘電率のＧｅ注入層５
を挟むことにより、電界Ｅを低く抑えることができる。
かかる電圧により、シリコン−シリコン酸化膜近傍にチ
ャネルが形成される。一方、チャネルに対し、垂直方向
の電場Ｅは、チャネルに現れる表面電荷密度をＱ、Ｇｅ
注入層５の誘電率をεとすると、ガウスの定理により、
Ｅ＝Ｑ／εで表わされるので、高誘電率のＧｅ注入層５
を挟むことにより、電界Ｅを低く抑えることができる。
因に、ＧｅＯ比誘電率は１６．０であり、シリコンの比
誘電率１１．９の約１．３倍であるため、約７４％程度
まで電界Ｅを抑制することができる。この結果、この構
造ではキャリアの表面散乱が少なくなり、高い移動度を
維持してトランジスタ動作の高速化を実現することが可
能となる。
誘電率１１．９の約１．３倍であるため、約７４％程度
まで電界Ｅを抑制することができる。この結果、この構
造ではキャリアの表面散乱が少なくなり、高い移動度を
維持してトランジスタ動作の高速化を実現することが可
能となる。
第２図は本発明の第２実施例の縦断面図である。
Ｐ型シリコン基板の全面に分子線エピタキシー等の方法
でＧｅ等の高誘電率の半導体層６を形成し、その上でシ
リコン酸化膜２．ゲート電極３．及びソース・ドレイン
としてのＮ型層４を形成してＮチャネル絶縁ゲート型電
界効果トランジスタを構成している。
でＧｅ等の高誘電率の半導体層６を形成し、その上でシ
リコン酸化膜２．ゲート電極３．及びソース・ドレイン
としてのＮ型層４を形成してＮチャネル絶縁ゲート型電
界効果トランジスタを構成している。
この実施例では、エピタキシャル成長により異なった半
導体層６を形成しているため、この半導体層６の厚さを
正確に制御することができ、この部分における誘電率を
所望の値に高精度に構成できる。これにより、キャリア
の表面散乱を低減して高い移動度を確保し、・トランジ
スタ動作の高速化を可能にすることは第１実施例と同じ
である。
導体層６を形成しているため、この半導体層６の厚さを
正確に制御することができ、この部分における誘電率を
所望の値に高精度に構成できる。これにより、キャリア
の表面散乱を低減して高い移動度を確保し、・トランジ
スタ動作の高速化を可能にすることは第１実施例と同じ
である。
以上説明したように本発明は、絶縁ゲート型電界効果ト
ランジスタのチャネル領域を含む領域に、シリコン基板
よりも誘電率の大きな半導体層を形成しているので、こ
の半導体層によってチャネルに対して垂直方向に作用す
る電界を緩和でき、キャリアの表面散乱を抑制してその
移動度を向上し、トランジスタの高速化を実現できる効
果がある。
ランジスタのチャネル領域を含む領域に、シリコン基板
よりも誘電率の大きな半導体層を形成しているので、こ
の半導体層によってチャネルに対して垂直方向に作用す
る電界を緩和でき、キャリアの表面散乱を抑制してその
移動度を向上し、トランジスタの高速化を実現できる効
果がある。
第１図は本発明の第１実施例の縦断面図、第２図は本発
明の第２実施例の縦断面図、第３図は従来の絶縁ゲート
型電界効果トランジスタの縦断面図である。 １・・・Ｐ型シリコン基板、２・・・シリコン酸化膜、
３・・・ゲート電極、４・・・Ｎ型層、５・・・Ｇｅ注
入層、６・・・Ｇｅ半導体装置
明の第２実施例の縦断面図、第３図は従来の絶縁ゲート
型電界効果トランジスタの縦断面図である。 １・・・Ｐ型シリコン基板、２・・・シリコン酸化膜、
３・・・ゲート電極、４・・・Ｎ型層、５・・・Ｇｅ注
入層、６・・・Ｇｅ半導体装置
Claims (1)
- １、シリコン基板の主面にゲート絶縁膜とゲート電極を
形成し、かつこのゲート電極を挟むシリコン基板にソー
ス・ドレインを形成してなる絶縁ゲート型電界効果トラ
ンジスタにおいて、そのチャネル領域を含む領域に、前
記シリコン基板よりも誘電率の大きな半導体層を形成し
たことを特徴とする絶縁ゲート型電界効果トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18200689A JPH0346369A (ja) | 1989-07-14 | 1989-07-14 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18200689A JPH0346369A (ja) | 1989-07-14 | 1989-07-14 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346369A true JPH0346369A (ja) | 1991-02-27 |
Family
ID=16110677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18200689A Pending JPH0346369A (ja) | 1989-07-14 | 1989-07-14 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346369A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049431A (en) * | 1982-09-09 | 1991-09-17 | Firma Carl Freudenberg | Multi-colored floor covering and method of manufacturing it |
| JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-07-14 JP JP18200689A patent/JPH0346369A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049431A (en) * | 1982-09-09 | 1991-09-17 | Firma Carl Freudenberg | Multi-colored floor covering and method of manufacturing it |
| JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6563151B1 (en) | Field effect transistors having gate and sub-gate electrodes that utilize different work function materials and methods of forming same | |
| Colinge et al. | Silicon-on-insulator'gate-all-around device' | |
| US5296727A (en) | Double gate FET and process for manufacturing same | |
| JPS62113474A (ja) | 半導体集積回路の製造方法 | |
| JPH02210871A (ja) | 半導体装置 | |
| JPH0346369A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| US5107314A (en) | Gallium antimonide field-effect transistor | |
| JPH04346272A (ja) | 半導体装置及びその製造方法 | |
| JPH02216871A (ja) | パワーｍｏｓｆｅｔ | |
| JPS63124467A (ja) | 半導体装置 | |
| JPH02159070A (ja) | 半導体装置とその製造方法 | |
| TW371355B (en) | High voltage metal insulator semiconductor field effect transistor and semiconductor integrated circuit device | |
| JPH051083Y2 (ja) | ||
| JP3472283B2 (ja) | 電界効果トランジスタ | |
| JPH03196572A (ja) | 半導体装置 | |
| JPS6378574A (ja) | 半導体装置の製造方法 | |
| JPH1074943A (ja) | 半導体装置 | |
| JP2005012110A (ja) | 極微細ｍｏｓｆｅｔ | |
| JP2864499B2 (ja) | 電界効果型薄膜トランジスタ | |
| JPS63205961A (ja) | マルチゲート薄膜トランジスタ | |
| JPH05129600A (ja) | 半導体装置 | |
| JPH0350743A (ja) | 半導体装置 | |
| CN115579322A (zh) | 半导体器件的制作方法以及半导体器件 | |
| JPS564279A (en) | Insulated gate type field effect transistor | |
| KR20000065949A (ko) | 극소 채널 소자의 제조방법 |