JPH0344941A - Charge transfer device - Google Patents
Charge transfer deviceInfo
- Publication number
- JPH0344941A JPH0344941A JP1180834A JP18083489A JPH0344941A JP H0344941 A JPH0344941 A JP H0344941A JP 1180834 A JP1180834 A JP 1180834A JP 18083489 A JP18083489 A JP 18083489A JP H0344941 A JPH0344941 A JP H0344941A
- Authority
- JP
- Japan
- Prior art keywords
- charge transfer
- transfer
- polysilicon
- electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 41
- 229920005591 polysilicon Polymers 0.000 abstract description 41
- 238000009792 diffusion process Methods 0.000 abstract description 23
- 238000000034 method Methods 0.000 abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 11
- 150000002500 ions Chemical class 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 50
- 238000001444 catalytic combustion detection Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000000926 separation method Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電荷転送装置に関し、特に、基板表面の段差
を低減できるとともに、転送効率のよい電極構造を有す
る電荷結合素子に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a charge transfer device, and in particular to a charge coupled device that can reduce steps on a substrate surface and has an electrode structure with high transfer efficiency.
第３図（樽は従来の電荷転送装置である電荷結合素子（
Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ；以下、
ＣＣＤと称す）のポリシリコンゲート電極の断面図であ
り、図において、１はｐ型シリコン基板、２はｎ−型拡
散層、３はゲート絶縁膜、４は第１層ポリシリコンゲー
ト電極、７は第２層ポリシリコンゲート電極である。Figure 3 (The barrel is a charge-coupled device, which is a conventional charge transfer device)
Charge Coupled Device; hereinafter,
1 is a cross-sectional view of a polysilicon gate electrode of a CCD (referred to as CCD), in which 1 is a p-type silicon substrate, 2 is an n-type diffusion layer, 3 is a gate insulating film, 4 is a first layer polysilicon gate electrode, and 7 is a cross-sectional view of a polysilicon gate electrode of a CCD. is the second layer polysilicon gate electrode.
また、第３図（ａ）ないし第３図（ｆ）はそれぞれ第３
図（ｇ：）の素子の主要製造工程における断面図を示し
ており、以下、これらを用いて製造方法について説明す
る。In addition, Fig. 3(a) to Fig. 3(f) are respectively
It shows cross-sectional views of the main manufacturing steps of the element shown in Figure (g:), and the manufacturing method will be described below using these.
まず、第３図（ａ）に示すように、ｐ型シリコン基板１
上にイオン注入によりｎ−型不純物拡散層２を形成する
。次に第３図（ｂ）に示すように基板１表面を酸化し表
面に二酸化シリコン膜３を形成し、その上にＣＶＤ法に
より第１層ポリシリコン膜４を堆積する。次に、第３図
（Ｃ）に示すように、レジストを塗布し写真製版工程を
経て、レジスト５を所定のパターンに加工する。そして
第３図（ｄ）に示すように、レジスト５をマスクとして
第１層ポリシリコン膜４及び酸化膜３のエツチングを行
ない第１ＪＦｆポリシリコンを所定のパターンに加工す
る。First, as shown in FIG. 3(a), a p-type silicon substrate 1
An n-type impurity diffusion layer 2 is formed thereon by ion implantation. Next, as shown in FIG. 3(b), the surface of the substrate 1 is oxidized to form a silicon dioxide film 3 on the surface, and a first layer polysilicon film 4 is deposited thereon by the CVD method. Next, as shown in FIG. 3(C), a resist is applied and a photolithography process is performed to process the resist 5 into a predetermined pattern. Then, as shown in FIG. 3(d), the first polysilicon film 4 and oxide film 3 are etched using the resist 5 as a mask to process the first JFf polysilicon into a predetermined pattern.
次に第３図（ｅ）に示すように、基板表面を酸化するこ
とによって全面に二酸化シリコン膜３を形成した後、Ｃ
ＶＤ法により第２Ｎポリシリコン膜７を堆積する。その
後、第３図（ｆ）に示すようにレジストを塗布し写真製
版工程を経て、レジストを所定のパターンに加工する。Next, as shown in FIG. 3(e), after forming a silicon dioxide film 3 on the entire surface by oxidizing the substrate surface,
A second N polysilicon film 7 is deposited by the VD method. Thereafter, as shown in FIG. 3(f), a resist is applied and a photolithography process is performed to process the resist into a predetermined pattern.
そして、加工後のレジスト８をマスクとして第２層ポリ
シリコン７をエツチングして所定のパターンに加工し、
第３図（鎖に示す２層ポリシリコンゲート電極を完成す
る。Then, using the processed resist 8 as a mask, the second layer polysilicon 7 is etched into a predetermined pattern.
Complete the two-layer polysilicon gate electrode shown in Figure 3 (chain).
以上のような工程を経て形成されたポリシリコン電極は
、第３図（ｇ）に示すように、１層ポリシリコン膜４と
２Ｎポリシリコン膜７の間隔Δｇ３がゲート絶縁膜３の
膜厚ｔ。Ｘ に比べて大きくてもΔｇ、＝３ΔｔＯＸ程
度になるように形成することができる。In the polysilicon electrode formed through the above steps, as shown in FIG. . Even if it is larger than X, it can be formed so that Δg=3ΔtOX.
次に、以上のような２層ポリシリコン電極構造を有する
ＣＣＤの電荷転送動作を第４図を用いて説明する。Next, the charge transfer operation of the CCD having the above-described two-layer polysilicon electrode structure will be explained with reference to FIG.
第４図（ａ）は４相クロツクΦ１〜Φ４をそれぞれの電
極に印加する様子を示しており、この４相クロツクは第
５図に示す様なものを用いるとする。FIG. 4(a) shows how four-phase clocks Φ1 to Φ4 are applied to the respective electrodes, and it is assumed that the four-phase clock shown in FIG. 5 is used.
第５図に示す時刻１＝１．では、第４図（ｂ）に示すよ
うにΦ１．Φ２のクロックが印加される電極下に転送電
荷が存在しているのものとする（図中、ｅは転送電荷を
示す）。次に第５図の時刻１＝１２では、第４図（Ｃ）
に示すようにΦ３のクロックがＬ−Ｈになったことによ
りΦ３のクロックが印加された電極下にもポテンシャル
井戸が形成され、転送電荷がΦ１．Φ２．Φ３のクロッ
クが印加された電極下に拡がる。次に第５図の時刻ｔ＝
ｔ、１において、Φ１のクロックがＨ−）Ｌに変化する
途中では転送電荷の移動の様子は第４図（ｄ）に示すよ
うになり、Φ１のクロックがＨ−Ｌへと変化することに
より、Φ１のクロックが印加される電極下のポテンシャ
ルが浅くなり転送電荷がΦ２、Φ３のクロックが印加さ
れている電極下に移動するようになる。このとき第３図
（濁で示したように、第１Ｎポリシリコン４と第２層ポ
リシリコンのゲート７の間隔Δｇ、がΔｇｉと３ｔｏ＋
ｃ程度に形成される為、第４図（ｄ）で点線丸印（Ａ部
）で示したゲート間にはポテンシャルの“くぼみ゛がで
きず、転送電荷を損失することなく転送することができ
る。この結果、第５図に示す時刻１＝１．では、第４図
（ｅ）に示したようにΦ１．Φ２のクロックが印加され
る電極下領域からΦ２．Φ３のクロックが印加される電
極下領域への電荷の転送が完了する。Time 1=1 shown in FIG. Then, as shown in FIG. 4(b), Φ1. It is assumed that a transfer charge exists under the electrode to which the clock of Φ2 is applied (in the figure, e indicates the transfer charge). Next, at time 1=12 in Figure 5, Figure 4 (C)
As shown in , since the clock of Φ3 becomes L-H, a potential well is also formed under the electrode to which the clock of Φ3 is applied, and the transferred charge becomes Φ1. Φ2. It spreads under the electrode to which the clock of Φ3 is applied. Next, time t= in Fig. 5
At t, 1, while the clock of Φ1 changes to H-)L, the movement of the transferred charge becomes as shown in Fig. 4(d), and as the clock of Φ1 changes to H-L, , Φ1, the potential under the electrodes to which the clocks Φ1 are applied becomes shallower, and the transferred charge moves to the electrodes to which the clocks Φ2 and Φ3 are applied. At this time, the distance Δg between the first N polysilicon 4 and the gate 7 of the second layer polysilicon is Δgi and 3to+ as shown in FIG.
Since it is formed to a depth of about c, no potential "dent" is created between the gates indicated by the dotted circles (section A) in Figure 4(d), and the transfer charge can be transferred without loss. As a result, at time 1=1 shown in FIG. 5, as shown in FIG. Transfer of charge to the lower region is completed.
以上のように第３図（ａ）〜（ｇ）のような工程で形成
された電極構造では、転送電極間隔Δｇ３を電荷転送時
に転送損失が生じない程度に狭く形成することが可能で
あるが、一方、この工程により製造された構造において
は、第３図（鎖に示すように加工後基板表面にポリシリ
コンゲート電極の段差が生じ、後工程での上層膜形成時
に被覆性が悪化し、上層膜の絶縁性や導電性が劣化する
という欠点があり、またこの上層膜を遮光膜として使用
する際などには、その被覆性の悪さの為に、十分な遮光
効果が得られないなどの欠点が生じていた。As described above, in the electrode structure formed by the steps shown in FIGS. 3(a) to 3(g), it is possible to form the transfer electrode spacing Δg3 narrow enough to prevent transfer loss during charge transfer. On the other hand, in the structure manufactured by this process, as shown in FIG. There is a drawback that the insulation and conductivity of the upper layer film deteriorates, and when this upper layer film is used as a light shielding film, it may not be possible to obtain a sufficient light shielding effect due to its poor covering properties. There were deficiencies.
そこで、１層ポリシリコンのみで転送電極を形成するこ
とによりゲート電極の段差をなくし、上層膜の被覆性の
悪化を低減しようという試みがなされている。Therefore, attempts have been made to eliminate the step difference in the gate electrode and reduce the deterioration in coverage of the upper layer film by forming the transfer electrode using only one layer of polysilicon.
即ち、第６図（ａ）〜（ｄ）は他の従来例として１層ポ
リシリコンの転送電極の製造工程を示したものであり、
以下、これらの図に基づいて製造方法を説明する。但し
、図中、第３図と同一符号は同一部分を示している。That is, FIGS. 6(a) to 6(d) show the manufacturing process of a single-layer polysilicon transfer electrode as another conventional example.
The manufacturing method will be explained below based on these figures. However, in the figure, the same reference numerals as in FIG. 3 indicate the same parts.
第６図（ａ）〜（Ｃ）に示すように、基板１上にｎ−拡
散層２を形成し、その上に絶縁膜３を介して堆積したポ
リシリコン膜４上にレジストを塗布し、写真製版工程を
用いて所定のパターンに加工するのは上記従来例の第３
図（ａ）〜（Ｃ）に示した場合と同様である。ただし、
ここでは上記従来例とは異なり、フォトレジスト５を加
工可能な最小寸法（第６図（Ｃ）のΔｇａ）となるよう
にパターンを加工し、これをマスクとしてポリシリコン
４をエツチングし、第６図（ｄ）に示すように、隣接す
るゲート電極の間隔がこの間隔程度（Δｇ４°）となる
様に形成する。As shown in FIGS. 6(a) to (C), an n-diffusion layer 2 is formed on a substrate 1, and a resist is applied on a polysilicon film 4 deposited thereon with an insulating film 3 interposed therebetween. Processing into a predetermined pattern using a photolithography process is the third method of the conventional example above.
This is the same as the cases shown in Figures (a) to (C). however,
Here, unlike the above conventional example, a pattern is processed so that the photoresist 5 has the minimum processable dimension (Δga in FIG. 6(C)), and using this as a mask, the polysilicon 4 is etched. As shown in Figure (d), adjacent gate electrodes are formed so that the interval is approximately this interval (Δg4°).
このような工程を経て形成された転送電極は、２層ポリ
シリコンを用いて転送電極を形成した場合に比べて段差
が低減され、後工程で上層膜を形成した際にその被覆性
が悪化することなく形成することができるといった長所
があり、また転送電極となる材質をポリシリコンだけで
なく、たとえばタングステンシリサイドと重ねたポリサ
イド構造を採用することにより、電極を低抵抗に形成す
ることができ、また遮光膜を兼ねることも可能である。The transfer electrode formed through such a process has fewer steps compared to the case where the transfer electrode is formed using two-layer polysilicon, and the coverage deteriorates when the upper layer film is formed in a later process. In addition, by using not only polysilicon as the material for the transfer electrode, but also a polycide structure in which tungsten silicide is layered, the electrode can be formed with low resistance. Further, it can also serve as a light shielding film.
以上のように、−層ポリシリコンのみで転送電極を形成
した従来のＣＯＤでは、２層ポリシリコンを用いて転送
電極を形成した場合に比べて段差が低減されるいう利点
を有しているが、一方、形成することができる転送電極
の間隔が第６図（Ｃ）に示す様にフォトレジストの最小
加工寸法と、そのフォトレジストを用いたポリシリコン
の加工精度によって決まり、加工後の転送電極となるポ
リシリコンの分離間隔Δ 、Ｉが２層ポリシリコンを用
いて加工した場合の転送電極間隔Δｇ、ユ３ｔ。Ｘ（第
３図（８））よりも広くなる。As described above, the conventional COD in which the transfer electrode is formed using only -layer polysilicon has the advantage that the step difference is reduced compared to the case where the transfer electrode is formed using two-layer polysilicon. On the other hand, as shown in Figure 6(C), the spacing between the transfer electrodes that can be formed is determined by the minimum processing dimensions of the photoresist and the processing accuracy of polysilicon using the photoresist, and the transfer electrodes after processing are The polysilicon separation interval Δ, I is the transfer electrode interval Δg when processed using two-layer polysilicon, and U3t. It becomes wider than X (Fig. 3 (8)).
例えば、上記の２層ポリシリコンゲート電極構造では、
ゲート絶縁膜３の膜厚ｔｏｘを例えば０゜０５〜０．１
μｍに形成すると隣接するゲート電極の間隔Δｇ３は０
．１５〜０．３μｍ以下に形成することができるが、こ
れに対し、上記の１層ポリシリコンゲート電極構造にお
いては、写真製版の技術によりフォトレジスト５の加工
可能な最小寸法Δｇ４が０．４μｍ程度と制限されるた
めに、このパターンをマスクとして形成したゲート電極
の間隔Δ 、＋ は０． ６μｍ程度となっていた。For example, in the above two-layer polysilicon gate electrode structure,
The film thickness tox of the gate insulating film 3 is, for example, 0°05 to 0.1.
When formed in μm, the distance Δg3 between adjacent gate electrodes is 0.
．． However, in the above single-layer polysilicon gate electrode structure, the minimum dimension Δg4 that can be processed by photolithography is about 0.4 μm. Therefore, the spacing Δ , + of the gate electrodes formed using this pattern as a mask is 0. It was about 6 μm.
一般に、駆動クロック印加時において、ゲート絶縁膜３
の膜厚ｔ。、が大きくなるにつれてその下に形成された
ｎ−拡散層２のポテンシャルレベルは高くなる傾向があ
る。従って、ゲート電極間が広くなった場合には、第８
図に示すように、ゲート電極４の端部とゲート電極間に
相当するｎ−拡散Ｎ２領域との間の実効的なゲート絶縁
膜厚ｔ。Generally, when the driving clock is applied, the gate insulating film 3
The film thickness t. , tends to increase the potential level of the n- diffusion layer 2 formed therebelow. Therefore, when the distance between the gate electrodes becomes wider, the eighth
As shown in the figure, the effective gate insulating film thickness t between the end of the gate electrode 4 and the n-diffusion N2 region corresponding to between the gate electrodes.
８°はゲート電極４とｎ−拡散Ｎ２間のゲート絶縁膜厚
ｔＯＸに比べて大きくなり、ゲート電極４下部のｎ−拡
散層のポテンシャルレベルに比し、ゲート電極間の下部
のｎ−拡散層のポテンシャルレベルは高くなってしまい
、両者間にポテンシャルレベル差ΔΦが生じてしまう。8° is larger than the gate insulating film thickness tOX between the gate electrode 4 and the n-diffused N2, and the potential level of the n-diffused layer below the gate electrode 4 is larger than the potential level of the n-diffused layer below the gate electrode 4. The potential level of will become high, and a potential level difference ΔΦ will occur between the two.
次に、このようなポテンシャルレベル差が生じた場合の
電荷転送動作を第７図（ａ）〜（ｅ）を用いて説明する
。第７図（ａ）で４相クロツクΦ１〜Φ４を加え、この
クロックとしては第５図に示すものを用い第７図（ｂ）
に示すように時刻１＝１．でΦｌ、Φ２のクロックが印
加される電極下に転送電荷が存在しているものとするこ
とは２層ポリシリコンを用いて転送電極を形成した場合
の電極転送動作を示した第４図（ａ）、 （ｂ）と同様
である。この場合に、さらに第４図（Ｃ）と同様に時刻
ｔ ” ｔ ｔでΦ３がＬ→Ｈになった場合を第７図（
Ｃ）に示す。この後、時刻１＝１．でΦ１のクロックを
Ｈ−４Ｌに変化している途中では、転送電荷はクロック
Φ１が印加される電極下の電荷転送チャネル領域からク
ロックΦ２が印加される電極下の電荷転送チャネル領域
へ移動するが、既に述べたように、転送電極４の分離間
隔Δｇ４°が、２層ポリシリコンを用いて加工した場合
の転送電極間隔Δｇ、セ３ｔｏＸよりも広くなる為に、
ｎ−拡散層２において、転送電極下と転送電極間の下の
ポテンシャルレベルに差が生じ、第７図（ｄ）の点線丸
印（Ｂ部）で示す部分にポテンシャルの“くぼみ゛が生
じる。従って、転送中に、このくぼみに電荷の一部が残
り、第７図（ｅ）に示すように転送損失を生じるといっ
た問題点があった。Next, the charge transfer operation when such a potential level difference occurs will be explained using FIGS. 7(a) to 7(e). In Fig. 7(a), 4-phase clocks Φ1 to Φ4 are added, and the clock shown in Fig. 5 is used as shown in Fig. 7(b).
As shown in , time 1=1. It is assumed that transfer charges exist under the electrodes to which the clocks Φl and Φ2 are applied. ), same as (b). In this case, FIG. 7 (
Shown in C). After this, time 1=1. While the clock of Φ1 is being changed to H-4L, the transferred charge moves from the charge transfer channel region under the electrode to which clock Φ1 is applied to the charge transfer channel region under the electrode to which clock Φ2 is applied. As already mentioned, since the separation interval Δg4° of the transfer electrodes 4 is wider than the transfer electrode interval Δg, set3toX when processed using two-layer polysilicon,
In the n-diffusion layer 2, a difference occurs between the potential levels below the transfer electrodes and between the transfer electrodes, and a potential "dent" occurs at the portion indicated by the dotted circle (section B) in FIG. 7(d). Therefore, during transfer, some of the charge remains in this depression, causing a transfer loss as shown in FIG. 7(e).
この発明は上記のような問題点を解消するためになされ
たもので、ＣＯＤにおいて、転送電極の平坦化を図るこ
とができるとともに、転送電極の分離間隔が電荷転送時
に、電荷の転送損失を生じる様な、ポテンシャルのくぼ
みを生じる程度に広くても前記の様なポテンシャルのく
ぼみを低減でき、転送損失が少ないＣＣＤを有する電荷
転送装置を得ることを目的とする。This invention was made to solve the above-mentioned problems, and in COD, it is possible to planarize the transfer electrode, and the separation interval of the transfer electrode causes charge transfer loss during charge transfer. It is an object of the present invention to provide a charge transfer device having a CCD which can reduce the potential depression as described above even if it is wide enough to cause the potential depression, and has a small transfer loss.
この発明に係る電荷転送装置は、半導体基板上。 A charge transfer device according to the present invention is provided on a semiconductor substrate.
あるいは半導体層上に形成されたＣＣｐの電極構造にお
いて、電荷転送チャネル部領域の絶縁層を介してその上
部に転送電極が存在しない部分に、絶縁層を介して上部
に転送電極が存在する電荷転送チャネル領域と同一導電
型で、かつ、その濃度が上部に転送電極が存在する電荷
転送チャネル領域よりも低く形成された領域を設けるよ
うにしたものである。Alternatively, in a CCp electrode structure formed on a semiconductor layer, a charge transfer channel region in which a transfer electrode exists above an insulating layer in a portion where no transfer electrode exists through an insulating layer A region is provided which has the same conductivity type as the channel region and whose concentration is lower than that of the charge transfer channel region above which the transfer electrode exists.
この発明の電荷転送装置は、電荷転送チャネル領域で、
かつ絶縁層を介して転送電極が分離されている領域の不
純物濃度が、電荷転送チャネル領域で、かつ絶縁層を介
して転送電極が存在する領域の不純物濃度よりも薄いこ
とにより、転送電極の分離間隔が、電荷転送チャネル領
域の濃度が転送電極下と転送電極間の下で等しいときに
、電荷転送チャネル領域で転送電極間に相当する部分に
形成されるポテンシャルの″＜ぼみ′が転送電荷の損失
をまねく程度に広く形成されていても、電荷転送チャネ
ル領域で転送電極の分離部に形成されるポテンシャルの
゛くぼみ′”を低減でき、電荷の転送損失を減らすこと
ができる。In the charge transfer device of the present invention, in the charge transfer channel region,
In addition, the impurity concentration in the region where the transfer electrodes are separated via the insulating layer is lower than the impurity concentration in the charge transfer channel region and the region where the transfer electrodes are present via the insulating layer. When the concentration in the charge transfer channel region is equal between the transfer electrodes and between the transfer electrodes, the potential ``<depression'' formed in the portion of the charge transfer channel region corresponding to between the transfer electrodes is the transfer charge. Even if the charge transfer channel region is formed to be wide enough to cause a loss, it is possible to reduce the potential depression formed at the separation portion of the transfer electrode in the charge transfer channel region, thereby reducing the charge transfer loss.
［実施例］ 以下、この発明の一実施例を図について説明する。[Example] An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例による電荷転送装置である
ＣＣＤの製造工程を示す図である。図において、１はｐ
型シリコン基板、２はｐ型シリコン基板１上に形成した
ｎ″拡散層、３はゲート絶縁膜、４はポリシリコン、５
ａ、５ｃはフォトレジスト、５ｃは酸化膜、９はｎ−一
拡散層である。FIG. 1 is a diagram showing the manufacturing process of a CCD which is a charge transfer device according to an embodiment of the present invention. In the figure, 1 is p
2 is an n'' diffusion layer formed on the p-type silicon substrate 1, 3 is a gate insulating film, 4 is polysilicon, 5 is a type silicon substrate;
5c is a photoresist, 5c is an oxide film, and 9 is an n-1 diffusion layer.
次に製造方法の一例について説明する。Next, an example of a manufacturing method will be described.
まず、第１図（ａ）に示すようにボロン等のｐ型不純物
イオンが〜Ｉ Ｘ １０”ｃｍ−’の濃度で注入された
ｐ型シリコン基板内、あるいはｎ型基板内に上記の濃度
で形成されたｐ型のウェル内に、リン等のｎ型の不純物
イオンを１００ｋｅＶ、３Ｘ１０ ”〜４ Ｘ １０
Ｉｔｃ ｍ−’で注入し、その後１０５０〜１１００’
Ｃ’で１５分〜１時間の熱処理を施し、層厚０．３〜１
μｍのｎ−拡散層を形成する。First, as shown in Fig. 1(a), p-type impurity ions such as boron are implanted into a p-type silicon substrate at a concentration of ~I x 10"cm-', or into an n-type substrate at the above concentration. In the formed p-type well, n-type impurity ions such as phosphorus are applied at 100 keV and 3X10'' to 4X10
Inject at Itc m-' then 1050-1100'
Heat treatment is performed at C' for 15 minutes to 1 hour, resulting in a layer thickness of 0.3 to 1.
Form an n-diffusion layer of μm.
次に、第１図（′ｂ）に示すように、基板表面を酸化し
て二酸化シリコン膜を０．０５〜０．２μｍ程度形成し
、その後ＣＶＤ法によりポリシリコン膜４を２０００〜
４０００人堆積する。Next, as shown in FIG. 1('b), the substrate surface is oxidized to form a silicon dioxide film with a thickness of about 0.05 to 0.2 μm, and then a polysilicon film 4 with a thickness of about 2000 to 0.2 μm is formed by CVD.
4,000 people accumulate.
次に第１図（Ｃ）に示すようにように、基板全面に第１
のフォトレジスト５ａを１．７μｍ、その上に酸化膜５
ｂを０．１〜０．２μｍ、さらにその上に第２のフォト
レジスト５Ｃを０．５μｍ程度堆積して３層レジストを
形成し、まず、第２のレジスト５Ｃを写真製版工程を経
て所定のパターン幅でかつ、各パターンの間隔Δｇ１が
加工可能な最小寸法（〜０．４μｍ）となるように加工
する。Next, as shown in FIG. 1(C), a first
photoresist 5a with a thickness of 1.7 μm, and an oxide film 5 on top of it.
b of 0.1 to 0.2 μm, and then a second photoresist 5C of about 0.5 μm to form a three-layer resist. Processing is performed so that the pattern width and the interval Δg1 between each pattern become the minimum processable dimension (~0.4 μm).
そして加工後の第２のフォトレジスト５Ｃ膜をマスクと
してその下の酸化膜５ｂを例えば、ＲＩＥ等の異方性の
エツチングを用いてエツチングし、さらに、第２のレジ
スト５ｃ、及び酸化膜５ｂをマスクとして第１のフォト
レジスト５ａをエツチングする。最後に、このように所
定のパターンに加工された第１のレジスト５ｃ、酸化膜
５ｂ、第１のレジスト５ａをマスクとして同様に異方性
エツチングによりポリシリコン４をエツチングし、ゲー
ト間隔Δｇ１′ （〜０，６μｍ）の１層ゲート電極を
形成する。このような厚い下層レジスト５ａと酸化膜５
ｂと薄い上層レジストの３層レジスト構造を用いる加工
では、下地の段差の影響を防止できるとともに解像度を
高くでき、また、下地膜の反射の影響を緩和できるので
、微細パターンを得ることができる。Then, using the processed second photoresist 5C film as a mask, the underlying oxide film 5b is etched using anisotropic etching such as RIE, and then the second resist 5c and oxide film 5b are etched. The first photoresist 5a is etched as a mask. Finally, using the first resist 5c, oxide film 5b, and first resist 5a processed into a predetermined pattern as masks, the polysilicon 4 is similarly etched by anisotropic etching, and the gate spacing Δg1' ( A single-layer gate electrode with a thickness of ~0.6 μm) is formed. Such thick lower layer resist 5a and oxide film 5
In processing using a three-layer resist structure consisting of b and a thin upper resist layer, it is possible to prevent the influence of step differences in the base layer, increase resolution, and reduce the influence of reflection from the base film, making it possible to obtain fine patterns.
次に第１図（ｄ）で加工されたポリシリコン４をマスク
として、基板１の上方よりボロン等のｐ型不純物イオン
を５０ｋｅＶ、ｌＸｌ０” 〜２Ｘ１０”ｃｍ−”、好
ましくは３ Ｘ １０”〜８ Ｘ １０１１ｃｍ４の濃
度で注入し、１０００ ’Ｃで約３０分の熱処理を施し
てｎ−拡散層２内にｎ−拡散層２の濃度よりもさらに薄
いｎ−一拡散Ｎ９をｎ−拡散層２の表面から０．１５〜
０．３μｍの深さに形成する。ここではポリシリコン４
がマスクとなっているため、ｐ型不純物イオンはポリシ
リコンが分離されている領域のみに注入される。また、
このときのｐ型不純物イオンの注入量は、最終的にＣＯ
Ｄが作成された際に、電荷転送チャネル領域の転送電極
分離部にポテンシャルの“くぼみ”とか“でっばり°°
などが生じ、転送電荷の転送損失を生じない程度に行え
ばよい。Next, using the polysilicon 4 processed in FIG. 1(d) as a mask, p-type impurity ions such as boron are irradiated from above the substrate 1 at 50 keV and lXl0" to 2X10"cm-", preferably 3X10" to Injected at a concentration of 8 x 1011 cm4 and heat-treated at 1000'C for about 30 minutes, the n-1 diffusion N9, which is even thinner than the concentration of the n-diffusion layer 2, is formed in the n-diffusion layer 2. 0.15~ from the surface of
It is formed to a depth of 0.3 μm. Here polysilicon 4
Since this serves as a mask, p-type impurity ions are implanted only into regions where polysilicon is separated. Also,
The amount of p-type impurity ions implanted at this time is ultimately CO
When D was created, there was no potential "dent" or "bulge" in the transfer electrode separation part of the charge transfer channel region.
It is sufficient to carry out the process to the extent that transfer loss of transferred charges does not occur.
−ＩＩに、ｎ型不純物濃度とポテンシャルレベルの高さ
には比例の関係にあり、不純物濃度が高くなるつれてポ
テンシャルレベルは高くなる傾向がある。従って、上述
のように従来ポテンシャルが高かった電極間に相当する
ｎ−拡散Ｎ領域にｐ型のイオンを注入して導電型が反転
しない程度にその領域の濃度を低下させると、その領域
のポテンシャルレベルは低くなり、電極間と電極下に相
当する電荷転送チャネル部領域のポテンシャル差は減少
する。-II, there is a proportional relationship between the n-type impurity concentration and the height of the potential level, and the higher the impurity concentration, the higher the potential level tends to be. Therefore, as mentioned above, if p-type ions are implanted into the n-diffused N region between the electrodes, which conventionally had a high potential, and the concentration in that region is lowered to the extent that the conductivity type is not reversed, the potential in that region is The level becomes lower, and the potential difference between the electrodes and the charge transfer channel region corresponding to the area under the electrodes decreases.
例えば、転送電極間が０．６μｍの場合において、従来
例で示した構造では、表面濃度がｌＸｌ０１６〜Ｌ Ｘ
１０ ”ｃ ｍ−３であるｎ−拡散層４の転送電極下
と転送電極間のポテンシャル差ΔΦはおよそｌ〜２ｖで
あったのに対し、本実施例のように転送電極間に相当す
るｎ−拡散Ｎ領域に上記の製法により表面濃度がおよそ
１×１０１５〜１×１０ ” ｃｍ−’のｎ−一拡散
層９を設けた構造では、電極下と電極間のポテンシャル
差ΔΦをほぼ±０゜５■以内にまで減少でき、ポテンシ
ャル差を転送電荷の転送損失を生じない程度に抑制する
ことができる。For example, when the distance between the transfer electrodes is 0.6 μm, in the structure shown in the conventional example, the surface concentration is lXl016~L
The potential difference ΔΦ between the transfer electrode under the n- diffusion layer 4 and the transfer electrode, which is 10"cm-3, was approximately 1 to 2v, whereas the potential difference ΔΦ between the transfer electrodes, which is - In the structure in which the n-1 diffusion layer 9 with a surface concentration of about 1 x 1015 to 1 x 10''cm-' is provided in the diffusion N region by the above manufacturing method, the potential difference ΔΦ between the electrode below and the electrode can be reduced to approximately ±0. The potential difference can be reduced to within .degree. 5.degree., and the potential difference can be suppressed to an extent that no transfer loss of transferred charges occurs.
次にこのような本発明の実施例の電荷転送動作について
説明する。Next, the charge transfer operation of this embodiment of the present invention will be explained.
第２図（ａ）で４相クロツクΦ１〜Φ４を加え、このク
ロックとしては第５図に示すものを用い、第２図（ｂ）
に示すように時刻ｔ＝ｔｌでΦ１．Φ２のクロックが印
加される電極下の電荷転送チャネル領域に転送電荷が存
在するものとすることは従来例で示した電荷転送動作例
の場合と同じである。In Fig. 2(a), 4-phase clocks Φ1 to Φ4 are added, and the clock shown in Fig. 5 is used, and as shown in Fig. 2(b).
As shown in , at time t=tl, Φ1. The assumption that transfer charges exist in the charge transfer channel region under the electrode to which the clock of Φ2 is applied is the same as in the case of the charge transfer operation example shown in the conventional example.
この場合に、さらに第７図（Ｃ）と同様に時刻１＝１、
でΦ３がＬ−＋Ｈになった場合を第２図（Ｃ）に示す。In this case, similarly to FIG. 7(C), time 1=1,
The case where Φ3 becomes L-+H is shown in FIG. 2(C).
このとき電荷はΦ１．Φ２．Φ３のクロックが印加され
る！種下の電荷転送チャネル領域に分布する。この後、
時刻ｔ＝ｔ３でΦ１のクロックがＨ→Ｌに変化している
途中では、転送電荷はクロックΦ１が印加される！種下
の電荷転送チャネル領域からクロックΦ２．Φ３が印加
されている電極下の電荷転送チャネル領域へ移動する。At this time, the charge is Φ1. Φ2. Φ3 clock is applied! Distributed in the charge transfer channel region below the seeds. After this,
While the clock of Φ1 is changing from H to L at time t=t3, the clock Φ1 is applied to the transfer charge! Clock Φ2. from the charge transfer channel region under the seed. It moves to the charge transfer channel region under the electrode to which Φ3 is applied.
この際に、転送電極の分離下の電荷転送チャネル領域に
は本発明により第７図（ｄ）の点線丸印部（Ｂ部）のよ
うなポテンシャルのくぼみが生じないため、転送電荷が
転送損失を受けることなくクロックΦ２．Φ３が印加さ
れている電極下の電荷転送チャネル領域へ移動すること
ができる。At this time, according to the present invention, no potential depression is generated in the charge transfer channel region under the separation of the transfer electrodes, as shown in the dotted line circle area (section B) in FIG. clock Φ2. It can move to the charge transfer channel region under the electrode to which Φ3 is applied.
なお、上記実施例では第１図（ｇ）に示すように、ｎ−
一拡散層９をｎ−拡散層２の表面の一部に設けるように
したが、これは、ｎ−拡散層２の表面かち裏面に達する
ように設けるようにしてもよい。In addition, in the above embodiment, as shown in FIG. 1(g), n-
Although the first diffusion layer 9 is provided on a part of the surface of the n-diffusion layer 2, it may be provided so as to reach the front or back surface of the n-diffusion layer 2.
また、上記実施例ではイオン注入により、電荷転送チャ
ネル領域でかつ転送電極が存在しない領域の導電型が電
荷転送チャネル領域でかつ転送電極が存在する領域の導
電型と同一導電型でさらにその領域の不純物濃度が電荷
転送チャネル領域でかつ転送電極が存在する領域の不純
物濃度より薄くする場合について示したが、この方法は
イオン注入法に限定されるものではなく、上記実施例と
同様のｎ−一拡散層９を形成できるならば他の方法を用
いてもよい。Further, in the above embodiment, by ion implantation, the conductivity type of the charge transfer channel region and the region where the transfer electrode does not exist is the same as the conductivity type of the charge transfer channel region and the region where the transfer electrode exists, and furthermore, the conductivity type of the region where the transfer electrode exists is Although the case where the impurity concentration is lower than the impurity concentration in the charge transfer channel region and the region where the transfer electrode is present has been shown, this method is not limited to the ion implantation method, and the same n-type method as in the above embodiment is used. Other methods may be used as long as the diffusion layer 9 can be formed.
また、上記実施例では転送電極はポリシリコンである場
合について示したが、この電極はポリシリコンに限らず
、例えばポリシリコン上にタングステンシリサイドを堆
積した形成したポリサイド構造やＡ’ｆｆｉなどの金属
など、電極となりうるすべての導電性材料について適用
することができる。Further, in the above embodiment, the case where the transfer electrode is made of polysilicon is shown, but this electrode is not limited to polysilicon; for example, it may be a polycide structure formed by depositing tungsten silicide on polysilicon, or a metal such as A'ffi. , can be applied to all conductive materials that can be used as electrodes.
さらに、上記実施例では電荷転送チャネル領域がｎ型で
ある場合について示したが、この導電型にはよらないこ
とはもちろんである。Further, although the above embodiments have been described with reference to the case where the charge transfer channel region is n-type, it goes without saying that this does not depend on this conductivity type.
また、上記実施例では転送りロックとして４相クロツク
を用いた場合について示したが、この転送りロックの相
数はいくらでもよい。Further, in the above embodiment, a four-phase clock is used as the transfer lock, but the number of phases of the transfer lock may be any number.
以上のように、この発明によれば、電荷転送チャネル部
領域のうち、転送電極間の下部に相当する領域を、電荷
転送チャネル部領域と同一導電型で、かつ、該領域より
も不純物濃度が低くなるように形成したので、電荷転送
時にその転送損失が問題となる程度にＣＯＤ電極の電極
分離間隔が広い場合においても、電荷転送時の転送損失
を問題にならない程度に低減することができ、電極の加
工後に生ずる基板表面の段差を低減でき、さらには加工
工程を簡略化できるという効果がある。As described above, according to the present invention, the region corresponding to the lower part between the transfer electrodes in the charge transfer channel region has the same conductivity type as the charge transfer channel region and has a higher impurity concentration than the region. Since it is formed so as to be low, even if the electrode separation interval of the COD electrode is wide enough that the transfer loss becomes a problem during charge transfer, the transfer loss during charge transfer can be reduced to the extent that it does not become a problem. This has the effect of reducing steps on the substrate surface that occur after electrode processing, and further simplifying the processing steps.
第１図（ａ）〜（ｆ）はこの発明の一実施例による電荷
転送装置のＣＣＤの製造工程を示す断面図、第２図（ａ
）〜（ｅ）は本発明の詳細な説明するための電荷転送チ
ャネル領域でのポテンシャルを示した図、第３図（ａ）
〜（濁は従来のＣＯＤの製造工程を示す断面図、第４図
（ａ）〜（ｅ）は第３図（粉に示すＣＣＤの電荷転送チ
ャネル領域でのポテンシャルを示した図、第５図は４層
クロックの波形とタイミングを示す図、第６図（ａ）〜
（ｄ）は他の従来例によるＣＣＤの製造工程を示す断面
図、第７図（ａ）〜（ｅ）は第６図（ｄ）に示すＣＣＤ
の電荷転送チャネル領域でのポテンシャルを示した図、
第８図は他の従来例の問題点を説明するための図である
。
図において、１はｐ型シリコン基板、２はｎ−拡散層、
３はゲート絶縁膜、４はポリシリコン、５ａ、５ｃはフ
ォトレジスト、５ｂは酸化膜、６はｐ型不純物イオン、
９はｎ−一拡散層である。
なお図中同一符号は同−又は相当部分を示す。1(a) to 1(f) are cross-sectional views showing the manufacturing process of a CCD of a charge transfer device according to an embodiment of the present invention, and FIG. 2(a)
) to (e) are diagrams showing the potential in the charge transfer channel region for detailed explanation of the present invention, and FIG. 3(a)
(The cloudy part is a cross-sectional view showing the conventional COD manufacturing process. Figures 4 (a) to (e) are diagrams showing the potential in the charge transfer channel region of the CCD shown in Figure 3 (powder). Figure 5 is a diagram showing the waveform and timing of the 4-layer clock, Figure 6 (a) ~
(d) is a cross-sectional view showing the manufacturing process of a CCD according to another conventional example, and FIGS. 7(a) to (e) are CCDs shown in FIG. 6(d).
A diagram showing the potential in the charge transfer channel region of
FIG. 8 is a diagram for explaining problems in another conventional example. In the figure, 1 is a p-type silicon substrate, 2 is an n-diffusion layer,
3 is a gate insulating film, 4 is polysilicon, 5a and 5c are photoresists, 5b is an oxide film, 6 is a p-type impurity ion,
9 is an n-1 diffusion layer. Note that the same reference numerals in the figures indicate the same or equivalent parts.
Claims (1)
転送チャネル部領域上に絶縁層を介して複数の電荷転送
電極を有する電荷転送装置において、上記電荷転送チャ
ネル部領域のうち、上記転送電極間の下部に相当する部
分に、上記電荷転送チャネル部領域と同一導電型で、か
つ、該領域よりも不純物濃度が低い領域を設けたことを
特徴とする電荷転送装置。(1) In a charge transfer device having a plurality of charge transfer electrodes on a charge transfer channel region formed on a semiconductor substrate or a semiconductor layer with an insulating layer interposed between the charge transfer electrodes in the charge transfer channel region, A charge transfer device characterized in that a region corresponding to a lower portion of the charge transfer channel region is provided with a region having the same conductivity type as the charge transfer channel region and having a lower impurity concentration than the region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180834A JPH0344941A (en) | 1989-07-13 | 1989-07-13 | Charge transfer device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180834A JPH0344941A (en) | 1989-07-13 | 1989-07-13 | Charge transfer device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344941A true JPH0344941A (en) | 1991-02-26 |
Family
ID=16090175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180834A Pending JPH0344941A (en) | 1989-07-13 | 1989-07-13 | Charge transfer device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344941A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314836A (en) * | 1992-09-15 | 1994-05-24 | Eastman Kodak Company | Method of making a single electrode level CCD |
-
1989
- 1989-07-13 JP JP1180834A patent/JPH0344941A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314836A (en) * | 1992-09-15 | 1994-05-24 | Eastman Kodak Company | Method of making a single electrode level CCD |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0344941A (en) | Charge transfer device | |
| JP2768751B2 (en) | Method for manufacturing semiconductor device | |
| JP2936153B2 (en) | Method for manufacturing solid-state imaging device | |
| JP2003332358A (en) | Charge transfer element and its manufacturing method | |
| JP2798289B2 (en) | Charge transfer device and method of manufacturing the same | |
| JP2909158B2 (en) | Charge coupled device | |
| KR100311493B1 (en) | Solid state image sensor and method for manufacturing the same | |
| JP2958061B2 (en) | Charge transfer device | |
| US4862235A (en) | Electrode structure for a corner turn in a series-parallel-series charge coupled device | |
| JP2724889B2 (en) | Charge transfer element | |
| JPH05315586A (en) | Manufacture of charge-transfer device | |
| JP2539936B2 (en) | Charge transfer device | |
| US5024963A (en) | Method of fabricating a BCCD channel with stair-case doping by self-alignment | |
| JP2860483B2 (en) | Method for manufacturing semiconductor device | |
| JPH0412067B2 (en) | ||
| JPH04291965A (en) | Solid-state image sensor and manufacture thereof | |
| JPH06216363A (en) | Solid-state imaging device | |
| JPH03246952A (en) | Charge-coupled device | |
| JPH07114278B2 (en) | Method for manufacturing charge transfer device | |
| JP2000040815A (en) | Solid state image sensing device | |
| JPH05190830A (en) | Manufacture of solid-state image-sensing element | |
| JPS6130757B2 (en) | ||
| JPS61184876A (en) | Charge transfer device | |
| JPH09186313A (en) | Charge-coupled device and manufacture thereof | |
| JPS63302553A (en) | Manufacture of charge transfer device |