JPH0343808B2 - - Google Patents
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- JPH0343808B2 JPH0343808B2 JP61112772A JP11277286A JPH0343808B2 JP H0343808 B2 JPH0343808 B2 JP H0343808B2 JP 61112772 A JP61112772 A JP 61112772A JP 11277286 A JP11277286 A JP 11277286A JP H0343808 B2 JPH0343808 B2 JP H0343808B2
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- capacitor
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- 239000003990 capacitor Substances 0.000 claims description 31
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- Logic Circuits (AREA)
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Description
【発明の詳細な説明】
この発明はMOS形集積回路に使用して好適な
昇圧回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a booster circuit suitable for use in a MOS type integrated circuit.
従来のこの種の回路として第１図に示すものが
あつた。図において、１は被昇圧信号φAの入力
端子、２は被昇圧信号φAの負荷容量、３は昇圧
信号φBの入力端子、４は昇圧容量である。 A conventional circuit of this type is shown in FIG. In the figure, 1 is an input terminal for the boosted signal φ A , 2 is a load capacitor for the boosted signal φ A , 3 is an input terminal for the boosted signal φ B , and 4 is a boost capacitor.
この回路において、昇圧信号φB（第２図Ｂ）に
よつて昇圧できる電圧は、第２図Ａに示すよう
に、負荷容量２の大きさをC1、昇圧容量４の大
きさをC2とするとC2／C1＋C2Ｖで表わされる。Ｖが
外的条件で決つたとき、昇圧できる電圧は、昇圧
容量４の大きさによつて決まる。すなわち、上式
から、C1が大きいときには自動的にC2も大きく
とらねばならない。このため、比較的大きな負荷
容量２をφAによつて高速で駆動しようとすると
き、昇圧容量４の駆動分を見込んでφAに駆動能
力を持たす必要がある。このことは、集積回路に
おいて、駆動回路の領域および消費電力の増加を
もたらす。 In this circuit, the voltage that can be boosted by the boost signal φ B (FIG. 2B) is as shown in FIG . Then, it is expressed as C 2 /C 1 +C 2 V. When V is determined by external conditions, the voltage that can be boosted is determined by the size of the boost capacitor 4. That is, from the above equation, when C 1 is large, C 2 must also be automatically large. For this reason, when attempting to drive a relatively large load capacitor 2 at high speed with φ A , it is necessary to provide φ A with a driving capability in consideration of the drive of the boost capacitor 4 . This results in increased drive circuit area and power consumption in integrated circuits.
この発明は上記のような従来のものゝ欠点を除
去するためになされたもので、被昇圧信号入力端
子と昇圧容量との間にスイツチング用トランジス
タを設けて、被昇圧信号の駆動時には被昇圧信号
と昇圧容量を電気的に分離して、昇圧時、つまり
昇圧信号が少なくとも低レベルから高レベルにな
るまでの間に被昇圧信号と昇圧容量を接続して昇
圧を行なうことにより、被昇圧信号の容量負荷を
軽減するようにすとともに、さらに、上記スイツ
チング用トランジスタの制御電極をあらかじめ充
電するための充電用トランジスタの電源を、被昇
圧信号から取らずに、電源電位点から取るように
して、より被昇圧信号の容量負荷が軽減されるよ
うにすることを目的とする。 This invention has been made to eliminate the drawbacks of the conventional ones as described above. A switching transistor is provided between the boosted signal input terminal and the boosting capacitor, and when the boosted signal is driven, the boosted signal is By electrically separating the boosting capacitor and the boosting capacitor, and connecting the boosted signal and the boosting capacitor during boosting, that is, at least until the boosted signal goes from a low level to a high level, the boosted signal can be boosted. In addition to reducing the capacitive load, the charging transistor for pre-charging the control electrode of the switching transistor is powered from the power supply potential point instead of from the boosted signal. The purpose is to reduce the capacitive load of the boosted signal.
以下、この発明の一実施例を図について説明す
る。第３図において、１は被昇圧信号φAの入力
端子、３は昇圧信号φBの入力端子、２は被昇圧
信号φAの負荷容量、４は昇圧容量、５はノード
Ｃの昇圧容量、６および７はφAの駆動時にφAと
昇圧容量４とを分離するためのMOSトランジス
タ、８は昇圧容量４を充電しておくためのMOS
トランジスタである。１４はトランジスタ６のゲ
ート電圧を非昇圧時には大地にしておくための
MOSトランジスタである。なお、MOSトランジ
スタ７と８は一方の電極がそれぞれ電源高電位点
（Ｖ）に接続され、またMOSトランジスタ１４の
一方の電極はグランド電位点に接続されている。 An embodiment of the present invention will be described below with reference to the drawings. In FIG. 3, 1 is the input terminal of the boosted signal φ A , 3 is the input terminal of the boosted signal φ B , 2 is the load capacitance of the boosted signal φ A , 4 is the boost capacitor, 5 is the boost capacitor of node C, 6 and 7 are MOS transistors for separating φ A and boost capacitor 4 when driving φ A , and 8 is a MOS transistor for charging boost capacitor 4.
It is a transistor. 14 is for keeping the gate voltage of transistor 6 at ground when the voltage is not boosted.
It is a MOS transistor. Note that one electrode of each of the MOS transistors 7 and 8 is connected to a power supply high potential point (V), and one electrode of the MOS transistor 14 is connected to a ground potential point.
この回路は、次のように動作する。 This circuit operates as follows.
φA（第４図Ｂ）が低レベルのときは、MOSトラ
ンジスタ６のゲート電圧は高レベルの（第４図
Ａ）によつてトランジスタ１４を通して大地へ放
電されているので、トランジスタ６は非導通状態
である。次にが低レベルになつたあと、φAが
低レベルから高レベルに変化すると、トランジス
タ６のゲートは、トランジスタ７を通してφAに
よつてＶ−VTまで充電される。一方、トランジ
スタ６のソースは、トランジスタ８によつてＶ−
VTまで充電されているので、トランジスタ６は
非導通状態のままである。従つて、φAの負荷は
ほぼ負荷容量２のみとなる。φAが完全に立ち上
つて、そのレベルがＶになつたあとφB（第４図
Ｃ）が立ち立ると、Ｖ−VTになつているノード
Ｃのレベルが昇圧容量５によつて昇圧されてＶ＋
VT以上の充分高い電圧値に上がり、トランジス
タ６がONして、φAと昇圧容量４が電気的に接続
される。このとき、同時にφBによつて昇圧容量
４を通してφAが昇圧される。 When φ A (FIG. 4B) is at a low level, the gate voltage of MOS transistor 6 is discharged to ground through transistor 14 by the high level (FIG. 4A), so that transistor 6 is non-conducting. state. When φ A changes from low to high after then goes low, the gate of transistor 6 is charged by φ A through transistor 7 to V-V T . On the other hand, the source of transistor 6 is connected to V- by transistor 8.
Since it has been charged to V T , transistor 6 remains non-conducting. Therefore, the load on φ A is approximately only the load capacity 2. When φ B (Fig. 4C) rises after φ A has completely risen and its level reaches V, the level of node C, which is at V−V T , is increased by the boost capacitor 5. Boosted to V+
The voltage rises to a sufficiently high voltage value higher than V T , transistor 6 is turned on, and φ A and boosting capacitor 4 are electrically connected. At this time, φ A is simultaneously boosted by φ B through the boost capacitor 4 .
この実施例では、φAが昇圧される前に、トラ
ンジスタ６のゲートをトランジスタ７を通して電
源高電位点（Ｖ）からの電圧によつてトランジス
タ６を直ぐにON状態とすることができる。特に
φAの電圧をトランジスタ７を通してトランジス
タ６のゲートに印加することにより行うものに比
べ、つまり昇圧容量５とトランジスタ６のゲート
容量がφAにつながつていない分だけ、φAの負荷
容量を小さくできる。 In this embodiment, before φ A is boosted, the transistor 6 can be immediately turned on by applying a voltage from the high potential point (V) of the power supply to the gate of the transistor 6 through the transistor 7 . In particular, compared to the case where the voltage of φA is applied to the gate of transistor 6 through transistor 7, the load capacitance of φA is Can be made smaller.
なお、上記実施例では、昇圧容量４と５に加え
る昇圧信号φBは同一信号源から与えられている
が、異なる信号源から与えるようにしても、加え
るタイミングさえ同じようにすれば、同様の作用
効果が得られるものである。 In the above embodiment, the boost signals φ B applied to the boost capacitors 4 and 5 are given from the same signal source, but even if they are given from different signal sources, the same effect can be obtained as long as the timing of addition is the same. It is something that provides action and effect.
この発明は以上述べたように、負荷容量が被昇
圧信号によつて充電される時は少なくとも非導通
状態となり、第１の昇圧容量が昇圧時、つまり、
昇圧信号が少なくとも低レベルから高レベルにな
るまでの間導通状態となる第１のトランジスタを
被昇圧信号入力端子と昇圧容量との間に設け、少
なくとも被昇圧信号が昇圧される前に第１の昇圧
容量を充電する第２のトランジスタと第２の昇圧
容量を充電する第８のトランジスタとを設けたの
で、被昇圧信号の負荷が軽減され、従つて被昇圧
信号の発生回路の小形化、駆動電力の低減ができ
るという効果がある。 As described above, in this invention, when the load capacitor is charged by the boosted signal, it is at least in a non-conductive state, and when the first boost capacitor is boosted, that is,
A first transistor is provided between the boosted signal input terminal and the boost capacitor, and the first transistor is conductive until the boosted signal changes from a low level to a high level. Since the second transistor that charges the boost capacitor and the eighth transistor that charges the second boost capacitor are provided, the load on the boosted signal is reduced, and the boosted signal generation circuit can be downsized and driven. This has the effect of reducing power consumption.
第１図は従来の昇圧回路を示す回路図、第２図
はその動作を説明するための信号波形図、第３図
はこの発明の一実施例を示す回路図、第４図はそ
の動作を説明するための信号波形図である。
図において、１は被昇圧信号φAの入力端子、
２は負荷容量、３は信号φBの入力端子、４は昇
圧容量、５および１１は容量、６，７，８，９，
１０および１４はMOSトランジスタ、１２は信
号の入力端子である。なお、図中同一符号は同
一または相当部分を示す。
Fig. 1 is a circuit diagram showing a conventional booster circuit, Fig. 2 is a signal waveform diagram for explaining its operation, Fig. 3 is a circuit diagram showing an embodiment of the present invention, and Fig. 4 is its operation. It is a signal waveform diagram for explanation. In the figure, 1 is the input terminal of the boosted signal φ A ,
2 is a load capacitor, 3 is an input terminal for signal φ B , 4 is a boost capacitor, 5 and 11 are capacitors, 6, 7, 8, 9,
10 and 14 are MOS transistors, and 12 is a signal input terminal. Note that the same reference numerals in the figures indicate the same or corresponding parts.
Claims (1)
信号によつて駆動される負荷容量が接続される被
昇圧信号入力端子、この被昇圧信号入力端子と接
続点との間に接続される第１のトランジスタ、一
方の電極が上記接続点に接続され、他方の電極
に、上記被昇圧信号が立上がつたとき昇圧信号が
印加される第１の昇圧容量、上記接続点と電源電
位点との間に接続され、少なくとも上記被昇圧信
号が昇圧される前に上記第１の昇圧容量を充電す
るための第２のトランジスタ、一方の電極が上記
第１のトランジスタの制御電極に接続され、他方
の電極に、上記被昇圧信号が立上がつたとき昇圧
信号が印加される第２の昇圧容量、一方の電極が
電源電位点に接続されると共に他方の電極が上記
第１のトランジスタの制御電極に接続され、上記
第２の昇圧容量を上記昇圧信号が昇圧される前に
充電するための第３のトランジスタを備えた昇圧
回路。1. A boosted signal input terminal to which a boosted signal is applied and to which a load capacitor driven by the boosted signal is connected; a first boosted signal input terminal connected between the boosted signal input terminal and the connection point; a transistor, one electrode of which is connected to the connection point, a first boosting capacitor to which a boost signal is applied to the other electrode when the boosted signal rises, and a connection between the connection point and the power supply potential point; a second transistor for charging the first boosting capacitor at least before the boosted signal is boosted; one electrode connected to the control electrode of the first transistor; a second boosting capacitor to which a boosting signal is applied when the boosted signal rises; one electrode is connected to the power supply potential point, and the other electrode is connected to the control electrode of the first transistor; A booster circuit comprising a third transistor connected to the second booster capacitor for charging the second booster capacitor before the booster signal is boosted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112772A JPS62132A (en) | 1986-05-19 | 1986-05-19 | Booster circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112772A JPS62132A (en) | 1986-05-19 | 1986-05-19 | Booster circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4459479A Division JPS55136723A (en) | 1979-04-11 | 1979-04-11 | Booster circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62132A JPS62132A (en) | 1987-01-06 |
| JPH0343808B2 true JPH0343808B2 (en) | 1991-07-03 |
Family
ID=14595120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112772A Granted JPS62132A (en) | 1986-05-19 | 1986-05-19 | Booster circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62132A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112551A (en) * | 1985-11-08 | 1986-05-30 | Mitsumi Electric Co Ltd | Manufacture of rotary armature for axial air gap type motor |
-
1986
- 1986-05-19 JP JP61112772A patent/JPS62132A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112551A (en) * | 1985-11-08 | 1986-05-30 | Mitsumi Electric Co Ltd | Manufacture of rotary armature for axial air gap type motor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62132A (en) | 1987-01-06 |
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