JPH0340547A - Cpu間通信の監視方式 - Google Patents
Cpu間通信の監視方式Info
- Publication number
- JPH0340547A JPH0340547A JP1174850A JP17485089A JPH0340547A JP H0340547 A JPH0340547 A JP H0340547A JP 1174850 A JP1174850 A JP 1174850A JP 17485089 A JP17485089 A JP 17485089A JP H0340547 A JPH0340547 A JP H0340547A
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- JP
- Japan
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- cpu
- unit
- communication
- processing
- input
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- Pending
Links
- 238000004891 communication Methods 0.000 title claims abstract description 29
- 238000012544 monitoring process Methods 0.000 title claims abstract description 14
- 238000012545 processing Methods 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000002360 preparation method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 101150073133 Cpt1a gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
C11PT系のディジタル搬送端局装置におけるCPU
間通信の監視方式に関し、 処理時間の短縮化、処理の簡易化を可能とするcpu間
通信の監視方式を提供することを目的とし、入/出力部
を有し、自装置全体の制御/監視を行う第1のCPUと
、信号データの演算処理を行う複数個のユニットを有し
、ユニットには、入/出力部を有し、ユニットの制御を
行う第2のCPUを有するシステム部とからなり、第1
及び第2のCPU間で制御信号の送受を行うディジタル
搬送端局装置のCPU間通信の監視方式において、シス
テム部にユニットを新たに搭載した時、搭載ユニットに
おいて初期化と通信可能な状態を設定した後、搭載ユニ
ットの第2のCPU0入/出力部から第1のcpuの入
/出力部に通信可能なことを通知するように構成する。
間通信の監視方式に関し、 処理時間の短縮化、処理の簡易化を可能とするcpu間
通信の監視方式を提供することを目的とし、入/出力部
を有し、自装置全体の制御/監視を行う第1のCPUと
、信号データの演算処理を行う複数個のユニットを有し
、ユニットには、入/出力部を有し、ユニットの制御を
行う第2のCPUを有するシステム部とからなり、第1
及び第2のCPU間で制御信号の送受を行うディジタル
搬送端局装置のCPU間通信の監視方式において、シス
テム部にユニットを新たに搭載した時、搭載ユニットに
おいて初期化と通信可能な状態を設定した後、搭載ユニ
ットの第2のCPU0入/出力部から第1のcpuの入
/出力部に通信可能なことを通知するように構成する。
本発明は、CEPT系のディジタル搬送端局装置におけ
るcpu間通信の監視方式の改良に関するものである。
るcpu間通信の監視方式の改良に関するものである。
CEPT系のディジタル搬送端局装置においても、最近
では、CPUをベースに装置を構成する方法が主流にな
って来た。これにともなって、CPU間通信処理の効率
を上げ、より安価なCPUの使用を可能にする方式が要
求されてきている。
では、CPUをベースに装置を構成する方法が主流にな
って来た。これにともなって、CPU間通信処理の効率
を上げ、より安価なCPUの使用を可能にする方式が要
求されてきている。
このため、処理時間の短縮化、処理の簡易化を可能とし
、結果として処理能力の小さいCPUの選択を可能とす
るCPU間通信の監視方式が要望されている。
、結果として処理能力の小さいCPUの選択を可能とす
るCPU間通信の監視方式が要望されている。
(従来の技術]
第4図は一例の装置の制御系の構成を示すブロソク図で
ある。
ある。
第5図は従来例の動作を説明する図である。
第4図において、CEPT系のディジタル搬送端局装置
にはチャネル部(以下C1lと称する)5−1〜5−n
及び多重化部(以下MUXと称する)4−1〜4−nを
有する。(J5−1〜5−nでは人力の交換機信号の演
算処理を行い、各CH3−1〜5−nにはそれぞれCP
O3−1〜3−nを有する。CPU3−1〜3−nでは
音声レベルの設定、スイ・ンチの制御、保守のためのテ
スト等の制御を行っている。
にはチャネル部(以下C1lと称する)5−1〜5−n
及び多重化部(以下MUXと称する)4−1〜4−nを
有する。(J5−1〜5−nでは人力の交換機信号の演
算処理を行い、各CH3−1〜5−nにはそれぞれCP
O3−1〜3−nを有する。CPU3−1〜3−nでは
音声レベルの設定、スイ・ンチの制御、保守のためのテ
スト等の制御を行っている。
又、MIIX 4−1〜4−nでは上記CHの出力信号
を人力して多重化を行う。MUX4−1〜4−nにもC
PU2−1〜2−nを有し、MUX4−1〜4−n内の
アラームノ監視、回線条件(符号化則なと)の設定、保
守時のループバックの制御等を行っている。更にCPU
3−1〜3−nと後述するcpu tとの間で、CI
(情報の送受の受は渡しを行っている。CPt12−1
〜2−nはCPIJ3−1〜3−nに対して上位のCP
Uとなる。又、上記装置には装置全体の制御を行−>C
PU 1を有する。CPIJ 1はCPU2−1〜
2−nに対して更に上位のCPUとなる。
を人力して多重化を行う。MUX4−1〜4−nにもC
PU2−1〜2−nを有し、MUX4−1〜4−n内の
アラームノ監視、回線条件(符号化則なと)の設定、保
守時のループバックの制御等を行っている。更にCPU
3−1〜3−nと後述するcpu tとの間で、CI
(情報の送受の受は渡しを行っている。CPt12−1
〜2−nはCPIJ3−1〜3−nに対して上位のCP
Uとなる。又、上記装置には装置全体の制御を行−>C
PU 1を有する。CPIJ 1はCPU2−1〜
2−nに対して更に上位のCPUとなる。
各CPt1 1.2−1−2−n 、 3−1〜3−n
ではそれぞれのCPUで独自に処理を行っているが、同
時に上位のCPuからの命令に対しての連形処理(ユニ
ット増設時の初期化の設定、制御等)も行っている。
ではそれぞれのCPUで独自に処理を行っているが、同
時に上位のCPuからの命令に対しての連形処理(ユニ
ット増設時の初期化の設定、制御等)も行っている。
この場合、上位のCPU 1は自分の制御範囲内の状
態を確認するため、ユニット情報を下位のユニット(C
PU2−1〜2−n、、CPU3−1〜3−n)より受
は取っている。
態を確認するため、ユニット情報を下位のユニット(C
PU2−1〜2−n、、CPU3−1〜3−n)より受
は取っている。
今、例えばCPU2− iに接続されるCHに新たにC
H5−(n+ 1)を搭載した時、第4図に示すように
アース電位がCH3−(n+1)から上位のCPU2−
1に転送される。
H5−(n+ 1)を搭載した時、第4図に示すように
アース電位がCH3−(n+1)から上位のCPU2−
1に転送される。
すると上位のCPU2−1では新たに搭載したCH3−
(n+l)が通信の準備が完了したか否かを確認するた
めに、第5図に示すように下位のCPU3− (n+1
)に対して一定時間毎に両者の間に設けられた通信線に
より、制御情報を転送しアクセスを行う。下位のCPI
J3−(n+1)では、初期化と通信の準備が完了した
時これを示す応答信号を通信線により上位のCPU2−
1に転送する。
(n+l)が通信の準備が完了したか否かを確認するた
めに、第5図に示すように下位のCPU3− (n+1
)に対して一定時間毎に両者の間に設けられた通信線に
より、制御情報を転送しアクセスを行う。下位のCPI
J3−(n+1)では、初期化と通信の準備が完了した
時これを示す応答信号を通信線により上位のCPU2−
1に転送する。
このようにして新規のユニットの搭載時に上位及び下位
のCPUは対応していた。
のCPUは対応していた。
(発明が解決しようとする課題〕
しかしながら上述のCPU間通信の監視方式においては
、下位のCPUの処理は、電源オン→初期化−通信の準
備完了(通信許可)までのプロセスに時間がかかる。こ
のため、上位のCPUは新たにユニットを搭載したとい
うユニット情報を受は取った後、下位のCPUが通信許
可になるまでに何度も初期アクセスを行うことになり、
その処理に時間がかかり処理自体も複雑化してしまうと
いう問題点があった。
、下位のCPUの処理は、電源オン→初期化−通信の準
備完了(通信許可)までのプロセスに時間がかかる。こ
のため、上位のCPUは新たにユニットを搭載したとい
うユニット情報を受は取った後、下位のCPUが通信許
可になるまでに何度も初期アクセスを行うことになり、
その処理に時間がかかり処理自体も複雑化してしまうと
いう問題点があった。
したがって本発明の目的は、処理時間の短縮化、処理の
簡易化を可能とするCPU間通信の監視方式を提供する
ことにある。
簡易化を可能とするCPU間通信の監視方式を提供する
ことにある。
上記問題点は第1図に示す回路構成によって解決される
。
。
即ち第1図において、入/出力部を有し、自装置全体の
制御/監視を行う第1のcpuiooと、信号データの
演算処理を行う複数個のユニットを有し、ユニットには
、入/出力部を有し、ユニ・ントの制御を行う第2のC
P11300−1〜300−nを有するシステム部50
0とからなり、第1及び第2のCPU間で制御信号の送
受を行うディジタル搬送端局装置のcpU 間通信の監
視方式において、システム部にユニットを新たに搭載し
た時、搭載ユニットにおいて初期化と通信可能な状態を
設定した後、搭載ユニットの第2のCPu0入/出力部
から第1のCPU0人/出力部に通信可能なことを通知
するように構成する。
制御/監視を行う第1のcpuiooと、信号データの
演算処理を行う複数個のユニットを有し、ユニットには
、入/出力部を有し、ユニ・ントの制御を行う第2のC
P11300−1〜300−nを有するシステム部50
0とからなり、第1及び第2のCPU間で制御信号の送
受を行うディジタル搬送端局装置のcpU 間通信の監
視方式において、システム部にユニットを新たに搭載し
た時、搭載ユニットにおいて初期化と通信可能な状態を
設定した後、搭載ユニットの第2のCPu0入/出力部
から第1のCPU0人/出力部に通信可能なことを通知
するように構成する。
第1図において、システム部500にユニットを新たに
搭載した時、搭載ユニットにおいて初期化と通信可能な
状態を設定した後、搭載ユニットの第2のcpuO入/
出力部から第1のCPU100の入/出力部に通信可能
なことを通知する。これに対して第10CPU100か
ら搭載ユニットの第2のCPUに対してアクセスを行う
。
搭載した時、搭載ユニットにおいて初期化と通信可能な
状態を設定した後、搭載ユニットの第2のcpuO入/
出力部から第1のCPU100の入/出力部に通信可能
なことを通知する。これに対して第10CPU100か
ら搭載ユニットの第2のCPUに対してアクセスを行う
。
この結果、上位の第1のCPU100から下位の第2の
CPUに対してアクセスを1回だけ行って通信をするこ
とにより、処理時間の短縮化、処理の簡易化を実現する
ことができる。
CPUに対してアクセスを1回だけ行って通信をするこ
とにより、処理時間の短縮化、処理の簡易化を実現する
ことができる。
第2図は本発明の実施例の装置の制御系の構成を示すブ
ロック図である。
ロック図である。
第3図は実施例の動作を説明する図である。
全図を通じて同一符号は同一対象物を示す。
第2図において、例えばCPU20−1に接続されるC
Iに新たにCH30−(n+1) (図示しない)を搭
載した時、第3図に示すようにCH30−(n+ 1)
に設けられたCPU30− (n+1)ではCt150
− (n+1)の初期化、通信の準備等の内部処理を行
う。そして通信の1!備が完了した時CPU30− (
n+1)の入/出力部(以下Iloと称する)からCP
U20−1のIloに、通信の($備完了(通信許可)
の信号を転送する。CPU20−1ではこれを受信して
CPU30− (n+ 1)に対してアクセスを行う。
Iに新たにCH30−(n+1) (図示しない)を搭
載した時、第3図に示すようにCH30−(n+ 1)
に設けられたCPU30− (n+1)ではCt150
− (n+1)の初期化、通信の準備等の内部処理を行
う。そして通信の1!備が完了した時CPU30− (
n+1)の入/出力部(以下Iloと称する)からCP
U20−1のIloに、通信の($備完了(通信許可)
の信号を転送する。CPU20−1ではこれを受信して
CPU30− (n+ 1)に対してアクセスを行う。
この結果、上位のCPU20−1から下位のCPt13
0− (n+1)に対してアクセスを1回だけ行って通
信をすることにより、処理時間の短縮化、処理の簡易化
を実現することができる。
0− (n+1)に対してアクセスを1回だけ行って通
信をすることにより、処理時間の短縮化、処理の簡易化
を実現することができる。
(発明の効果〕
以上説明したように本発明によれば、上位のcPUから
下位のCPUに対してアクセスを1回だけ行って通信を
することにより、処理時間の短縮化、処理の簡易化そ実
現することができる。
下位のCPUに対してアクセスを1回だけ行って通信を
することにより、処理時間の短縮化、処理の簡易化そ実
現することができる。
その結果、処理能力の小さいCPUの選択が可能となり
、コストの低減化等を達成することができる。
、コストの低減化等を達成することができる。
第1図は本発明の原理図、
第2図は本発明の実施例の装置の制御系の構成を示すブ
ロック図、 第3図は実施例の動作を説明する図、 第4図は一例の装置の制御系の構成を示すブロック図、 第5図は従来例の動作を説明する図である。 図において 100は第1のcpu 。 300−1〜300−nは第2のCPU500はシステ
ム部 を示す。 城H 蜜 水給胡/)寡胞例の装置の制御系の議魚を庁\1ブロヅ
グ阻’1 ′L 記 11臣ミフデきムイろ−」の1トカイ咋とft明・1′
るlil憾 日 炎天イタソつ動づ々三1ミ説!18するm情 ジ ロ
ロック図、 第3図は実施例の動作を説明する図、 第4図は一例の装置の制御系の構成を示すブロック図、 第5図は従来例の動作を説明する図である。 図において 100は第1のcpu 。 300−1〜300−nは第2のCPU500はシステ
ム部 を示す。 城H 蜜 水給胡/)寡胞例の装置の制御系の議魚を庁\1ブロヅ
グ阻’1 ′L 記 11臣ミフデきムイろ−」の1トカイ咋とft明・1′
るlil憾 日 炎天イタソつ動づ々三1ミ説!18するm情 ジ ロ
Claims (1)
- 【特許請求の範囲】 入/出力部を有し、自装置全体の制御/監視を行う第1
のCPU(100)と、信号データの演算処理を行う複
数個のユニットを有し、該ユニットには、入/出力部を
有し、該ユニットの制御を行う第2のCPU(300−
1〜300−n)を有するシステム部(500)とから
なり、該第1及び第2のCPU間で制御信号の送受を行
うディジタル搬送端局装置のCPU間通信の監視方式に
おいて、 該システム部にユニットを新たに搭載した時、該搭載ユ
ニットにおいて初期化と通信可能な状態を設定した後、
該搭載ユニットの第2のCPUの入/出力部から該第1
のCPUの入/出力部に通信可能なことを通知するよう
にしたことを特徴とするCPU間通信の監視方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1174850A JPH0340547A (ja) | 1989-07-06 | 1989-07-06 | Cpu間通信の監視方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1174850A JPH0340547A (ja) | 1989-07-06 | 1989-07-06 | Cpu間通信の監視方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0340547A true JPH0340547A (ja) | 1991-02-21 |
Family
ID=15985744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1174850A Pending JPH0340547A (ja) | 1989-07-06 | 1989-07-06 | Cpu間通信の監視方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0340547A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100421570B1 (ko) * | 2001-07-26 | 2004-03-09 | 한국전력공사 | 대구경 인장시편 길이 변형율 측정장치 |
-
1989
- 1989-07-06 JP JP1174850A patent/JPH0340547A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100421570B1 (ko) * | 2001-07-26 | 2004-03-09 | 한국전력공사 | 대구경 인장시편 길이 변형율 측정장치 |
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