JPH0339415B2 - - Google Patents
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- JPH0339415B2 JPH0339415B2 JP57117144A JP11714482A JPH0339415B2 JP H0339415 B2 JPH0339415 B2 JP H0339415B2 JP 57117144 A JP57117144 A JP 57117144A JP 11714482 A JP11714482 A JP 11714482A JP H0339415 B2 JPH0339415 B2 JP H0339415B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は量子化されたデジタル信号をアナログ
信号に変換するD−A変換回路及びD−A変換方
法に関するものであり、特にデジタル・オーデイ
オ・デイスク(DAD)やデジタル・オーデイ
オ・テープ等の音響機器に使用され、その歪率の
低減と動作の高速化を目的とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a D-A conversion circuit and a D-A conversion method for converting a quantized digital signal into an analog signal, and particularly relates to a digital audio disk (DAD) and a digital analog signal. It is used in audio equipment such as audio tapes, and its purpose is to reduce distortion and speed up operation.
一般に、DADやデジタル・オーデイオ・テー
プには、アナログのオーデイオ信号がサンプリン
グされ、その量子化されたデジタル信号が記録さ
れる。再生には、記録されたデジタル信号を取り
出し、そのデジタル信号をアナログ信号に変換す
る。 Generally, an analog audio signal is sampled and the quantized digital signal is recorded on a DAD or digital audio tape. For reproduction, the recorded digital signal is extracted and converted into an analog signal.
従来、デジタル信号をアナログ信号に変換する
ものに、ラダー型抵抗回路等を用いて、重み付け
した電気量、例えば電流又は電圧等、を合成する
方法がある。この方法を利用するD−A変換器で
は、非常に小さなレベルの信号を再生する時に雑
音が発生する。即ち、小さなレベルを再生する場
合、入力されるデジタル信号が“011…111”と
“100…000”との間を絶えず行き来するため、重
み付けされた電気量を発生する抵抗体がそのたび
に切り換わるので、その抵抗体の誤差が雑音とな
つて現われるのである。更に、デジタル信号のビ
ツト数が多くなり、高分解能が要求されるもので
は、ラダー型抵抗回路等の個々の抵抗を精密なト
リミングによつて、正確な値に調整する必要が有
るため、技術的に難しく、高分解能のD−A変換
器が高価格となる原因となつていた。 Conventionally, there is a method for converting a digital signal into an analog signal by using a ladder type resistance circuit or the like to synthesize weighted electrical quantities, such as current or voltage. A DA converter using this method generates noise when reproducing a very low level signal. In other words, when reproducing a small level, the input digital signal constantly goes back and forth between "011...111" and "100...000", so the resistor that generates the weighted amount of electricity is turned off each time. Therefore, the error in the resistor appears as noise. Furthermore, when the number of bits of digital signals increases and high resolution is required, it is necessary to adjust individual resistors such as ladder-type resistor circuits to accurate values by precise trimming, which requires technical difficulties. This has been a cause of the high cost of high-resolution D-A converters.
また、従来、積分方式によるD−A変換器は第
1図の如く形成されている。第1図に於いて、オ
ペアンプ1とコンデンサ2及び入力抵抗3によつ
て積分器が形成される。入力抵抗3には基準電位
源4がスイツチ手段5を介して接続され、コンデ
ンサ2の両端にもスイツチ手段6が設けられてい
る。スイツチ手段5,6は制御回路7によつてそ
の開閉が制御され、特に、スイツチ手段5の閉成
時間は、デジタル信号が印加された時間発生回路
8によつて、その印加されたデジタル信号の値に
基いて作成される時間で決定される。即ち、先
ず、スイツチ手段6を閉成及び開放することによ
り、コンデンサ2の電荷を放電し、オペアンプ1
の出力電圧を0ボルトにする。そして、スイツチ
手段5を閉成すると同時に時間発生回路8は、外
部から印加されたクロツクパルスCLKを計数し、
その計数内容が印加されたデジタル信号と一致し
たとき、スイツチ手段5が開放される。従つて、
その計数時間中、積分器は基準電位源4の電圧を
積分し、オペアンプ1の出力には、計数時間に比
例した電圧が生じ、D−A変換が為される。しか
し、この積分方式に於いて、デジタル信号の分解
能がnビツトの場合、最大2n−1個のクロツクパ
ルスが必要となるため、高分解能になると出力を
得るまでの時間が長くなり、動作が低速となる欠
点があつた。 Furthermore, conventionally, an integral type D-A converter is formed as shown in FIG. In FIG. 1, an operational amplifier 1, a capacitor 2, and an input resistor 3 form an integrator. A reference potential source 4 is connected to the input resistor 3 via a switch means 5, and switch means 6 are also provided at both ends of the capacitor 2. The opening and closing of the switch means 5 and 6 are controlled by a control circuit 7. In particular, the closing time of the switch means 5 is determined by a time generating circuit 8 to which the digital signal is applied. Determined by the time created based on the value. That is, first, by closing and opening the switch means 6, the electric charge of the capacitor 2 is discharged, and the operational amplifier 1 is discharged.
Set the output voltage to 0 volts. Then, at the same time as the switch means 5 is closed, the time generating circuit 8 counts the clock pulse CLK applied from the outside,
When the counted contents match the applied digital signal, the switch means 5 is opened. Therefore,
During the counting time, the integrator integrates the voltage of the reference potential source 4, a voltage proportional to the counting time is generated at the output of the operational amplifier 1, and DA conversion is performed. However, in this integration method, if the resolution of the digital signal is n bits, a maximum of 2 n -1 clock pulses are required, so the higher the resolution, the longer it takes to obtain the output and the operation becomes slower. There was a drawback.
本発明は上述した点に鑑みて為されたものであ
り、複数の継続接続された積分回路を用いると共
に、変換すべきnビツトのデジタル信号をN個の
グループに分割し、各グループの最下位ビツトに
相当する重み付けされた電気量を積分回路によつ
て作成し、その電気量を更に後段の積分回路によ
つて、相当するグループのデータに対応する時間
積分する動作を各グループ毎に行うことにより、
アナログ信号を得るD−A変換回路及びD−A変
換方法を提供するものである。以下、図面を参照
して本発明の実施例を説明する。 The present invention has been made in view of the above-mentioned points, and uses a plurality of continuously connected integrating circuits, divides an n-bit digital signal to be converted into N groups, and divides the n-bit digital signal to be converted into N groups. A weighted electrical quantity corresponding to a bit is created by an integrating circuit, and the electrical quantity is further integrated over time corresponding to the data of the corresponding group using a subsequent integrating circuit for each group. According to
The present invention provides a DA conversion circuit and a DA conversion method for obtaining analog signals. Embodiments of the present invention will be described below with reference to the drawings.
第2図は本発明の実施例を示すブロツク図であ
り、変換されるデジタル信号は、D1〜D16の16ビ
ツトから成り、このデジタル信号は、8ビツトづ
つ2個のグループD1〜D8、D9〜D16に分けられる
場合である。積分回路I1及びI2は、各々、オペア
ンプ9,10と、その一入力端子に接続された抵
抗11,12、及び一入力端子と出力端子間に接
続されたコンデンサ13,14とから構成され、
また、コンデンサ13,14の両端には、蓄積さ
れた電荷を放電するためのスイツチ手段15,1
6が設けられる。積分回路I1とI2とは、スイツチ
手段17を介して継続接続され、積分回路I1には
スイツチ手段18を介して基準電位源19が接続
される。 FIG. 2 is a block diagram showing an embodiment of the present invention. The digital signal to be converted consists of 16 bits D1 to D16 , and this digital signal is divided into two groups of 8 bits D1 to D16 . 8 , D9 to D16 . Integrating circuits I 1 and I 2 each consist of operational amplifiers 9 and 10, resistors 11 and 12 connected to one input terminal thereof, and capacitors 13 and 14 connected between one input terminal and output terminal. ,
Further, switch means 15, 1 for discharging the accumulated charges are provided at both ends of the capacitors 13, 14.
6 is provided. Integrating circuits I 1 and I 2 are continuously connected via switch means 17 , and reference potential source 19 is connected via switch means 18 to integrating circuit I 1 .
制御回路20は時間発生回路21及びカウンタ
22の出力に基いて、スイツチ手段15,16,
17,18の開閉を予め定められた手順に従つて
制御するものである。時間発生回路21は、印加
された基準クロツクパルスCLKを計数し、2分
割されたデジタル信号の各グループD1〜D8とD9
〜D16の最下位ビツト、即ち、D1とD9に相当し、
1:28の比に重み付けされた時間T1及びT2を作
成する。例えば、時間T1は基準クロツクパルス
CLKの1クロツクとするとT2は28クロツクとな
る。23はデジタル信号の下位8ビツトD1〜D8
を記憶するラツチ回路、24はデジタル信号の上
位8ビツトD9〜D16を記憶するラツチ回路であ
り、変換されるデジタル信号は、このラツチ回路
23,24に分割されて記憶される。また、ラツ
チ回路23,24に記憶されたデジタル信号は、
制御回路20によつて制御され、予め定められた
手順に従い、マルチプレクサ25を介してカウン
タ22に送出される。カウンタ22は、例えば減
算カウンタ、あるいは、一致検出を有するカウン
タから成り、印加される基準クロツクパルス
CLKを、送出されたデジタル信号が現わすデー
タ値と同じ数だけ計数したとき、制御回路20に
出力を発する。即ち、デジタル信号のデータ値に
相当する時間を作成するものである。 The control circuit 20 controls the switching means 15, 16, based on the outputs of the time generating circuit 21 and the counter 22.
The opening and closing of 17 and 18 is controlled according to a predetermined procedure. The time generating circuit 21 counts the applied reference clock pulse CLK and outputs each of the two divided digital signal groups D1 to D8 and D9 .
~ corresponds to the least significant bit of D 16 , i.e. D 1 and D 9 ;
Create weighted times T 1 and T 2 in the ratio 1:28 . For example, time T 1 is the reference clock pulse
If CLK is 1 clock, T2 is 28 clocks. 23 is the lower 8 bits of the digital signal D 1 to D 8
A latch circuit 24 stores the upper eight bits D 9 to D 16 of the digital signal, and the digital signal to be converted is divided and stored in the latch circuits 23 and 24. Furthermore, the digital signals stored in the latch circuits 23 and 24 are
It is controlled by the control circuit 20 and sent to the counter 22 via the multiplexer 25 according to a predetermined procedure. The counter 22 is, for example, a subtraction counter or a counter with coincidence detection, and is based on the applied reference clock pulse.
When the number of CLKs equal to the data value represented by the transmitted digital signal is counted, an output is issued to the control circuit 20. That is, it creates a time corresponding to the data value of the digital signal.
第3図は第2図に示されたブロツク図に於ける
動作を示すタイミング図であり、第3図イは積分
回路I1の出力電圧V1、第3図ロは積分回路I2の出
力電圧V2を示す。以下、第3図に基いて第2図
の動作及びD−A変換方法を説明する。 Figure 3 is a timing diagram showing the operation in the block diagram shown in Figure 2, where Figure 3A shows the output voltage V1 of the integrating circuit I1 , Figure 3B shows the output of the integrating circuit I2 Indicates voltage V 2 . The operation of FIG. 2 and the DA conversion method will be explained below based on FIG. 3.
先ず、変換される16ビツトのデジタル信号は
D1〜D16は、下位8ビツトD1〜D8と上位8ビツト
D9〜D16に2分割され、各々ラツチ回路23,2
4に記憶される。次に、制御回路20はタイミン
グt1からタイミングt2までの間にスイツチ手段1
5の閉成及び開放を行ない、コンデンサ13の電
荷を放電することにより、積分回路I1の出力電圧
V1をOV、即ち、初期状態にする。そして、タイ
ミングt2に於いて、スイツチ手段18を閉成し、
基準電位源19を積分回路I1に接続すると共に、
時間発生回路21を動作させ、基準クロツクパル
スCLKを28個計数させ時間T2を作る。その間、
積分回路I1は基準電位源19の積分動作を行い、
その出力電圧V1は抵抗11とコンデンサ13と
で決定される傾きで上昇する。一方、制御回路2
0は、時間発生回路21が28CLK計数する前に、
タイミングt3及びt4の期間にスイツチ手段16の
開閉を行い、コンデンサ14の放電により、積分
回路I2を初期化する。タイミングt5に於いて、時
間発生回路21から28CLK計数の終了を示す出
力が為されると、制御回路20はスイツチ手段1
8を開放して積分回路I1の積分動作を終了させる
と同時に、スイツチ手段17を閉成し積分回路I2
に積分回路I1の出力電圧を印加する。この時の積
分回路I1の出力電圧V1は、デジタル信号の第9ビ
ツトD9に相当して重み付けされた電気量であり、
この出力電圧V1を積分回路I2で、デジタル信号
D9〜D16のデータ値に相当する時間積分すること
により、上位8ビツトのD−A変換が為される。
即ち、タイミングt5に於いて、ラツチ回路24に
記憶されたデジタル信号D9〜D16はマルチプレク
サ25を介してカウンタ22に印加され、カウン
タ22は基準クロツクパルスCLKを印加された
データ値と同じ数計数し、例えばタイミングt6に
於いて、計数終了を示す出力を制御回路20に出
力する。すると、制御回路20はスイツチ手段1
7を開放し、積分回路I2の積分動作を停止させ
る。従つて、出力電圧V1の積分によつて上昇し
た出力電圧V2が上位8ビツトD9〜D16に相当する
アナログ量となる。 First, the 16-bit digital signal to be converted is
D1 to D16 are the lower 8 bits D1 to D8 and the upper 8 bits
D 9 to D 16 are divided into two, each with a latch circuit 23 and 2.
4 is stored. Next, the control circuit 20 switches the switch means 1 between timing t1 and timing t2 .
By closing and opening 5 and discharging the charge in the capacitor 13, the output voltage of the integrating circuit I1 is
Set V 1 to OV, that is, the initial state. Then, at timing t2 , the switch means 18 is closed,
While connecting the reference potential source 19 to the integrating circuit I1 ,
The time generating circuit 21 is operated to count 28 reference clock pulses CLK to create time T2 . meanwhile,
The integrating circuit I1 performs an integrating operation of the reference potential source 19,
Its output voltage V 1 rises with a slope determined by resistor 11 and capacitor 13 . On the other hand, control circuit 2
0 is before the time generation circuit 21 counts 2 8 CLK.
The switching means 16 is opened and closed between timings t3 and t4 , and the capacitor 14 is discharged to initialize the integrating circuit I2 . At timing t5 , when the time generating circuit 21 outputs an output indicating the end of 28 CLK counting, the control circuit 20 switches the switch means 1.
At the same time, the switch means 17 is closed and the integration circuit I 2 is closed.
Apply the output voltage of integrating circuit I1 to . The output voltage V 1 of the integrating circuit I 1 at this time is an electrical quantity weighted corresponding to the 9th bit D 9 of the digital signal,
This output voltage V 1 is converted into a digital signal by integrating circuit I 2 .
D/A conversion of the upper 8 bits is performed by integrating the time corresponding to the data values D9 to D16 .
That is, at timing t5 , the digital signals D9 to D16 stored in the latch circuit 24 are applied to the counter 22 via the multiplexer 25, and the counter 22 receives the same number of data values as the reference clock pulse CLK. It counts, and outputs an output indicating the end of counting to the control circuit 20, for example, at timing t6 . Then, the control circuit 20 switches the switch means 1
7 is opened to stop the integrating operation of the integrating circuit I2 . Therefore, the output voltage V2 increased by integrating the output voltage V1 becomes an analog quantity corresponding to the upper 8 bits D9 to D16 .
次に、タイミングt6及びt7の期間に、スイツチ
手段15の開閉を行い、積分回路I1の初期化が為
される。そして、タイミングt7に於いて、スイツ
チ手段18を閉成し、時間発生回路21で1CLK
計数した時、即ち、時間T1後のタイミングt8に於
いて、スイツチ手段18を開放する。従つて、こ
の時の出力電圧V1は、デジタル信号の第1ビツ
トD1に相当して重み付けされた電気量となる。
また、タイミングt8に於いて、スイツチ手段17
を閉成することにより、積分回路I2は、前の積分
動作によつて保持している上位8ビツトD9〜D16
に相当する電気量に、第1ビツトに相当して重み
付けされた出力電圧V1を積分し加算する。この
タイミングt8に於いては、ラツチ回路23に記憶
されたデジタル信号D1〜D8がマルチプレクサ2
5を介してカウンタ22に印加され、カウンタ2
2がデジタル信号D1〜D8のデータ値と同数の基
準クロツクパルスCLKを計数した、タイミングt9
に於いて、スイツチ手段17が開放され積分動作
が停止する。従つて、この時の積分回路I2の出力
電力V2がデジタル信号D1〜D16の変換されたアナ
ログ信号として出力されるのである。 Next, between timings t6 and t7 , the switch means 15 is opened and closed, and the integration circuit I1 is initialized. Then, at timing t7 , the switch means 18 is closed, and the time generating circuit 21 generates 1CLK.
At the time of counting, that is, at timing t8 after time T1 , the switch means 18 is opened. Therefore, the output voltage V 1 at this time is a weighted electrical quantity corresponding to the first bit D 1 of the digital signal.
Also, at timing t8 , the switch means 17
By closing the integration circuit I2 , the upper 8 bits D9 to D16 held by the previous integration operation are
The output voltage V 1 weighted corresponding to the first bit is integrated and added to the electrical quantity corresponding to the first bit. At this timing t8 , the digital signals D1 to D8 stored in the latch circuit 23 are sent to the multiplexer 2.
5 to the counter 22, and the counter 2
2 counts the same number of reference clock pulses CLK as the data values of digital signals D1 to D8 , timing t9
At this point, the switch means 17 is opened and the integral operation is stopped. Therefore, the output power V2 of the integrating circuit I2 at this time is output as an analog signal obtained by converting the digital signals D1 to D16 .
この様に、各グループの最下位ビツトに相当し
て重み付けされた時間を時間発生回路21によつ
て作成し、その時間を積分回路I1の積分時間とす
ることにより、各グループの最下位ビツトに相当
して重み付けられた電気量を作り、この電気量を
各グループのデータ値に相当する時間、積分回路
I2で積分することによつてD−A変換が為される
のである。また、D−A変換の1周期はt1〜t9で
あり、そのうち、極く短い初期化の時間を除いた
積分時間に必要な基準クロツクは、
28+1+D1〜8+D9〜16CLK
であり、最大でも769CLKである。一方、第1図
に示された従来の積分方式によれば最大216CLK、
即ち、65536CLK必要となる。従つて、1周期の
変換時間は、従来に比べ大幅に短縮され、高速動
作の行え得るD−A変換回路となるのである。ま
た、スイツチ手段15,16,17,18を制御
する制御回路20、時間発生回路21、ラツチ回
路23,24、マルチプレクサ25及びカウンタ
22は、すべてデジタル回路によつて構成でき、
特別な回路や精密さの要求されるアナログ回路が
不要となり、集積回路化し易い回路となる。 In this way, by creating a weighted time corresponding to the least significant bit of each group by the time generation circuit 21 and using that time as the integration time of the integrating circuit I1 , the least significant bit of each group Create a weighted electrical quantity corresponding to
DA conversion is performed by integrating with I 2 . Also, one period of D-A conversion is t1 to t9 , and the reference clock required for the integration time excluding the extremely short initialization time is 28 + 1 + D 1 to 8 + D 9 to 16 CLK , and the maximum is 769CLK. On the other hand, according to the conventional integration method shown in Fig. 1, a maximum of 2 16 CLK,
In other words, 65536 CLK are required. Therefore, the conversion time for one cycle is significantly shortened compared to the conventional one, resulting in a DA converter circuit capable of high-speed operation. Furthermore, the control circuit 20, time generation circuit 21, latch circuits 23, 24, multiplexer 25, and counter 22 that control the switch means 15, 16, 17, and 18 can all be configured by digital circuits.
This eliminates the need for special circuits or analog circuits that require precision, making the circuit easier to integrate.
第2図に示された実施例では、変換される16ビ
ツトのデジタル信号D1〜D16は、8ビツトづつ2
つのグループに分割したが、4ビツトづつ4つの
グループ、即ち、D1〜D4、D5〜D8、D9〜D12、
D13〜D16に分割することもできる。この場合、
時間発生回路21は、第1ビツトD1に相当する
時間T1(例えばCLK1個)と、第5ビツトD5に相
当する時間T2(例えばCLK24個)と、第9ビツト
D9に相当する時間T3(例えばCLK28個)と、第13
ビツトD13に相当する時間T4(例えば、CLK212
個)を発生する回路となり、また、ラツチ回路2
3,24は、4ビツトで構成された4個のラツチ
回路となる。そして、各グループ毎に積分回路I1
で時間T1,T2,T3,T4に基いて重み付けされた
電気量を作り、その電気量を積分回路I2でグルー
プのデータ値に対応する時間積分し、それらの結
果が加算されることにより、D−A変換が為され
る。また、3つのグループに分割する場合、D1
〜D5、D6〜D10、D11〜D16の如く、各グープのビ
ツト数が異なつた場合でも同様の手順でD−A変
換できるものである。 In the embodiment shown in FIG. 2, the 16-bit digital signals D 1 to D 16 to be converted are divided into two
There are four groups of 4 bits each, namely D 1 to D 4 , D 5 to D 8 , D 9 to D 12 ,
It can also be divided into D 13 to D 16 . in this case,
The time generation circuit 21 generates a time T1 corresponding to the first bit D1 (for example, one CLK), a time T2 corresponding to the fifth bit D5 (for example, four CLK2), and a time T2 corresponding to the fifth bit D5 (for example, four CLK2).
The time T 3 (e.g. 8 CLK2) corresponding to D 9 and the 13th
Time T 4 corresponding to bit D 13 (for example, CLK2 12
), and the latch circuit 2
3 and 24 are four latch circuits composed of 4 bits. Then, for each group, integrate circuit I 1
A weighted electrical quantity is created based on times T 1 , T 2 , T 3 , and T 4 , and the electrical quantity is integrated over time corresponding to the data value of the group using an integrating circuit I 2 , and the results are added. By doing so, DA conversion is performed. Also, when dividing into three groups, D 1
Even when the number of bits in each group is different, such as .about.D.sub.5 , D.sub.6 to D.sub.10 , and D.sub.11 to D.sub.16 , DA conversion can be performed using the same procedure.
尚、本実施例で示されたスイツチ手段15,1
6,17,18は、C−MOSトランジスタによ
るアナログスイツチ等の電子スイツチで構成され
る。 Note that the switch means 15, 1 shown in this embodiment
6, 17, and 18 are electronic switches such as analog switches using C-MOS transistors.
上述の如く、本発明によれば、積分方式の特徴
即ち、直線性の優れている点を生かし、更に、時
間的な重み付けにより積分時間を制御し、重み付
けされた電気量を作成することにより、歪率の低
減されたD−A変換回路が得られ、また、nビツ
トのデジタル信号を任意ビツト数から成る任意の
グループに分割し、各グループ毎に変換を行うこ
とにより、高分解能の場合でも変換時間が短縮さ
れ、高速動作が行え得る。更に、特別な回路も必
要となくなり集積回路化し易くなる利点も有す
る。 As described above, according to the present invention, by taking advantage of the feature of the integration method, that is, its excellent linearity, and further controlling the integration time by temporal weighting to create a weighted electric quantity, A D-A conversion circuit with reduced distortion can be obtained, and by dividing an n-bit digital signal into arbitrary groups of arbitrary number of bits and performing conversion for each group, even in the case of high resolution. Conversion time is shortened and high-speed operation can be performed. Furthermore, there is also the advantage that no special circuit is required, making it easier to integrate the circuit.
第1図は従来例を示すブロツク図、第2図は本
発明の実施例を示すブロツク図、第3図は第2図
に示されたブロツク図の動作を説明するタイミン
グ図である。
9,10…オペアンプ、11,12…抵抗、1
3,14…コンデンサ、15,16,17,18
…スイツチ手段、19…基準電位源、20…制御
回路、21…時間発生回路、22…カウンタ、2
3,24…ラツチ回路、25…マルチプレクサ。
FIG. 1 is a block diagram showing a conventional example, FIG. 2 is a block diagram showing an embodiment of the present invention, and FIG. 3 is a timing diagram explaining the operation of the block diagram shown in FIG. 9, 10... operational amplifier, 11, 12... resistor, 1
3, 14... Capacitor, 15, 16, 17, 18
...Switch means, 19...Reference potential source, 20...Control circuit, 21...Time generation circuit, 22...Counter, 2
3, 24...Latch circuit, 25...Multiplexer.
Claims (1)
路の初段に基準電圧を印加するための基準電位源
と、該基準電位源と初段の積分回路及び各積分回
路間に介在されたスイツチ手段と、変換すべきn
ビツトのデジタル信号を任意のN個のグループに
分割し記憶する記憶回路と、該記憶回路の内容を
基準クロツクパルスによりカウントするカウンタ
と、前記分割された各グループの最下位ビツトに
相当する時間を基準クロツクパルスにより発生す
る時間発生回路と、前記デジタル信号のN個のグ
ループに応じた前記カウンタのカウント時間及び
前記時間発生回路により作成された時間に基い
て、前記スイツチ手段の開放及び閉成を制御する
制御回路と、を備え、前記時間発生回路により作
成された時間に基づいて最終段以前の積分回路に
よつて各グループの重み付けされた電気量を発生
させ、各グループに応じた前記カウンタのカウン
ト時間に基いて最終段の積分回路によつて前記重
み付けされた電気量を積分し、所望のアナログ信
号を得ることを特徴とするD−A変換回路。 2 アナログ信号に変換すべきnビツトから成る
デジタル信号をN個のグループに分割し、各グル
ープの最下位ビツトに相当する重み付けされた電
気量を、複数段継続接続された積分回路の最終段
以前に発生させ、該最終段以前の電気量を、その
グループのデータ値の基いた時間、最終段の積分
回路で積分し、該最終段の積分回路に各グループ
毎の電気量を保持する動作を行い、該最終段の積
分回路の出力をアナログ信号として取り出すこと
を特徴とするD−A変換方法。[Claims] 1. An integrating circuit that is continuously connected in multiple stages, a reference potential source for applying a reference voltage to the first stage of the integrating circuit, and between the reference potential source, the first-stage integrating circuit, and each integrating circuit. Interposed switch means and n to be converted
A memory circuit that divides and stores a digital signal of bits into arbitrary N groups, a counter that counts the contents of the memory circuit using a reference clock pulse, and a time corresponding to the least significant bit of each divided group as a reference. A time generation circuit generated by a clock pulse, and the opening and closing of the switching means are controlled based on the count time of the counter according to the N groups of digital signals and the time generated by the time generation circuit. a control circuit, generating a weighted quantity of electricity for each group by an integrating circuit before the final stage based on the time generated by the time generation circuit, and generating a count time of the counter according to each group. A D-A conversion circuit characterized in that the weighted electric quantity is integrated by an integrating circuit in the final stage based on the above-mentioned, and a desired analog signal is obtained. 2 Divide the digital signal consisting of n bits to be converted into an analog signal into N groups, and apply the weighted electrical quantity corresponding to the least significant bit of each group before the final stage of an integrating circuit connected in multiple stages. The electrical quantity generated before the final stage is integrated in the final stage integrating circuit for a time based on the data value of the group, and the electrical quantity for each group is held in the final stage integrating circuit. A D-A conversion method, characterized in that the output of the final stage integrating circuit is extracted as an analog signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11714482A JPS598427A (en) | 1982-07-05 | 1982-07-05 | Digital-analog conversion circuit and its conversion method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11714482A JPS598427A (en) | 1982-07-05 | 1982-07-05 | Digital-analog conversion circuit and its conversion method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS598427A JPS598427A (en) | 1984-01-17 |
JPH0339415B2 true JPH0339415B2 (en) | 1991-06-13 |
Family
ID=14704544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11714482A Granted JPS598427A (en) | 1982-07-05 | 1982-07-05 | Digital-analog conversion circuit and its conversion method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS598427A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4539984B2 (en) * | 2005-07-21 | 2010-09-08 | Ykk Ap株式会社 | Bathroom fittings |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8700982A (en) * | 1987-04-27 | 1988-11-16 | Philips Nv | DIGITAL-ANALOGUE CONVERTER. |
JPH02216190A (en) * | 1989-02-17 | 1990-08-29 | Toshiba Corp | Active matrix type display device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5799821A (en) * | 1980-12-15 | 1982-06-21 | Sony Corp | Digital-to-analogue converter |
-
1982
- 1982-07-05 JP JP11714482A patent/JPS598427A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5799821A (en) * | 1980-12-15 | 1982-06-21 | Sony Corp | Digital-to-analogue converter |
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JP4539984B2 (en) * | 2005-07-21 | 2010-09-08 | Ykk Ap株式会社 | Bathroom fittings |
Also Published As
Publication number | Publication date |
---|---|
JPS598427A (en) | 1984-01-17 |
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