JPH0338853A - Verification of integrated-circuit mask pattern - Google Patents
Verification of integrated-circuit mask patternInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路マスクパターンの検証方法、特ニイン
ハータに関してのマスクパターンが回路図と不一致を生
じたときにも対処できる集積回路マスクパターンの検証
方法に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a method for verifying an integrated circuit mask pattern, and in particular to a method for verifying an integrated circuit mask pattern that can deal with the case where a mask pattern regarding a second inverter does not match a circuit diagram. Regarding the method.
集積回路を設計する場合、回路図から集積回路マスクパ
ターンを設計することになる。このとき、設計されたマ
スクパターンかもともとの回路図と等価な回路接続にな
っているか否かを検証する必要か生じる。ところが、集
積回路の集積度か向上してくると、集積回路マスクパタ
ーンも非常に複雑になり、最近では、このような検証に
は、コンピュータを用いた方法がｍいられている。すな
わち、設計されたマスクパターンをデジタイズしてマス
クパターンデータを得る。そしてこれに図形演算を施し
て素子相互の接続情報を抽出するのである。一方では、
回路図に基づいて素子相互の接続情報を取り込み、両者
を比較照合し、不一致の有無を確認している。When designing an integrated circuit, an integrated circuit mask pattern is designed from a circuit diagram. At this time, it becomes necessary to verify whether the designed mask pattern has circuit connections equivalent to the original circuit diagram. However, as the degree of integration of integrated circuits increases, integrated circuit mask patterns have become extremely complex, and recently, methods using computers have become necessary for such verification. That is, the designed mask pattern is digitized to obtain mask pattern data. Then, graphical operations are performed on this to extract connection information between the elements. on the one hand,
Based on the circuit diagram, mutual connection information between elements is imported, and the two are compared and verified to check for any discrepancies.
一般に、インバータに関しては、回路図とマスクパター
ンとが１対１に対応しないことがある。Generally, regarding an inverter, a circuit diagram and a mask pattern may not correspond one-to-one.
これは、インバータを偶数段直列接続したものを、回路
中の任意の節点に挿入しても、回路全体としてのデジタ
ル的な論理動作は変わらないという性質を利用して、マ
スクパターン設計時に、インバータを偶数段直列接続し
たものを付加することが行われるためである。このよう
な付加は、回路全体としてのデジタル的な論理動作に変
わりはないが、回路を流れるアナログ信号の動作を適正
にする上で意味をもつ。たとえば、マスクパターン設計
時に、配線路が長くなりすぎてしまうような場合、この
配線路の途中にインバータを偶数段設け、アナログ信号
として必要な駆動能力を維持させ、信号波形を整形する
手法が用いられる。このように、回路図にはないインバ
ータを、マスクパターン設計時に波形整形の目的で偶数
段挿入するということは、設計技巧上ごく普通に行われ
ることである。ところか、上述したコンピュータによる
従来の検証方法では、回路図とマスクパターンとが１対
１に完全対応していないため、不一致という結果か出て
しまう。そこで従来は、このような不一致の箇所に対し
ては、実際のマスクパターンに合わせるように回路図を
修正せざるを得なかった。This method takes advantage of the property that even if an even number of inverters connected in series is inserted at any node in the circuit, the digital logic operation of the circuit as a whole remains unchanged. This is because an even number of stages connected in series is added. Although such an addition does not change the digital logic operation of the circuit as a whole, it is significant in making the analog signal flowing through the circuit operate properly. For example, when designing a mask pattern, if the wiring path becomes too long, an even number of inverters can be installed in the middle of the wiring path to maintain the drive capability required for analog signals and shape the signal waveform. It will be done. As described above, it is a common design technique to insert an even number of inverters not shown in the circuit diagram for the purpose of waveform shaping when designing a mask pattern. However, in the conventional computer-based verification method described above, the circuit diagram and the mask pattern do not have a complete one-to-one correspondence, resulting in a mismatch. Conventionally, the circuit diagram had to be modified to match the actual mask pattern for such mismatched locations.
そこで本発明は、設計上の要求からマスクパターンと回
路図との間に、インバータに関しての不一致が生じた場
合にも対処することのできる集積回路マスクパターンの
検証方法を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an integrated circuit mask pattern verification method that can deal with the case where a mismatch regarding an inverter occurs between a mask pattern and a circuit diagram due to design requirements. .
本願第１の発明は、回路図に基づいて設計された集積回
路マスクパターンが、回路図と等価か否かを検証する集
積回路マスクパターンの検証方法において、
回路図から各素子の接続情報を第１の接続情報として抽
出する段階と、
集積回路マスクパターンから各素子の接続情報を第２の
接続情報として抽出する段階と、第２の接続情報から、
偶数段のインバータが直列接続された部分を認識し、こ
の部分を消去することにより第２の接続情報を修正する
段階と、この修正された第２の接続情報を、第１の接続
情報と比較照合する段階と、
を行うようにしたものである。The first invention of the present application provides an integrated circuit mask pattern verification method for verifying whether an integrated circuit mask pattern designed based on a circuit diagram is equivalent to the circuit diagram, which comprises: extracting connection information of each element from the circuit diagram; a step of extracting the connection information of each element from the integrated circuit mask pattern as the first connection information; a step of extracting the connection information of each element from the integrated circuit mask pattern as the second connection information;
Recognizing a part where even-numbered stages of inverters are connected in series, correcting the second connection information by erasing this part, and comparing the corrected second connection information with the first connection information. It is designed to perform the following steps:
本願第２の発明は、回路図に基づいて設計された集積回
路マスクパターンが、回路図と等価か否かを検証する集
積回路マスクパターンの検証方法において、
回路図から各素子の接続情報を第１の接続情報として抽
出する段階と、
集積回路マスクパターンから各素子の接続情報を第２の
接続情報として抽出する段階と、第２の接続情報に基つ
いて、ソースまたはドレインのいずれか一方の端子が電
源と接続されているＰチャネルトランジスタと、ソース
またはドレインのいずれか一方の端子が接地されている
Ｎチャネルトランジスタと、がそれぞれもう一方の端子
で互いに接続されており、かつ、両トランジスタのゲー
ト端子が互いに接続されているようなトランジスタ対を
抽出し、これを、両ゲート端子の接続点を入力端子、ソ
ースまたはドレイン端子の接続点を出力端子として機能
するインバータと認識する段階と、
前段階で認識された複数のインバータのうち、一方のイ
ンバータの出力端子が他方のインバータの入力端子にの
み接続されているという関係にある一対のインバータを
抽出する段階と、前段階で抽出された一対のインバータ
に関する接続情報を、第２の接続情報から消去すること
により第２の接続情報を修正する段階と、この修正され
た第２の接続情報を、第１の接続情報と比較照合する段
階と、
を行うようにしたものである。A second invention of the present application is an integrated circuit mask pattern verification method for verifying whether an integrated circuit mask pattern designed based on a circuit diagram is equivalent to the circuit diagram. a step of extracting the connection information of each element from the integrated circuit mask pattern as the first connection information; a step of extracting the connection information of each element from the integrated circuit mask pattern as the second connection information; and a step of extracting the connection information of one of the source or drain terminals based on the second connection information. A P-channel transistor whose terminal is connected to a power supply, and an N-channel transistor whose source or drain terminal is grounded are connected to each other at the other terminal, and the gates of both transistors are connected to each other at the other terminal. A step of extracting a transistor pair whose terminals are connected to each other and recognizing this as an inverter in which the connection point of both gate terminals functions as an input terminal, and the connection point of the source or drain terminal functions as an output terminal; Among the plurality of inverters recognized in modifying the second connection information by deleting the connection information regarding the inverter from the second connection information; and comparing the modified second connection information with the first connection information; It was designed to do this.
〔作 用ゴ
本発明によれば、集積回路マスクパターンは、波形整形
の目的で挿入されたインバータが消去された後に、回路
図と比較照合される。このため、比較照合の結果、波形
整形の目的で挿入されたインバータに基づく不一致の判
定はなされなくなる。[Function] According to the present invention, the integrated circuit mask pattern is compared with the circuit diagram after the inverter inserted for the purpose of waveform shaping is erased. Therefore, as a result of comparison and verification, a determination of inconsistency based on the inverter inserted for the purpose of waveform shaping is no longer made.
以下本発明を図示する実施料に基づいて詳述する。第１
図は本発明の一実施例に係る集積回路マスクパターンの
検証方法の手順を示す図である。The present invention will be explained in detail below based on the illustrated embodiments. 1st
The figure is a diagram showing the procedure of a method for verifying an integrated circuit mask pattern according to an embodiment of the present invention.
まず、ステップＳ１において回路図が作成され、この回
路図に基づいてステップＳ２においてマスクパターンが
設計される。ここで述べる検証方法は、ステップＳ１で
作成された回路図とステップＳ２て設計されたマスクパ
ターンとが、等価であるか否かを照合することを目的と
するものである。First, a circuit diagram is created in step S1, and a mask pattern is designed in step S2 based on this circuit diagram. The purpose of the verification method described here is to check whether the circuit diagram created in step S1 and the mask pattern designed in step S2 are equivalent.
実際の検証手順を説明する前に、インバータに関して回
路図とマスクパターンとに、設計上の要求から不一致が
生じる具体例を説明しておく。たとえば、ステップＳ１
において作成された回路図が第２図に示すようなもので
あったとする。この回路は、ＮＯＲ回路１と、その後段
に接続されたＮＡＮＤＡ路２から構成されている。ここ
で、図のＡ−Ｅは節点を示す。この回路図に基づいて、
ステップＳ２においてマスクパターンが設計されること
になる。このとき、節点Ｃに相当する配線パターンが非
常に長くなる場合、ＮＯＲ回路１の出力信号波形を整形
する必要が生じる。このため、第２図に示す回路の代わ
りに、第３図に示す回路に基づくマスクパターンを設計
することになる。Before explaining the actual verification procedure, a specific example in which a mismatch occurs between a circuit diagram and a mask pattern regarding an inverter due to design requirements will be described. For example, step S1
Assume that the circuit diagram created in 1 is as shown in FIG. This circuit is composed of a NOR circuit 1 and a NANDA path 2 connected to the subsequent stage. Here, A-E in the figure indicates nodes. Based on this circuit diagram,
A mask pattern will be designed in step S2. At this time, if the wiring pattern corresponding to the node C becomes very long, it will be necessary to shape the output signal waveform of the NOR circuit 1. Therefore, instead of the circuit shown in FIG. 2, a mask pattern based on the circuit shown in FIG. 3 is designed.
第３図に示す回路は、ＮＯＲ回路３とＮＡＮＤＡ路６と
の間に、インバータ４および５が挿入されている。図の
ａ −ｇは節点を示す。このように、２段直列接続した
インバータを挿入することにより、ＮＯＲ回路３の出力
信号波形の整形を行うことがてきる。しかも論理動作に
は全く支障がない。In the circuit shown in FIG. 3, inverters 4 and 5 are inserted between the NOR circuit 3 and the NANDA path 6. In the figure, a to g indicate nodes. In this way, by inserting two stages of inverters connected in series, the output signal waveform of the NOR circuit 3 can be shaped. Furthermore, there is no problem with logical operation at all.
ところが、第２図に示すような接続情報（もともとの回
路図の接続情報）と、第３図に示すような接続情報（マ
スクパターンの接続情報）とを、従来の方法で検証する
と前述したように不一致が生じてしまう。この例の場合
、節点Ａと節点ａ、節点Ｂと節点す、ＮＯＲ回路］とＮ
ＯＲ回路３、節点Ｃと節点Ｃまでは一致がとられるが、
続くＮＡＮＤＡ路２とインバータ４との比較において不
一致を生じる結果となる。本発明による検証方性では、
第３図に示すマスクパターンの接続関係から、インバー
タ４および５に関するものを消去し、第２図に示すもと
もとの回路図の接続関係に戻してから、両者を比較照合
するものである。However, as mentioned above, if the connection information as shown in Figure 2 (original circuit diagram connection information) and the connection information as shown in Figure 3 (mask pattern connection information) are verified using the conventional method, A discrepancy will occur. In this example, node A and node a, node B and node S, NOR circuit] and N
OR circuit 3, a match is made between node C and node C, but
A subsequent comparison between NANDA path 2 and inverter 4 results in a mismatch. In the verification method according to the present invention,
From the connection relationship of the mask pattern shown in FIG. 3, those related to inverters 4 and 5 are deleted, the connection relationship is restored to the original circuit diagram shown in FIG. 2, and then the two are compared and verified.
まず、ステップＳ３において、マスクパターンをデジタ
イズする。これは、設計したマスクパターンをマスクパ
ターンデータとしてコンピュータに取り込む作業となる
。続いて、ステップＳ４において、このマスクパターン
データに基づいて、接続情報かｊｒＪ＋出される。これ
はマスクパターンブタ（あるいはベクトルデータやビッ
トマツプデータ）で表現された図形情報に対して、図形
演算を施し、各素子の認識および各節点の接続関係の認
識を行うことによりなされる。各素子の認識を行うため
には、たとえば、ある特定の拡散層だけからなる領域は
抵抗素子、ある特定の拡散層にポリンリコン層が重なっ
ている領域はトランジスタ、などの条件設定が必要であ
るが、この種の図形演算は公知であるため、ここでは詳
しい説明は省略する。最終的に得られる接続情報は、各
素子と節点との接続関係を示した情報である。First, in step S3, the mask pattern is digitized. This is a task of importing the designed mask pattern into the computer as mask pattern data. Subsequently, in step S4, connection information jrJ+ is output based on this mask pattern data. This is done by performing graphical operations on graphical information expressed as a mask pattern (or vector data or bitmap data) to recognize each element and the connection relationship between each node. In order to recognize each element, it is necessary to set conditions such as, for example, a region consisting only of a certain diffusion layer is a resistance element, and a region where a polycondensate layer overlaps a certain diffusion layer is a transistor. , this type of graphical operation is well known, so a detailed explanation will be omitted here. The finally obtained connection information is information indicating the connection relationship between each element and the node.
このようにして抽出されたマスクパターンの接続情報は
、ステップＳ５〜ｓ７によって修正される。以下、この
修正手順を順に説明する。はじめに、ステップＳ７にお
いてインバータの認識が行われる。第４図にインバータ
の具体的な回路構成を示す。このように１つのインバー
タはＰチャネルトランジスタＴ１と、Ｎチャネルトラン
ジスタＴ２とによって構成される。両トランジスタのべ
１
−ス端子は節点Ｉにおいて互いに接続されている。The connection information of the mask pattern extracted in this way is modified in steps S5 to s7. This modification procedure will be explained in order below. First, in step S7, the inverter is recognized. FIG. 4 shows a specific circuit configuration of the inverter. In this way, one inverter is composed of a P-channel transistor T1 and an N-channel transistor T2. The base terminals of both transistors are connected to each other at node I.
また、ＰチャネルトランジスタＴ１のドレイン端子と、
ＮチャネルトランジスタＴ２のドレイン端子とは、節点
○において互いに接続されている。In addition, the drain terminal of the P-channel transistor T1,
The drain terminal of the N-channel transistor T2 is connected to the node ◯.
更に、ＰチャネルトランジスタＴ１のソース端子は電源
ＶＤＤに接続され、ＮチャネルトランジスタＴ２のソー
ス端子は接地されている。インバータがこのような回路
構成をしているため、マスクパターンの接続情報からイ
ンバータを認識するには、次のようにすればよい。すな
わち、ソースまたはドレインのいずれか一方の端子が電
源と接続されているＰチャネルトランジスタと、ソース
またはドレインのいずれか一方の端子が接地されている
Ｎチャネルトランジスタと、かそれぞれもう一方の端子
で互いに接続されており、かつ、両トランジスタのケー
ト端子か互いに接続されているようなトランジスタ対を
抽出し、これをインバータと認識するのである。この場
合、第４図に示すように、両ゲート端子の接続点■が入
力端子、ソースまたはドレイン端子の接続点０か出力端
子となる。Further, the source terminal of the P-channel transistor T1 is connected to the power supply VDD, and the source terminal of the N-channel transistor T2 is grounded. Since the inverter has such a circuit configuration, the inverter can be recognized from the connection information of the mask pattern in the following manner. That is, a P-channel transistor whose source or drain terminal is connected to a power supply, an N-channel transistor whose source or drain terminal is grounded, or a mutually connected transistor whose other terminal is connected to the power supply. A pair of transistors that are connected and whose gate terminals are connected to each other is extracted and recognized as an inverter. In this case, as shown in FIG. 4, the connection point (2) between both gate terminals becomes the input terminal, the connection point 0 of the source or drain terminal, or the output terminal.
２
こうして、複数のインバータが認識されたら、続くステ
ップＳ６において、消去可能なインバータ対を抽出する
。これは、一方のインバータの出力端子が他方のインバ
ータの入力端子にのみ接続されているという関係にある
一対のインバータを抽出するのである。したがって、第
３図に示すインバータ４および５の対は、消去可能なイ
ンバータ対として抽出される。インバータ４の出力端子
はインバータ５の入力端子にのみ接続されている。2 When a plurality of inverters are recognized in this way, in the following step S6, inverter pairs that can be eliminated are extracted. This extracts a pair of inverters in which the output terminal of one inverter is connected only to the input terminal of the other inverter. Therefore, the pair of inverters 4 and 5 shown in FIG. 3 is extracted as an erasable inverter pair. The output terminal of inverter 4 is connected only to the input terminal of inverter 5.
もし、節点ｄに別なものが接続されていた場合には、消
去可能なインバータ対にはならない。If something else is connected to node d, the inverter pair will not be erasable.
こうして、消去可能なインバータ対が抽出されたら、ス
テップＳ７において、このインバータ対に関する接続情
報を、ステップＳ４て抽出した接続情報から消去するこ
とにより接続情報の修正を行う。この場合、消去された
前段インバータの入力端子と後段インバータの出力端子
を接続し、回路が断線することのないようにする。第３
図の例の場合、インバータ４および５に関する接続情報
が消去される結果、節点Ｃが節点ｅに融合することにな
る。必要があれば、ステップＳ６．Ｓ７の手順を繰り返
して行い、消去可能なインバータ対をすべて消去する。Once the erasable inverter pair is extracted in this way, in step S7, the connection information is corrected by erasing the connection information regarding this inverter pair from the connection information extracted in step S4. In this case, the input terminal of the erased front-stage inverter and the output terminal of the rear-stage inverter are connected to prevent the circuit from being disconnected. Third
In the illustrated example, connection information regarding inverters 4 and 5 is deleted, resulting in node C being merged with node e. If necessary, step S6. The procedure of S7 is repeated to erase all erasable inverter pairs.
一方、ステップＳ８ては、回路図から接続情報が抽出さ
れる。そして、ステップＳ９において、回路図から抽出
された接続情報と、マスクパターンから抽出され修正さ
れた接続情報と、が比較照合される。ステップ８５〜Ｓ
７の修正処理により、波形整形の目的で挿入されたイン
バータは消去されているため、両者に不一致は生しない
。On the other hand, in step S8, connection information is extracted from the circuit diagram. Then, in step S9, the connection information extracted from the circuit diagram and the connection information extracted and corrected from the mask pattern are compared and verified. Step 85~S
Since the inverter inserted for the purpose of waveform shaping has been deleted by the correction process in step 7, no discrepancy occurs between the two.
以上、本発明による集積回路マスクパターンの検証方法
を、一実施例の回路に基づいて説明したが、要するに本
発明のポイントは、第１図に一点鎖線で囲ったステップ
Ｓ５〜Ｓ７による接続情報の修正を行う点にあり、種々
の態様による実施が可能である。たとえば、上述の実施
例では、ステップＳ１において作成される回路図自体に
は、波形整形用のインバータ対が含まれていないという
前提で説明を行ったが、回路図を作成する段階からレイ
アウトを想定し、波形整形用のインバータ４
対を盛り込むようなこともしばしば行われる。このよう
な場合、ステップＳ５〜Ｓ７を経て得られる修正後のマ
スクパターンの接続情報には、波形整形用のインバータ
は含まれていないが、逆にステップＳ８て抽出される回
路図の接続情報には、波形整形用のインバータか含まれ
てしまい、ステップＳ９における比較照合で不一致が生
じることになる。そこで、このような場合には、ステッ
プＳ８において回路図から接続情報を抽出した後、この
回路図から抽出した接続情報に文４しても、ステップＳ
５〜Ｓ７に示した修正処理と同様の修正処理を行い、い
ずれの接続情報からも波形整形用のインバータに関する
情報を消去するようにすればよい。The integrated circuit mask pattern verification method according to the present invention has been described above based on the circuit of one embodiment. In short, the point of the present invention is that the connection information is The point is that modifications can be made, and it can be implemented in various ways. For example, in the above embodiment, the explanation was given on the assumption that the circuit diagram itself created in step S1 does not include an inverter pair for waveform shaping, but the layout is assumed from the stage of creating the circuit diagram. However, four pairs of inverters for waveform shaping are often included. In such a case, the connection information of the corrected mask pattern obtained through steps S5 to S7 does not include the inverter for waveform shaping, but conversely, the connection information of the circuit diagram extracted in step S8 does not include the inverter. In this case, an inverter for waveform shaping is included, and a mismatch occurs in the comparison and verification in step S9. Therefore, in such a case, after the connection information is extracted from the circuit diagram in step S8, even if sentence 4 is added to the connection information extracted from this circuit diagram, step S
The same modification processing as that shown in steps 5 to S7 may be performed to erase information regarding the waveform shaping inverter from any of the connection information.
以上のとおり本発明によれば、集積回路マスクパターン
は、波形整形の目的で挿入されたインバータか消去され
た後に、回路図と比較照合される。As described above, according to the present invention, the integrated circuit mask pattern is compared with the circuit diagram after the inverter inserted for the purpose of waveform shaping is erased.
このため、比較照合の結果、波形整形の目的で挿入され
たインバータに基づく不一致の判定はなさ５
れなくなる。Therefore, as a result of the comparison and verification, a determination of inconsistency based on the inverter inserted for the purpose of waveform shaping will not be made.
第１図は本発明の一実施例に係る集積回路マスクパター
ンの検証方法の手順を示す図、第２図は第１図に示す検
証方法の対象となるもともとの回路図、第３図は第１図
に示す検証方法の対象となるマスクパターンの回路図、
第４図は一般的なインバータの回路構成図である。
工・・・ＮＯＲ回路、２・・・ＮＡＮＤ回路、３・・Ｎ
。
Ｒ回路、４．５・・インバータ、６・ＮＡＮＤ回路、Ａ
−Ｅ・・節点、ａ−ｇ・節点、１．Ｏ＝節点、Ｔ１・・
Ｐチャネルトランジスタ、Ｔ２・・Ｎチャネルトランジ
スタ。FIG. 1 is a diagram showing the steps of a method for verifying an integrated circuit mask pattern according to an embodiment of the present invention, FIG. 2 is an original circuit diagram that is subject to the verification method shown in FIG. 1, and FIG. A circuit diagram of a mask pattern that is the target of the verification method shown in Figure 1,
FIG. 4 is a circuit diagram of a general inverter. Engineering...NOR circuit, 2...NAND circuit, 3...N
. R circuit, 4.5...inverter, 6.NAND circuit, A
-E.. Node, a-g. Node, 1. O=node, T1...
P channel transistor, T2...N channel transistor.
Claims (2)
ーンが、前記回路図と等価か否かを検証する集積回路マ
スクパターンの検証方法において、前記回路図から各素
子の接続情報を第１の接続情報として抽出する段階と、 前記集積回路マスクパターンから各素子の接続情報を第
２の接続情報として抽出する段階と、前記第２の接続情
報から、偶数段のインバータが直列接続された部分を認
識し、この部分を消去することにより前記第２の接続情
報を修正する段階と、 この修正された第２の接続情報を、前記第１の接続情報
と比較照合する段階と、 を備えることを特徴とする集積回路マスクパターンの検
証方法。(1) In an integrated circuit mask pattern verification method for verifying whether an integrated circuit mask pattern designed based on a circuit diagram is equivalent to the circuit diagram, connection information of each element from the circuit diagram is first a step of extracting connection information as connection information; a step of extracting connection information of each element from the integrated circuit mask pattern as second connection information; and a step of extracting connection information of each element from the integrated circuit mask pattern as second connection information; correcting the second connection information by recognizing and deleting this part; and comparing and collating the corrected second connection information with the first connection information. Featured integrated circuit mask pattern verification method.
ーンが、前記回路図と等価か否かを検証する集積回路マ
スクパターンの検証方法において、前記回路図から各素
子の接続情報を第１の接続情報として抽出する段階と、 前記集積回路マスクパターンから各素子の接続情報を第
２の接続情報として抽出する段階と、前記第２の接続情
報に基づいて、ソースまたはドレインのいずれか一方の
端子が電源と接続されているＰチャネルトランジスタと
、ソースまたはドレインのいずれか一方の端子が接地さ
れているＮチャネルトランジスタと、がそれぞれもう一
方の端子で互いに接続されており、かつ、両トランジス
タのゲート端子が互いに接続されているようなトランジ
スタ対を抽出し、これを、両ゲート端子の接続点を入力
端子、ソースまたはドレイン端子の接続点を出力端子と
して機能するインバータと認識する段階と、 前段階で認識された複数のインバータのうち、一方のイ
ンバータの出力端子が他方のインバータの入力端子にの
み接続されているという関係にある一対のインバータを
抽出する段階と、 前段階で抽出された一対のインバータに関する接続情報
を、前記第２の接続情報から消去することにより前記第
２の接続情報を修正する段階と、この修正された第２の
接続情報を、前記第１の接続情報と比較照合する段階と
、 を備えることを特徴とする集積回路マスクパターンの検
証方法。(2) In an integrated circuit mask pattern verification method for verifying whether an integrated circuit mask pattern designed based on a circuit diagram is equivalent to the circuit diagram, connection information of each element from the circuit diagram is first a step of extracting connection information as connection information; a step of extracting connection information of each element from the integrated circuit mask pattern as second connection information; and a step of extracting connection information of each element from the integrated circuit mask pattern as second connection information; A P-channel transistor whose terminal is connected to a power supply, and an N-channel transistor whose source or drain terminal is grounded are connected to each other at the other terminal, and the gates of both transistors are connected to each other at the other terminal. A step of extracting a transistor pair whose terminals are connected to each other and recognizing this as an inverter in which the connection point of both gate terminals functions as an input terminal, and the connection point of the source or drain terminal functions as an output terminal; A step of extracting a pair of inverters in a relationship in which the output terminal of one inverter is connected only to the input terminal of the other inverter from among the plurality of inverters recognized in the previous step; modifying the second connection information by deleting connection information about the inverter from the second connection information; and comparing and checking the modified second connection information with the first connection information. A method for verifying an integrated circuit mask pattern, comprising the steps of:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175001A JPH0338853A (en) | 1989-07-05 | 1989-07-05 | Verification of integrated-circuit mask pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175001A JPH0338853A (en) | 1989-07-05 | 1989-07-05 | Verification of integrated-circuit mask pattern |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338853A true JPH0338853A (en) | 1991-02-19 |
Family
ID=15988482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175001A Pending JPH0338853A (en) | 1989-07-05 | 1989-07-05 | Verification of integrated-circuit mask pattern |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338853A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1226790A1 (en) | 2001-01-25 | 2002-07-31 | GC Corporation | Vacuum type capsule for dental restoration material |
-
1989
- 1989-07-05 JP JP1175001A patent/JPH0338853A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1226790A1 (en) | 2001-01-25 | 2002-07-31 | GC Corporation | Vacuum type capsule for dental restoration material |
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