JPH0338749A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、キャッシュメモリを持たない、あるいはキャ
ッシュメモリ切離可能なメモリアクセス制御装置におい
て、特に主記憶に対するアクセス要求が所定のデータ長
をブロック単位とするブロック転送による読出要求であ
る場合の処理方式〔従来の技術〕 従来、この種のメモリアクセス制御装置は、ストアイン
方式のキャッシュメモリを有しており、配下の各処理装
置からのメモリアクセス要求は９０％以上の確率でキャ
ツシュヒツトし、読出し、書込みはキャッシュメモリに
対して実行される。また、キャッシュミスヒツトの場合
は、主記憶をアクセスし、主記憶からの読出データは要
求元にリプライするのと同時にキャッシュメモリに新た
に登録する（ブロックデータ）。キャッシュミスヒツト
時では必要に応じて置換データのスワップアウトを実行
する場合がある。

以下にキャッシュメモリを有するメモリアクセス制御装
置における従来技術を第３図を参照して説明する。ここ
では、特に、配下の各処理装置からのメモリアクセス要
求の内、読出要求処理について詳しく説明する。

メモリアクセス制御装置２０１のポート部である要求ア
ドレス受付レジスタ２０２〜２０４で受付けられた、配
下の処理装置ＣＰｔ］Ｏ，（：ＰＵｌ、　ＩＯＰからの
メモリアクセス要求は、その優先度に従って選択され、
そのアドレスがアドレスレジスタ２０５（へ旧）にセッ
トされ、順次アドレスレジスタ２０Ａ、　２０１１゜２
０Ｇにセットされる。アドレスレジスタ２０５」三位は
、アドレスレジスタ２０５下位により索引されたアドレ
スアレイ２０Ｅ（ＡＡ）の出力と比較器２０Ｆで比較さ
れ、キャッシュビットであるかキャッシュミスヒツトで
あるかが判断される。

（１）キャツシュヒツトの場合、比較器２０Ｆで割出さ
れたヒツトレベルがレベルレジスタ２１１（ＬＶ３）に
セットされるとともにレベルレジスタ２１０およびレベ
ルレジスタ２１９を介してキャッシュメモリ（データア
レイ）　２１Ｂ（ＤＡ）に人力され、またアドレスレジ
スタ２０５出力のアドレスがキャッシュアドレスレジス
タ２１８（ＣＡＲ２）、　２１Ａ（ＣＡＲ３）を介して
データアレイ２１Ｂ（ＤＡ）に人力されることにより、
データアレイ２１’Ｂの該当アドレスのデータがキャッ
シュデータレジスタ２ｉＧ（ＣＲ４）に読出される。該
読出データは、キャッシュデータレジスタ２２０（ＣＲ
１５）および切替回路２２１を介して、リプライデータ
レジスタ２２２〜２２４（ＥＯＤＲ，ＥＩＤＲ，ＩＰＤ
Ｒ）にセットされ要求元装置にリプライされる。

（２）キャッシュミスヒツトの場合は、比較器２０Ｆに
てキャッシュミスヒツトと判定され、主記憶アクセス処
理に移る。まず、要求アドレス（アドレスレジスタ２０
５）を切替回路２０Ｄで選択してＦＡＲレジスタ２０６
にてＦＡＲ変換し、メモリリクエストアドレスレジスタ
２０７　（ＭＱ八へ）を介して主記憶アクセス条件成立
時にはメモリアドレスレジスタ２０９　（ＭＡＲ）に該
要求アドレスをセットする。メモリバンクビジー等によ
り条件不成立のときは、該要求アドレスはメモリアドレ
スバッファ２０８　（ＭＡＲ）に格納され、待合わせが
行われる。メモリアドレスバッファ２０８格納アドレス
は、優先度の高い、条件成立のものからメモリアドレス
レジスタ２０９にセットしメモリアドレスカウントアツ
プレジスタ２２７を経て主記憶２２６に送出され、主記
憶読出要求が実行される。主記憶２２６では該当するア
ドレスのデータを所定のデータ長を単位（ブロックデー
タ）として読出し、メモリアクセス制御装置２０１ヘブ
ロツク転送する。メモリアクセス制御装置２０１はブロ
ックデータをメモリデータレジスタ２２５　（ＭＤＲ）
で受付け、切替回路２２１を介して要求元装置ヘリブラ
イする。また、これと同時にキャッシュメモリ２１Ｂの
置換行に対して該ブロックデータを書込む。置換行はＬ
　ＲＵ　（Ｌｅａｓｔ　ＲｅｃｅｎｔｌｙＵｓｅｄ）　
２１２により決定される。ここ、で、この置換行に対し
て、以前書込があった場合には、キャッシュメモリ２１
Ｂと主記憶２２６データの一致性保証のために、置換行
に格納されているデータは主記憶２２６に対してスワッ
プアウトする必要がある。

キャッシュメモリ２１Ｂデータのスワップアウト実行時
は、アドレスアレイ２０Ｅから読出され、スワッブアド
レスレジスタ２１４（ＳへＲ２）　−２１５（ＳＡＲ３
）２１６（ＳＡＲ４）をとおってきたスワップアドレス
の内、Ｌ　ＲＵ　２１２で決定されたレベルレジスタ２
１３に保持されている置換行に対するものが選択され、
スワップアドレスレジスタ２１７　（ＳＡＲＩ）にセッ
トされ、このアドレスによりデータアレイ２１Ｂ（Ｄ八
）のデータの読出アドレスおよび主記憶２２６への書込
みアドレスが作成される。データアレイ２１Ｂ読出デー
タは、レジスタ２１Ｃ（（：Ｒ４）、　２１０（ＣＨ３
Ｓ）を介し、スワップデータバッファ２１Ｅ（ＳＤＲ）
に格納され、メモリスワップレジスタ２１　Ｆ　（ＭＳ
Ｒ）から主記憶２２６ヘブロツク転送される。主記憶ア
クセス条件成立時、スワップ要求とともにメモリアドレ
スレジスタ２０９から送出された書込アドレスに従って
、該ブロックデータが主記憶２２６に書込まれる。

キャッシュミスヒツト時の主記憶２２６との上記データ
転送は、所定のデータ長を単位としたブロックデータに
より実行されている。ブロックデータのためメモリアド
レスレジスタ２０９出力はメモリアドレスカウントアツ
プレジスタ２２７にてデータ長たけカウントアツプされ
る。

なお、メモリアクセス制御装置２０１は、キャッシュミ
スヒツトした要求アドレスを認識しており、後続の同一
アドレスに対するキャッシュミスヒツトしたメモリアク
セス要求が受付けられると、パイプ処理で待合わせ、先
行するキャッシュミスヒツトのメモリ読出要求により主
記憶２２６データをキャッシュメモリ２１Ｂ上に読出し
てから、改めてキャッシュメモリの該当アドレスをアク
セスするようになっている。

〔発明が解決しようとする問題点〕

上述した従来のメモリアクセス制御装置では、配下の各
処理装置からのメモリアクセス要求は９０％以上の確率
でキャツシュヒツトするため、メモリデータの読出し、
あるいは書込みは、はとんどの場合メモリアクセス制御
装置のキャッシュメモリに対して実行されており、キャ
ッシュミスヒツト時の主記憶アクセスによる処理性能の
低下はキャツシュヒツトによる性能アップにより相対的
にカバーされていた。しかも先行するキャッシュミスヒ
ツトしたメモリアクセス要求の主記憶読出ブロックデー
タ内に、後続するメモリアクセス要求の要求データがあ
るときは、キャッシュミスヒツトではあるが先行するメ
モリアクセス要求に対する主記憶データ（ブロックデー
タ）がキャッシュメモリ上に読出されるのを待ってから
キャッシュメモリをアクセスするため、主記憶へのアク
セス連発は未前に抑止されていた。

しかし、キャッシュメモリの切離しが可能なメそりアク
セス制御装置で、キャッシュメモリの障害発生時等にキ
ャッシュメモリを切離しているとき、またはコストおよ
び物理的問題等により、キャッシュメモリを持たないメ
モリアクセス制御装置においては、常に主記憶をアクセ
スせねばならす、キャッシュメモリが存在する場合との
メモリアクセス要求処理の性能差は大きな問題であった
。

〔問題点を解決するための手段〕

本発明のメモリアクセス制御装置は、 先行するメモリ読出要求に対するメモリ読出データの同
一ブロック内のアドレスから読出しを開始する後続メモ
リ読出要求が存在する場合、該先行メモリ読出要求の要
求アドレスと該後続メモリ読出要求の要求アドレスとを
比較し、その差分を判定するアドレス比較手段と、 該先行メモリ読出要求による、メモリに供給される読出
アドレスに対して、該アドレス比較手段により割出され
たアドレス差分たけ連続的にアドレスを付加するアドレ
スカウントアツプ手段と、 前記アドレス比較手段により、後続メモリ読出要求の要
求アドレスが、先行メモリ読出要求に対するブロック内
であると判断された場合には、後続メモリ読出要求のメ
モリアクセスを抑止するメモリアクセス抑止手段と、 データバッファと、 前記アドレスカウントアツプ手段によりアドレス差分だ
けアドレスを付加して発行された、前記先行メモリ読出
要求に対するメモリ読出データに　０ おいて、該先行メモリ読出要求に対するブロックデータ
は所定の要求元に対して転送し、該メモリアクセスを抑
止された後続メモリ読出要求に対するブロックデータは
、データバッファに一時的にバッファリングするデータ
切換手段と、該後続メモリ読出要求の要求元へのデータ
転送タイミングを制御するタイミング制御手段とを有し
ている。

〔作用〕

したがって、先行メモリ・ブロック読出のアドレス範囲
内に後続メモリ読出の先頭アドレスが包含されている場
合は、同一データの２度読出しを避け、即ち、後続メモ
リ読出をキャンセルし、メモリ・データ受付部のデータ
バッファに、先行メモリ・ブロック読出で読出された、
後続メモリ読出に対するデータを格納して、このデータ
バッファに保存されたデータを後続メモリ読出要求の要
求元に返すことができる。即ち、連続するブロック読出
しのアドレスが重複するときは、その重複アドレス幅が
広い程、２度読みの無駄が改善１ され、連続するブロック読出しの全体的なアクセスタイ
ムを短縮し、性能を改善をすることが可能となる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のメモリアクセス制御装置の一実施例の
ブロック図である。第３図との対応では、その主記憶ア
クセス制御をする部分、および主記憶読出データの要求
元装置へのリプライ部分を表現しており、キャッシュメ
モリ回りに関しては省略されている。

以下、□配下の処理装置からのメモリアクセス要求の内
、読出要求の処理について第１図を参照して説明する。

メモリアクセス制御装置１０１配下の処理装置ｃｐｕｏ
、　ｃｐｕｌ、　ｒｏｐから要求アドレス受付レジスタ
１０３、〜１０３３（ＥＯＡＲ，ＥＩＡＲ，ＩＰＰＨ１
に受付けられたメモリアクセス要求は、優先度に従いメ
モリアクセス制御装置１０１のポート部で選択され、そ
の　２ 要求アドレスはアドレスレジスタ１０４　（ＡＲＩ）に
セットされ、次のステップで、Ｆ　Ａ　Ｒ１０５により
主記憶１０２アクセスのためのＦＡＲ変換されたアドレ
スがメモリリクエストアドレスレジスタ１０６（Ｍ１０
６（にセットされる。ここで、主記憶１０２に対するア
クセス条件成立時には、該変換後アドレスがメモリアド
レスレジスタＩＯＡにセットされ、主記憶１０２へのア
クセス処理が実行される。また、バンクビジーやインタ
フェースビジーにより条件不成立時には、該要求アドレ
スはメモリアドレスバッファ１０７に格納され、待合せ
が行なわれる。

メモリアドレスバッファ１０７にて待合せ状態のメモリ
アクセス要求は、主記憶アクセス条件成立のものの内、
高優先でファースト・イン（Ｆｉｒｓｔｉｎ）のものか
ら選択され、メモリアドレスレジスタＩＯＡ（ＭＡＲ）
に読出され、主記憶１０２に対する読出要求が発行され
る。主記憶１０２からのデータ読出しをブロックデータ
で実行するために、該要求アドレスをブロックの先頭ア
ドレスとして、そのデータ長だけ、メモリアドレスカウ
ントレジスタ　３ １０Ｅ（ＭＡＧＲ）にて順次カウントアツプし、主記憶
１０２に送出する。主記憶１０２はこの読出要求を受け
ると、該当するアドレスのデータ（ブロックデータ）を
読出して、メモリアクセス制御装置１０１ヘブロツク転
送する。メモリアクセス制御装置１０１は該ブロックデ
ータをメモリデータレジスタ１１０　（ＭＤＲ）で受付
け、切換回路１１２を介して要求元の処理装置ヘリブラ
イする。

以上が一般的なメモリ読出要求処理の流れであるが、こ
のとき、メモリリクエストアドレスレジスタ１０６また
はメモリアドレスバッファ１０７に格納された後続のメ
モリアクセス要求のアドレスが、メモリアドレスレジス
タＩＯへに格納されている先行メモリアクセス要求のア
ドレスからカウントアツプして生成されるブロック読出
アドレス内に含まれる場合は、比較器１０９．１０８お
よびアドレス制御部１０Ｇからなるアドレス比較手段に
よりそれを判断する。ここで、メモリアクセス要求の要
求アドレスは、ブロックデータの読出開始アドレスであ
り、メモリリクエストアドレスレジスタ　４ １０６出力またはメモリアドレスバッファ１０７の最優
先出力が選択され、メモリアドレスレジスタ１０Ａにセ
ットされる。比較器１０９はメモリアドレスレジスタＩ
ＯＡとメモリリクエストアドレスレジスタ１０６とのア
ドレス差分を、比較器１０８はメモリアドレスバッファ
１０７最優先出力とメモリアドレスレジスタ１〇八との
アドレス差分を検出し、アドレス制御部１０Ｇに報告す
る。アドレス制御部１０Ｇはブロックデータのアドレス
範囲を認識しており、比較器１０９．１０８で検出した
アドレス差分から、後続メモリアクセス要求の要求アド
レスが、先行メモリアクセス要求のブロックデータのア
ドレス内に含まれているか否かを判定することができる
。次に、アドレス制御部１０Ｇは、後続要求アドレスが
先行要求のブロックアドレス内に含まれていると判断す
ると、アドレスカウントアツプ回路１０Ｄと、後続メモ
リアクセス要求の主記憶アクセス抑止部ＪＯＢおよびタ
イミング制御部１０Ｆに対してこれを報告する。アドレ
スカウントアツプ回路１０Ｄはメモリアドレスレジスタ
ＩＯＡにセットさ　５ れた先行メモリアクセス要求の１ブロック分のアドレス
に対して後付で前記アドレス差分をカウントアツプする
。このカウントアツプにより、両メモリアクセス要求の
ブロックアドレスを含んだメモリアドレスカウントアツ
プレジスタＩＯＥ出力は主記憶１０２に送出され、主記
憶１０２ではその該当アドレスのブロックデータ（アド
レス差分を追加した）を読出して、メモリアクセス制御
装置１０１に対してブロック転送する。このとき、後続
メモリアクセス要求は、主記憶アクセス抑止部１０Ｂに
より、主記憶１０２に対するアクセスの実行を抑止され
る。

主記憶１０２からメモリアクセス制御装置１０１に転送
されてきたブロックデータはメモリデータレジスタ１１
０で受付けられるが、このブロックデータの内、先行メ
モリアクセス要求に対するデータは、切換回路１１２、
リプライデータレジスタ１１３１〜１１３３（ＥＯＤＲ
，ＥＩＤＲ，ＩＰＤＲ）を介して要求元処理装置ｃｐｕ
ｏまたはＣＰ旧またはＩＯＰにリプライされる。一方、
主記憶１０２に対するアクセスを抑　６ 止された後続要求に対する読出データ分は、これと平行
して、同時にメモリデータバッファＩｌｌに格納され、
タイミング制御部１０Ｆの制御で適切なタイミングに要
求元処理装置にリプライされる。

タイミング制御部１０Ｆは、アドレス制御部１０Ｇから
の報告を受け、後続メモリアクセス要求に対する読出デ
ータのメモリデータバッファ１１１への格納タイミング
と受付順やメモリアクセスタイム等で決定される要求元
装置へのリプライタイミングとを認識し、主記憶１０２
から読出したデータのバッファリングおよび要求元への
リプライの切換えと、そのタイミングを制御する。

第２図は読出ブロックデータの一例を示す図である。先
行メモリ読出要求の要求アドレスをＡ、後続メモリ読出
要求の要求アドレスをＢおよびブロックデータのアドレ
ス幅をαとする。本実施例では、アドレスＡからＢ十α
のデータが一度のアクセスて連続的に読出される。その
内、先行メモリ読出要求に対するブロックデータ、即ち
アドレスＡからＡ＋αまでのブロックデータがメモリ、
１プ データレジスタ１１０、切換回路１１２を介して要求元
にリプライされ、後続メモリ読出要求に対するブロック
データ、即ちアドレスＢからＢ＋αまでのデータがメモ
リデータバッファ１１に格納され、適切なタイミングで
要求元にリプライされる。アドレスＢからＡ＋αに対す
るデータは先行メモリ読出要求元へのリプライと平行し
て、メモリデータバッファ１１１への格納が実行される
ことになる。

〔発明の効果〕

以上説明したように本発明は、キャッシュメモリを持た
ないメモリアクセス制御装置、またはキャッシュメモリ
切離可能なメモリアクセス制御装置のキャッシュメモリ
切離中において、先行メモリ読出要求の主記憶に対する
読出ブロックデータのアドレス範囲内に後続メモリ読出
要求の読出開始アドレスが存在する場合には、後続メモ
リ読出要求の主記憶アクセスをキャンセルし、両続出要
求の要求アドレス差分だけ、先行メモリ読出要求の（カ
ウントアツプされた）ブロックデータの　８ 読出アドレスに付加してカウントアツプし、主記憶を読
出すことにより、アクセスタイムの非常に長い主記憶に
対するアクセス回数が減り、各処理装置からのメモリア
クセス要求の処理性能が向上する効果がある。

【図面の簡単な説明】

第１図は本発明のメモリアクセス制御装置の実施例のブ
ロック図、第２図は主記憶１０２から読出されるブロッ
クデータの一例を示す図、第３図は従来例を示すブロッ
ク図である。 １０１・・・メモリアクセス制御装置 １０２・・・主記憶 １０３１〜１０３３−・・要求アドレス受付レジスタ１
０４・・・アドレスレジスタ １０５・・・ＦＡＲ ＋０６・・・メモリリクエストアドレスレジスタ１０７
・・・メモリアドレスバッファ １０８、１０９−・・比較器 １０Ａ・・・メモリアドレスレジスタ １０Ｂ・・・メモリアクセス抑止部 　９ １０Ｇ・・・アドレス制御部 １０Ｄ・・・アドレスカウントアツプ回路１０Ｅ−・・
メモリアドレスカウントアツプレジスタ１０　Ｆ−・・
タイミング制御部 １１０−・・メモリデータレジスタ １１１・・・メモリデータバッファ

Claims (1)

1. 【特許請求の範囲】 配下の各処理装置からのメモリ読出要求に対して、所定
   のデータ長をブロック単位とするブロックデータ転送で
   メモリデータ読出を実行可能な、キャッシュメモリを持
   たないあるいは切離し可能なメモリアクセス制御装置に
   おいて、 キャッシュメモリが存在しないときに、先行するメモリ
   読出要求に対するブロックデータであるメモリ読出デー
   タの同一ブロック内のアドレスから読出しを開始する後
   続メモリ読出要求が存在する場合、該先行メモリ読出要
   求の要求アドレスと該後続メモリ読出要求の要求アドレ
   スとを比較し、その差分を判定するアドレス比較手段と
   、該先行メモリ読出要求によりメモリに供給される読出
   アドレスに対して、該アドレス比較手段により割出され
   たアドレス差分だけ、後続メモリ読出要求がブロックデ
   ータ読出であれば、連続的にアドレスを付加するアドレ
   スカウントアップ手段と、 前記アドレス比較手段により、後続メモリ読出要求の要
   求アドレスが、先行メモリ読出要求に対するブロック内
   であると判断された場合には、後続メモリ読出要求のメ
   モリアクセスの実行を抑止するメモリアクセス抑止手段
   と、 データバッファと、 前記アドレスカウントアップ手段によりアドレス差分だ
   けアドレスを付加して発行された、前記先行メモリ読出
   要求に対するメモリ読出データにおいて、該先行メモリ
   読出要求に対するブロックデータは所定の要求元に対し
   て転送し、該メモリアクセスを抑止された後続メモリ読
   出要求に対するブロックデータは、データバッファに一
   時的にバッファリングするデータ切換手段と、 該後続メモリ読出要求の要求元へのデータ転送タイミン
   グを制御するタイミング制御手段とを有することを特徴
   とするメモリアクセス制御装置。