JPH0336843A - Packet exchange - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパケット交換機に関し、特にハードウェア回路
のみで交換機能を実現する高速パケットスイッチを有す
るパケット交換機に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a packet switch, and more particularly to a packet switch having a high-speed packet switch that realizes a switching function using only hardware circuits.
従来のパケット交換機は、入力パケットの書き込みおよ
び蓄積を行なう共有メモリ回路に通常の一般的なメモリ
を用い、メモリ書き込み時にその書き込みパケットの宛
先に応じて、メモリ上の予め定められた宛先対応のメモ
リ領域内に書き込み、読み出し時には、パケットの出力
を行なう宛先対応のメモリ領域に対して読み出し動作を
行なっていた。Conventional packet switching equipment uses a normal general memory for the shared memory circuit that writes and stores input packets, and when writing to the memory, the memory corresponding to the predetermined destination is selected according to the destination of the write packet. When writing to or reading from an area, a read operation is performed with respect to a memory area corresponding to the destination to which the packet is to be output.
さらに、メモリ上の予め定められた宛先対応のメモリ領
域内で、既にパケットの書き込みを行ったことで塞りと
なっているアドレスを示す書き込みポインタアドレスレ
ジスタと、読み出しを既に行なったことで空きとなって
いるアドレスを示す読み出しポインタアドレスレジスタ
とを各々出力回線数分だけ設け、パケット情報の共有メ
モリ回路への書き込み時には、書き込みポインタアドレ
スレジスタから次に書き込み可能であるメモリ上のアド
レスを求め書き込み動作を行ない、その後書き込みポイ
ンタアドレスレジスタを＋１する。Furthermore, within the memory area corresponding to a predetermined destination in the memory, there is a write pointer address register that indicates the address that is occupied due to a packet write already performed, and a write pointer address register that indicates an address that is occupied due to a packet write already performed, and a write pointer address register that indicates an address that is occupied because a packet has already been written. read pointer address registers are provided for each output line, and when writing packet information to the shared memory circuit, the next writeable memory address is determined from the write pointer address register and the write operation is performed. and then increments the write pointer address register by 1.
読み出し時には読み出しポインタアドレスレジスタより
次に読み出すべきアドレスを求め、読み出し動作を行な
い、その後、読み出しポインタアドレスレジスタを＋１
する処理を行なっていた。When reading, find the next address to read from the read pointer address register, perform the read operation, and then set the read pointer address register to +1.
I was doing some processing.
先に述べた従来のパケット交換機は、パケットの宛先に
応じてメモリ上の予め定められた宛先対応のメモリ領域
に書き込みを行なうため、特定の宛先に対するパケット
情報のみが著しく多く発生した場合、該当する宛先対応
のメモリ領域は書き込んだパケット情報で一杯となって
しまい、他の宛先対応のメモリ領域内に空きがあっても
書き込むことができないため、その後発生したパケット
情報は紛失する状態が発生しやすく、これをさけるため
には、各々の宛先対応のメモリ領域を充分広くとる必要
があり、共有メモリ回路に非常に容量の大きなメモリが
必要とされるので経済的に負担が大きいという問題点が
あった。The conventional packet switching equipment mentioned above writes to a predetermined memory area corresponding to the destination in memory according to the destination of the packet, so if a significant amount of packet information for a specific destination is generated, the corresponding The memory area corresponding to the destination becomes full with written packet information, and even if there is space in the memory area corresponding to other destinations, it cannot be written to, so subsequent packet information is likely to be lost. In order to avoid this, it is necessary to have a sufficiently large memory area for each destination, and the shared memory circuit requires a very large memory capacity, which poses a heavy economic burden. Ta.
本発明のパケット交換機は、複数入力回線より入力する
パケットを１本のバス上に時間分割して多重を行なう多
重回路と、前記多重回路からの出力情報を転送する入力
時分割バスと、前記入力時分割バス上のパケットをメモ
リ内の空き領域に次マく）
に書き込み書き込んだパケットをこのパケット内の付加
情報を参照して宛先対応に出力し出力後は読み出しを行
なった前記パケットの格納されていた領域を空きとする
機能を有する共有メモリ回路と、前記共有メモリ回路か
ら順次宛先対応に読み出されたパケット情報をこのパケ
ットの宛先に対応する出力回線のタイムスロット位置に
入れることにより各堝宛先の異なるパケットを多重して
転送する出力時分割バスと、この出力時分割バス上のパ
ケットを前記タイムスロット位置から対応する出力回線
に出力する機能を有する分離回路とを有するパケット交
換機において、前記共有メモリ回路は特定の記号列を与
えられると前記共有メモリ回路内に格納されたパケット
情報との比較を行ない比較の結果を一致又は不一致信号
として出力すると同時に一致がとれた場合には一致した
前記パケット情報の存在する前記共有メモリ回路上のア
ドレスをパケット格納アドレスとして出力するという記
号列照合機能を有する連想記憶メモリ回路で構成し、前
記共有メモリ回路内の前記パケット格納アドレス内の１
ビットを空き塞りを示す表示ビットに割りあて、前記表
示ビットの領域のすべてのビットに対して空きの値との
比較照合を行なうことでパケット格納アドレス内の空き
のアドレスを検出し、宛先情報も含めて入力パケットの
書き込みと前記表示ビットの塞り状態への書き換えを行
ない、前記パケットの読み出し時には前記パケット内の
宛先情報を記憶する領域に対して出力する宛先の値との
比較照合動作を行ない前記出力する宛先と同じ宛先のパ
ケットの存在するアドレスを検出し、このアドレスの情
報を読み出すことで出力する宛先に対応する出回線への
パケット出力を順次行ない前記パケット出力後は前記表
示ビットの値を空き状態に書き換え次に入力するパケッ
トの書き込み動作を可能とする構成とし、又、共有メモ
リ回路は、パケット情報の中の宛先情報を含む付加情報
のみを書き込み蓄積し空き塞りを示す表示ビットを比較
照合することでパケットの書き込み可能アドレスを知り
前記宛先情報に対する比較照合により特定の宛先のパケ
ットの格納アドレスを知ることができる機能を有する連
想記憶メモリと、前記パケット情報の中の付加情報を除
いた通信情報を専門に書き込み蓄積する機能を有するメ
モリ回路とから構成され、前記連想記憶メモリ回路とメ
モリ回路に対しての前記パケット情報の書き込み時に前
記表示ビットの示す空き領域のアドレスを共通に使用し
それぞれ前記パケット情報の宛先情報を含む前記付加情
報と前記通信情報の書き込みとを行ない読み出し時には
前記連想記憶メモリ回路の照合動作から得られたアドレ
スを用いて連想記憶メモリ回路及び、メモリ回路からの
パケット情報の読み出しを行なうことにより、宛先に対
応したパケット情報を順次出力する機能を有する構成と
してもよい。The packet switching device of the present invention includes a multiplex circuit that time-divides and multiplexes packets input from a plurality of input lines onto one bus, an input time division bus that transfers output information from the multiplex circuit, and an input time division bus that transfers output information from the multiplex circuit. The packet on the time-division bus is written to the next free area in the memory.The written packet is output to the destination by referring to the additional information in this packet, and after being output, the read packet is stored. A shared memory circuit that has a function of freeing up the area that was previously stored, and a shared memory circuit that sequentially reads packet information corresponding to the destination from the shared memory circuit and inputs it into the time slot position of the output line corresponding to the destination of this packet. In the packet switching device having an output time division bus for multiplexing and transferring packets to different destinations, and a separation circuit having a function of outputting the packets on the output time division bus from the time slot position to the corresponding output line, When the shared memory circuit is given a specific symbol string, it compares it with the packet information stored in the shared memory circuit and outputs the result of the comparison as a match or mismatch signal, and at the same time, if a match is found, the same message is sent to the shared memory circuit. A content addressable memory circuit having a symbol string matching function of outputting an address on the shared memory circuit where packet information exists as a packet storage address, and one of the packet storage addresses in the shared memory circuit.
By allocating a bit to the display bit indicating free/occupied and comparing all the bits in the display bit area with the free value, the free address in the packet storage address is detected, and the destination information is detected. Writes the input packet including the input packet and rewrites the display bit to the blocked state, and when reading the packet, performs a comparison operation with the destination value to be output to the area for storing destination information in the packet. Detect the address where a packet with the same destination as the output destination exists, read the information of this address, and sequentially output the packet to the output line corresponding to the output destination. After outputting the packet, the display bit is The configuration is such that the value is rewritten to an empty state to enable the write operation of the next input packet, and the shared memory circuit writes and stores only additional information including destination information in the packet information, and displays an indication that the space is full. an associative memory having a function of knowing the writable address of a packet by comparing and checking bits and knowing the storage address of a packet of a specific destination by comparing and checking the destination information; and additional information in the packet information. and a memory circuit that has a function of specifically writing and storing communication information excluding communication information, and when writing the packet information to the associative memory circuit and the memory circuit, the address of the free area indicated by the display bit is shared. The additional information including the destination information of the packet information and the communication information are written respectively, and when reading, the address obtained from the matching operation of the associative memory circuit is used to write the associative memory circuit and the memory circuit. The configuration may have a function of sequentially outputting packet information corresponding to the destination by reading packet information from the destination.
次に本発明に関して図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第１の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.
さまざまな宛先を有するパケットが入力する入力回線１
，２．３上のパケットは、多重回路４により全回線のパ
ケットが時分割多重される。多重化は、入力回線１，２
．３に対応して入力パケットを入れるタイムスロット位
置が決まっており、タイムスロットは入力回線数分設け
るため、すべての入力回線１，２．３から同時にパケッ
トの入力があっても多重化することができる。多重化さ
れたパケットは入力時分割バス５によりパケットを一時
的に蓄積する共有メモリ回路６に転送され、共有メモリ
回路６内の連想記憶メモリ回路１４に書き込まれる。こ
こで連想記憶メモリ回路１４は、順次回路とメモリとか
ら構成され、少なくとも１つ以上の有限個の記号列を書
き込み登録することが可能で、外部から遂次記号単位で
入力される記号列と、登録したすべての登録済み記号列
とを同時に比較照合し、登録された記号列のうちのどれ
か一つ以上と一致がとれた場合には、一致表示信号と一
致した登録記号列の登録アドレスとを出力する機能を有
している。書込制御回路１２は入力時分割バス５からパ
ケットが到着した場合に、連想記憶メモリ回路１４に対
して空き状態の照合動作を指示し、空きアドレスが得ら
れた場合にはこのアドレスに、到着したパケットを書き
込むと同時に連想記憶メモリ回路１４内の空き塞がり表
示ビットを塞がり表示とする。出力時分割バス７は共有
メモリ回路６から読み出されたパケットを出力回線９，
１０．１１に転送するためのもので出力回線９，１０．
１１に対応したタイムスロットを有しており、特定のタ
イムスロット内に入れられたパケットはそのタイムスロ
ット位置に対応する出力回線９，１０．１１に出力され
る。読出制御回路１３は、連想記憶メモリ回路１４から
のパケットの読み出しを制御するためのもので、出力時
分割バス７上のタイムスロットに対応する出力回線への
パケットを選択出力するため、連想記憶メモリ回路１４
に対して宛先情報による比較照合動作を行なう。このと
き共有メモリ回路６上に出力すべきパケットがあれば、
比較照合動作によって得られたパケットの格納アドレス
を基にしてパケットの読み出しを行ない、その後連想記
憶メモリ回路１４上の空き塞り表示ビットを塞り表示か
ら空き表示へと書き換えておく。Input line 1 where packets with various destinations enter
, 2.3, the packets of all lines are time-division multiplexed by the multiplexing circuit 4. Multiplexing is done using input lines 1 and 2.
．． The time slot positions for inputting input packets are determined corresponding to 3, and the time slots are provided for the number of input lines, so even if packets are input from all input lines 1, 2, and 3 at the same time, multiplexing is not possible. can. The multiplexed packets are transferred via the input time division bus 5 to a shared memory circuit 6 that temporarily stores the packets, and are written to an associative memory circuit 14 within the shared memory circuit 6. Here, the associative memory circuit 14 is composed of a sequential circuit and a memory, and is capable of writing and registering at least one or more finite number of symbol strings, and is capable of writing and registering at least one or more finite number of symbol strings. , all the registered symbol strings are compared and matched at the same time, and if a match is found with one or more of the registered symbol strings, the registered address of the registered symbol string that matches the match display signal. It has a function to output . When a packet arrives from the input time-division bus 5, the write control circuit 12 instructs the associative memory circuit 14 to check the empty state, and if a free address is obtained, the write control circuit 12 writes the packet to this address. At the same time as writing the packet, the empty/occupied indicator bit in the associative memory circuit 14 is set to indicate occupancy. The output time division bus 7 transfers the packets read from the shared memory circuit 6 to output lines 9,
10.11, and the output lines 9, 10.
11, and a packet placed in a specific time slot is output to output lines 9, 10, and 11 corresponding to that time slot position. The read control circuit 13 is for controlling the readout of packets from the content addressable memory circuit 14, and selectively outputs packets to the output line corresponding to the time slot on the output time division bus 7. circuit 14
A comparison and verification operation is performed using the destination information. At this time, if there is a packet to be output on the shared memory circuit 6,
The packet is read out based on the storage address of the packet obtained by the comparison and verification operation, and then the vacant/occupied display bit on the content addressable memory circuit 14 is rewritten from a blocked display to an empty display.
第２図はパケットのメモリ上での基本構成を示す構成図
である。FIG. 2 is a block diagram showing the basic structure of a packet on a memory.
パケットは、通信をしたい情報を一定長のブロックに区
切った通信情報と、このパケットの宛先を示す宛先情報
とから成る。通信情報の長さが長い場合には、同一宛先
情報を有する複数のパケットに分解される。A packet consists of communication information in which the information to be communicated is divided into blocks of a fixed length, and destination information indicating the destination of this packet. If the communication information is long, it is broken down into multiple packets having the same destination information.
第３図は連想記憶メモリ１４内部のパケットの格納のよ
うすを示す構成図である。FIG. 3 is a block diagram showing how packets are stored inside the associative memory 14. As shown in FIG.
第２図で示す構成のパケットは、１つのアドレスに１つ
ずつ格納され、さらに各々の先頭位置に空き塞がり表示
ビットが付加された形式をたっている。The packets having the configuration shown in FIG. 2 are stored one at a time at each address, and a free/occupied indicating bit is added to each leading position.
次に、第１図、第２図、第３図を参照して動作を説明す
る。まず、第１図において、入力回線１．２．３から入
力する第２図に示される構成のパケットは、先頭部に宛
先情報を含んでいる。宛先情報を仮に出力回線９，１０
．１１に対応した番号とする。宛先「１」の値をもつの
は出力回線９に出力すべきパケットであるとする。同様
に宛先「２」の値は出力回線ｌＯを、「３」の値は出力
回線１１への出力パケットとする。これらのパケットは
、各入力回線１，２．３共非周期的に多重化されて入力
する。すべての入力回線１，２゜３からのパケットは、
多重回路５により時分割多重され連想記憶メモリ回路１
４に転送される。連想記憶回路１４は、第３図に示す構
成であり、書込制御回路１２が、空き塞がり表示ビット
に対して空き状態の照合動作を行なうと、連想記憶メモ
リ回路１４内に空きとなっているアドレスが存在するな
らば一致がとれ、かつ一致のとれたアドレスが出力され
る。空きの一致がとれない場合は、連想記憶メモリ回路
１４が既にオーバークローしていることを意味するため
、パケットの書き込みは不可能となり、発生したパケッ
トを廃棄する。Next, the operation will be explained with reference to FIGS. 1, 2, and 3. First, in FIG. 1, a packet having the configuration shown in FIG. 2 that is input from input line 1.2.3 includes destination information at the beginning. Temporarily output the destination information to lines 9 and 10.
．． The number corresponds to 11. It is assumed that packets having a destination value of "1" are to be output to the output line 9. Similarly, a value of destination "2" is set to the output line IO, and a value of "3" is set to the output packet to the output line 11. These packets are aperiodically multiplexed and input to each input line 1, 2.3. Packets from all input lines 1, 2゜3 are
The content addressable memory circuit 1 is time-division multiplexed by the multiplexing circuit 5.
Transferred to 4. The associative memory circuit 14 has the configuration shown in FIG. 3, and when the write control circuit 12 performs an operation to check the empty state of the empty/occupied display bit, the associative memory circuit 14 becomes empty. If the address exists, a match is made and the matched address is output. If the free space cannot match, it means that the associative memory circuit 14 has already overcrowded, so it becomes impossible to write a packet, and the generated packet is discarded.
一定時間パケットを廃棄していると連想記憶メモリ回路
からパケットが読み出されているため、空き領域ができ
、空きの照合で一致がとれるようになり、書き込み動作
が可能となる。このようにして得られた空きのアドレス
を用いて書込制御回路１２はパケットを書き込む。この
時空き塞がり表示ビットを塞がりの値としてパケットと
同時に書き込む。When packets are discarded for a certain period of time, the packets are being read from the associative memory circuit, so a free area is created, a match can be found by checking the free space, and a write operation becomes possible. The write control circuit 12 writes a packet using the free address obtained in this way. At this time, the empty/occupied display bit is written as the occupied value at the same time as the packet.
出力時分割バス７は、出力回線９，１０．１１に対応し
たタイムスロットを有しており、各出力回線９，１０．
１１へのタイムスロットが順次現れ、１周期で再び同一
回線へのタイムスロットが出現する。続出制御回路１３
は、このタイムスロットに合せて、対応する出力回線９
，１０゜１１へのパケットを読出すよう動作する。今、
出力回線９へのタイムスロットが始まったとする。The output time division bus 7 has time slots corresponding to the output lines 9, 10.11.
The time slots for the same line appear in sequence, and the time slots for the same line appear again in one cycle. Successive control circuit 13
is the corresponding output line 9 according to this time slot.
, 10°11. now,
Assume that a time slot to output line 9 has started.
読出制御回路１３は、連想記憶メモリ１４上の宛先情報
と空き塞がり表示に対して照合動作を行なう。照合のた
めの条件は、出力回線９に対応する宛先「１」の値を持
ちかつ塞がりとなっているアドレスである。照合動作で
一致がとれなければ出力すべきパケットはないことにな
り、読み出しは行なわない。一致がとれた場合は、一致
したアドレス上に出力回線９に出すべきパケットが存在
していることになるのでこのパケットを読み出し、その
後空き塞がり表示ビットを塞がりから空き状態の値に書
き換え、パケットの書き込みをそのアドレスに対して行
なえるようにする。以下同様に出力時分割バス７上で出
力回線１０に対応するタイムスロットが次に出現すると
、宛先「２」 と塞がり状態とで照合動作を行ない、パ
ケットの読み出し動作を行う。The read control circuit 13 performs a verification operation on the destination information on the associative memory memory 14 and the empty/full display. The conditions for verification are that the destination address corresponding to the output line 9 has a value of "1" and is blocked. If no match is found in the matching operation, there is no packet to be output, and no reading is performed. If a match is found, there is a packet to be sent to the output line 9 on the matched address, so read this packet, then rewrite the empty/occupied display bit from the occupied value to the empty value, and read the packet. Allows writing to that address. Similarly, when a time slot corresponding to the output line 10 appears next on the output time division bus 7, a comparison operation is performed between the destination "2" and the busy state, and a packet read operation is performed.
第４図は第１図で示されるパケット交換機の共有メモリ
回路６を一般のメモリ回路１５と連想記憶メモリ回路１
６とから成る構成とした第２の実施例のブロック図であ
る。又、第５図は共有メモリ回路の内部のパケットの格
納のようすを示す構成図である。第５図に示すように宛
先情報及び空き塞がりビットは連想記憶メモリ回路１６
に収容されるため、第１図に示すパケット交換機と同様
に空きの照合動作や、宛先対応の照合動作をすることが
可能である。通信情報は照合動作に関与しないため、通
常のメモリ回路１５に記憶する。情報を格納するアドレ
スは連想記憶メモリ回路１６およびメモリ回路１５につ
いて、同一パケットの情報は同一アドレスに格納するも
のとしておく。FIG. 4 shows the shared memory circuit 6 of the packet switch shown in FIG.
FIG. 6 is a block diagram of a second embodiment having a configuration consisting of 6. Further, FIG. 5 is a configuration diagram showing how packets are stored inside the shared memory circuit. As shown in FIG.
Since the packet switch is accommodated in the packet exchanger shown in FIG. 1, it is possible to perform vacancy verification operations and destination-based verification operations in the same way as the packet switch shown in FIG. Since the communication information is not involved in the verification operation, it is stored in the normal memory circuit 15. It is assumed that information of the same packet is stored at the same address for the content addressable memory circuit 16 and the memory circuit 15.
このため基本動作は第１図のパケット交換機と同じであ
る。Therefore, the basic operation is the same as that of the packet switch shown in FIG.
わ
以上説明しなように本発明は、共有メモリ回路に記号列
照合機能を有する連想記憶メモリを利用することで、メ
モリの使用法を宛先ごとに分割して使用する必要がなく
なり、メモリ上に空き領域さえあれば、どの宛先のパケ
ットでもメモリに格納することが可能となる。従って、
従来の方法に比ベメモリの容量を大幅に少なくすること
が可能となり、従来に比べ経済的に負担の少ない安価な
パケット交換機を提供することが可能となる効果がある
。この差は従来の方法ではメモリ容量が回線数に比例し
て増大するため、多数の回線を収容するパケット交換に
おいて顕著となる。Without further explanation, the present invention utilizes an associative memory having a symbol string matching function in a shared memory circuit, thereby eliminating the need to divide the memory usage for each destination, and making it possible to As long as there is free space, packets for any destination can be stored in memory. Therefore,
It is possible to significantly reduce the memory capacity compared to the conventional method, and there is an effect that it is possible to provide an inexpensive packet switch that is less economically burdensome than the conventional method. This difference becomes noticeable in packet switching that accommodates a large number of lines because in the conventional method, memory capacity increases in proportion to the number of lines.
第１図は本発明の第１の実施例のブロック図、第２図は
パケットのメモリ上での基本構成を示す構成図、第３図
は連想記憶メモリ内部のパケットの格納のようすを示す
構成図、第４図は本発明の第２の実施例のブロック図、
第５図は第４図のパケット交換機の共有メモリ回路のパ
ケットの格納のようすを示す構成図である。
１．２．３・・・・・・入力回線、４・・・・・・多重
回路、５・・・・・・入力時分割バス、６・・・・・・
共有メモリ回路、７・・・・・・出力時分割バス、８・
・・・・・分離回路、９゜１０．１１・・・・・・出力
回線、１２・・・・・・書込制御回路、１３・・・・・
・読出制御回路、１４．１６・・・・・・連想記憶メモ
リ回路、１５・・・・・・メモリ回路。FIG. 1 is a block diagram of the first embodiment of the present invention, FIG. 2 is a configuration diagram showing the basic configuration of packets on memory, and FIG. 3 is a configuration diagram showing how packets are stored inside the associative memory memory. 4 is a block diagram of a second embodiment of the present invention,
FIG. 5 is a block diagram showing how packets are stored in the shared memory circuit of the packet switch of FIG. 4. 1.2.3...Input line, 4...Multiple circuit, 5...Input time division bus, 6...
Shared memory circuit, 7... Output time division bus, 8.
... Separation circuit, 9゜10.11 ... Output line, 12 ... Write control circuit, 13 ...
- Read control circuit, 14.16... content addressable memory circuit, 15... memory circuit.
Claims (1)
に時間分割して多重を行なう多重回路と、前記多重回路
からの出力情報を転送する入力時分割バスと、前記入力
時分割バス上のパケットをメモリ内の空き領域に次々と
書き込み書き込んだパケットをこのパケット内の付加情
報を参照して宛先対応に出力し出力後は読み出しを行な
った前記パケットの格納されていた領域を空きとする機
能を有する共有メモリ回路と、前記共有メモリ回路から
順次宛先対応に読み出されたパケット情報をこのパケッ
トの宛先に対応する出力回線のタイムスロット位置に入
れることにより各々宛先の異なるパケットを多重して転
送する出力時分割バスと、この出力時分割バス上のパケ
ットを前記タイムスロット位置から対応する出力回線に
出力する機能を有する分離回路とを有するパケット交換
機において、前記共有メモリ回路は特定の記号列を与え
られると前記共有メモリ回路内に格納されたパケット情
報との比較を行ない比較の結果を一致又は不一致信号と
して出力すると同時に一致がとれた場合には一致した前
記パケット情報の存在する前記共有メモリ回路上のアド
レスをパケット格納アドレスとして出力するという記号
列照合機能を有する連想記憶メモリ回路で構成し、前記
共有メモリ回路内の前記パケット格納アドレス内の１ビ
ットを空き塞りを示す表示ビットに割りあて、前記表示
ビットの領域のすべてのビットに対して空きの値との比
較照合を行なうことでパケット格納アドレス内の空きの
アドレスを検出し、宛先情報も含めて入力パケットの書
き込みと前記表示ビットの塞り状態への書き換えを行な
い、前記パケットの読み出し時には前記パケット内の宛
先情報を記憶する領域に対して出力する宛先の値との比
較照合動作を行ない前記出力する宛先と同じ宛先のパケ
ットの存在するアドレスを検出し、このアドレスの情報
を読み出すことで出力する宛先に対応する出回線へのパ
ケット出力を順次行ない前記パケット出力後は前記表示
ビットの値を空き状態に書き換え次に入力するパケット
の書き込み動作を可能とすることを特徴とするパケット
交換機。 ２ 共有メモリ回路はパケット情報の中の宛先情報を含
む付加情報のみを書き込み蓄積し空き塞りを示す表示ビ
ットを比較照合することでパケットの書き込み可能アド
レスを知り前記宛先情報に対する比較照合により特定の
宛先のパケットの格納アドレスを知ることができる機能
を有する転送記憶メモリと、前記パケット情報の中の付
加情報を除いた通信情報を専門に書き込み蓄積する機能
を有するメモリ回路とから構成され、前記連想記憶メモ
リ回路とメモリ回路に対しての前記パケット情報の書き
込み時に前記表示ビットの示す空き領域のアドレスを共
通に使用しそれぞれ前記パケット情報の宛先情報を含む
前記付加情報と前記通信情報の書き込みとを行ない読み
出し時には前記連想記憶メモリ回路の照合動作から得ら
れたアドレスを用いて連想記憶メモリ回路及びメモリ回
路からのパケット情報の読み出しを行なうことにより、
宛先に対応したパケット情報を順次出力する機能を有す
ることを特徴とする第１項記載のパケット交換機。[Scope of Claims] 1. A multiplex circuit that time-divides and multiplexes packets input from a plurality of input lines onto one bus, an input time-division bus that transfers output information from the multiplex circuit, and the input Packets on the time-division bus are written one after another into an empty area in the memory.The written packets are output according to the destination by referring to the additional information in this packet, and after being output, the area where the packets were stored is read out. A shared memory circuit having a function of making space available, and packet information sequentially read out from the shared memory circuit corresponding to the destination, are input into the time slot position of the output line corresponding to the destination of this packet, thereby resolving packets with different destinations. In the packet switching device, the shared memory circuit has an output time division bus that multiplexes and transfers the data, and a separation circuit that has a function of outputting the packets on the output time division bus from the time slot position to the corresponding output line. When a specific symbol string is given, it is compared with the packet information stored in the shared memory circuit, and the result of the comparison is output as a match or mismatch signal. At the same time, if a match is found, the existence of the matched packet information is performed. a content addressable memory circuit having a symbol string matching function of outputting an address on the shared memory circuit as a packet storage address, and one bit in the packet storage address in the shared memory circuit is used to indicate a vacant/occupied state. Allocate it to the display bit and compare all bits in the display bit area with free values to detect the free address in the packet storage address and write the input packet including the destination information. and rewrites the display bit to a blocked state, and when reading the packet, performs a comparison operation with the value of the destination to be output to the area for storing destination information in the packet, and determines whether the destination is the same as the destination to be output. The address where the destination packet exists is detected, and by reading the information of this address, the packets are sequentially output to the output line corresponding to the output destination. After the packet is output, the value of the display bit is rewritten to an empty state and the next A packet switching device characterized in that it is capable of writing packets input to the device. 2 The shared memory circuit writes and stores only the additional information including the destination information in the packet information, and by comparing and checking the display bits indicating free space and fullness, the shared memory circuit learns the writable address of the packet and identifies the specified address by comparing and checking the destination information. It is composed of a transfer storage memory that has a function of knowing the storage address of the destination packet, and a memory circuit that has a function of writing and storing communication information excluding additional information in the packet information. When writing the packet information to a storage memory circuit and a memory circuit, the address of the free area indicated by the display bit is commonly used to write the additional information including destination information of the packet information and the communication information, respectively. By reading the packet information from the associative memory circuit and the memory circuit using the address obtained from the matching operation of the associative memory circuit at the time of readout,
2. The packet switching device according to claim 1, having a function of sequentially outputting packet information corresponding to a destination.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17235489A JPH0834481B2 (en) | 1989-07-03 | 1989-07-03 | Packet switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17235489A JPH0834481B2 (en) | 1989-07-03 | 1989-07-03 | Packet switch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0336843A true JPH0336843A (en) | 1991-02-18 |
| JPH0834481B2 JPH0834481B2 (en) | 1996-03-29 |
Family
ID=15940346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17235489A Expired - Lifetime JPH0834481B2 (en) | 1989-07-03 | 1989-07-03 | Packet switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834481B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055234A (en) * | 1996-06-06 | 2000-04-25 | Nec Corporation | ATM switching control method and ATM switch having shared cell memory |
| JP2001511559A (en) * | 1997-07-28 | 2001-08-14 | ネグザビット・ネットワークス，リミテッド・ライアビリティー・カンパニー | Multi-port internal cache DRAM |
-
1989
- 1989-07-03 JP JP17235489A patent/JPH0834481B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055234A (en) * | 1996-06-06 | 2000-04-25 | Nec Corporation | ATM switching control method and ATM switch having shared cell memory |
| JP2001511559A (en) * | 1997-07-28 | 2001-08-14 | ネグザビット・ネットワークス，リミテッド・ライアビリティー・カンパニー | Multi-port internal cache DRAM |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834481B2 (en) | 1996-03-29 |
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