JPH0336647A - キャッシュ・バッファリング制御方式 - Google Patents
キャッシュ・バッファリング制御方式Info
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- JPH0336647A JPH0336647A JP1169858A JP16985889A JPH0336647A JP H0336647 A JPH0336647 A JP H0336647A JP 1169858 A JP1169858 A JP 1169858A JP 16985889 A JP16985889 A JP 16985889A JP H0336647 A JPH0336647 A JP H0336647A
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- 230000003139 buffering effect Effects 0.000 title claims description 7
- 238000000034 method Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 10
- 239000000872 buffer Substances 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000001514 detection method Methods 0.000 description 9
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
仮想記憶システムを採用する電算機においてDAT機構
と主記憶装置との間のキャッシュ機構におけるキャッシ
ュ・バッファリング制御方式に関し、 動的アドレス変換機構の処理効率の向上を目的とし、 主記憶装置(MSU)内の変換テーブルを索弓して仮想
アドレスを実アドレスに変換する動的アドレス変換機構
(DAT)と、前記動的アドレス変換機構と前記主記憶
装置間に設けられ、前記主記憶装置の内容を一定のブロ
ック単位にバッファリングするキャッシュ機構(CAC
HE)と、前記動的アドレス変換機構が参照するテーブ
ルエントリが前記キャッシュ機構の単位ブロックの最後
部に位置することを検出する検出手段とを備え、前記検
出手段が前記最後部に位置することを検出したときは、
前記主記憶装置から前もって次のブロックを読み出すプ
リフェッチ信号を送出し、前記最後部に連続する次のブ
ロックを読み出すように構成する。
と主記憶装置との間のキャッシュ機構におけるキャッシ
ュ・バッファリング制御方式に関し、 動的アドレス変換機構の処理効率の向上を目的とし、 主記憶装置(MSU)内の変換テーブルを索弓して仮想
アドレスを実アドレスに変換する動的アドレス変換機構
(DAT)と、前記動的アドレス変換機構と前記主記憶
装置間に設けられ、前記主記憶装置の内容を一定のブロ
ック単位にバッファリングするキャッシュ機構(CAC
HE)と、前記動的アドレス変換機構が参照するテーブ
ルエントリが前記キャッシュ機構の単位ブロックの最後
部に位置することを検出する検出手段とを備え、前記検
出手段が前記最後部に位置することを検出したときは、
前記主記憶装置から前もって次のブロックを読み出すプ
リフェッチ信号を送出し、前記最後部に連続する次のブ
ロックを読み出すように構成する。
本発明は、仮想記憶システムを採用する電算機において
DAT機構と主記憶装置との間のキャッシュ機構におけ
るキャッシュ・バッファリング制御方式に関する。
DAT機構と主記憶装置との間のキャッシュ機構におけ
るキャッシュ・バッファリング制御方式に関する。
仮想記憶システムを採用する電算機では、仮想アドレス
から実アドレスへの変換を行う動的アドレス変換機構(
以下、DAT機構: Dynamic Address
Translator)を備えている。
から実アドレスへの変換を行う動的アドレス変換機構(
以下、DAT機構: Dynamic Address
Translator)を備えている。
アドレス変換には、プログラムの実行中に命令を取り出
す毎に仮想アドレス変換を実アドレスR4に変換する命
令アドレスの動的アドレス変換と、命令の実行に際して
オペランドに示された仮想アドレスを実アドレスに変換
するオペランドの動的アドレス変換とがある。
す毎に仮想アドレス変換を実アドレスR4に変換する命
令アドレスの動的アドレス変換と、命令の実行に際して
オペランドに示された仮想アドレスを実アドレスに変換
するオペランドの動的アドレス変換とがある。
DAT機構は与えられた仮想アドレスを元に、主記憶装
置上の変換テーブルを索引することにより実アドレスを
得るものである。一方、変換テーブルは主記憶装置上に
存在するため変換テーブルへのアクセスは時間のかかる
ものとなる。従って、一般にDAT機構と主記憶装置間
にアクセスを効率化するためキャッシュ機構を設けてい
る。
置上の変換テーブルを索引することにより実アドレスを
得るものである。一方、変換テーブルは主記憶装置上に
存在するため変換テーブルへのアクセスは時間のかかる
ものとなる。従って、一般にDAT機構と主記憶装置間
にアクセスを効率化するためキャッシュ機構を設けてい
る。
第6図はDAT機構と主記憶装置とその間のキャッシュ
機構の関係説明図である。第6図において、CACHE
はキャッシュ機構、MSUは主記憶装置である。キャッ
シュ機構はテーブルアドレスTAに基づきテーブルデー
タTDを得る。また、主記憶装置アドレス変換に基づき
主記憶装置データMOを得る。
機構の関係説明図である。第6図において、CACHE
はキャッシュ機構、MSUは主記憶装置である。キャッ
シュ機構はテーブルアドレスTAに基づきテーブルデー
タTDを得る。また、主記憶装置アドレス変換に基づき
主記憶装置データMOを得る。
従って、主記憶装置のデータをキャッシュ機構に取り込
んでDAT機構はこれをアクセスすることにより処理の
効率化を図っている。
んでDAT機構はこれをアクセスすることにより処理の
効率化を図っている。
第7図は従来のキャッシュ機構の構成図である。
従来のキャッシュ機構はテーブルアドレスTAにより索
引されアドレスが一致すればキャッシュ・ヒツト信号C
Hを発生するアドレス・タグ部ADDTと、テーブルア
ドレスTAにより索引されキャッシュ・ヒツト信号によ
りテーブル・データを出力するデータ部DATA とを
備える。
引されアドレスが一致すればキャッシュ・ヒツト信号C
Hを発生するアドレス・タグ部ADDTと、テーブルア
ドレスTAにより索引されキャッシュ・ヒツト信号によ
りテーブル・データを出力するデータ部DATA とを
備える。
キャッシュ機構と主記憶装置との間は通常、例えば、6
4バイト単位のブロックで相互転送を行う。
4バイト単位のブロックで相互転送を行う。
従って、キャッシュのエントリに含まれていないときは
主記憶装置から64バイト単位でキャッシュにデータ転
送されバッファリングする。
主記憶装置から64バイト単位でキャッシュにデータ転
送されバッファリングする。
このように一定のブロック毎により最近アクセスされた
主記憶装置をバッファリングすることが可能なため、D
ATの処理中に主記憶装置の変換テーブルにアクセスし
た場合、目的のエントリ(例えば、4バイト)を含む連
続エントリが一度にバッファリングされることになる。
主記憶装置をバッファリングすることが可能なため、D
ATの処理中に主記憶装置の変換テーブルにアクセスし
た場合、目的のエントリ(例えば、4バイト)を含む連
続エントリが一度にバッファリングされることになる。
一方、プログラムやデータは連続的に配置される傾向が
あるため、この次にDAT処理を必要とするのは仮想ア
ドレス上で近いアドレスであり、変換テーブル上の連続
した次のエン) IJを参照に行く可能性が高い。従っ
て、この場合、キャッシュ機構のバッファリング制御を
有効に行うことができればDAT機構の処理効率の点で
非常に効果的である。
あるため、この次にDAT処理を必要とするのは仮想ア
ドレス上で近いアドレスであり、変換テーブル上の連続
した次のエン) IJを参照に行く可能性が高い。従っ
て、この場合、キャッシュ機構のバッファリング制御を
有効に行うことができればDAT機構の処理効率の点で
非常に効果的である。
従来では上述のようなりAT機構での処理が行われる際
に、主記憶装置から読み込む際の目的のエントリがもと
もと64バイト単位のブロックの最後部に位置している
場合や、ブロックの連続したエントリの最後部まで読み
進んだ場合には、続く次のエントリを参照する場合に、
新たに主記憶装置へアクセスする必要が生じるが、この
場合のキャッシュ・バッファリングを効率的に制御する
ことが望まれていた。
に、主記憶装置から読み込む際の目的のエントリがもと
もと64バイト単位のブロックの最後部に位置している
場合や、ブロックの連続したエントリの最後部まで読み
進んだ場合には、続く次のエントリを参照する場合に、
新たに主記憶装置へアクセスする必要が生じるが、この
場合のキャッシュ・バッファリングを効率的に制御する
ことが望まれていた。
本発明の目的は、主記憶装置のデータをキャッシュ機構
に取り込んでDAT処理を行う場合に、DAT機構が主
記憶装置へアクセスする頻度を低減し処理の効率化を図
ることが可能なキャッシュ・バッファリング制御方式を
提供することにある。
に取り込んでDAT処理を行う場合に、DAT機構が主
記憶装置へアクセスする頻度を低減し処理の効率化を図
ることが可能なキャッシュ・バッファリング制御方式を
提供することにある。
第1図は本発明の原理構成図である。本発明は、主記憶
装置(MSU>内の変換テーブルを索引して仮想アドレ
スを実アドレスに変換する動的アドレス変換機構(DA
T)と、前記動的アドレス変換機構と前記主記憶装置間
に設けられ、前記主記憶装置の内容を一定のブロック単
位にバッファリングするキャッシュ機構(CACHE)
と、前記動的アドレス変換機構が参照するテーブルエン
トリが前記キャッシュ機構の単位ブロックの最後部に位
置することを検出する検出手段とを備え、前記検出手段
が前記最後部に位置することを検出したときは、前記主
記憶装置から前もって次のブロックを読み出すプリフェ
ソチ信号を送出し、前記最後部に連続する次のプロ・ノ
クを読み出すようにしたことを特徴とする。
装置(MSU>内の変換テーブルを索引して仮想アドレ
スを実アドレスに変換する動的アドレス変換機構(DA
T)と、前記動的アドレス変換機構と前記主記憶装置間
に設けられ、前記主記憶装置の内容を一定のブロック単
位にバッファリングするキャッシュ機構(CACHE)
と、前記動的アドレス変換機構が参照するテーブルエン
トリが前記キャッシュ機構の単位ブロックの最後部に位
置することを検出する検出手段とを備え、前記検出手段
が前記最後部に位置することを検出したときは、前記主
記憶装置から前もって次のブロックを読み出すプリフェ
ソチ信号を送出し、前記最後部に連続する次のプロ・ノ
クを読み出すようにしたことを特徴とする。
〔作 用)
本発明では、現在処理中のDATが参照しているテーブ
ルエン]・すTAが、64バイト単位のブロックの最後
部に位置する場合に、これを検出手段DMにより検出し
、プリフェッチ信号NBPFを送出すると、連続した次
のブロックの主記憶装置からの読出しを前もって実行し
ておくことができるので、変換テーブルの連続したエン
トリがキャッシュ上に必ず存在するようになり、DAT
機構の主記憶装置へのアクセス頻度をより低減し処理の
効率化を図ることができるものである。
ルエン]・すTAが、64バイト単位のブロックの最後
部に位置する場合に、これを検出手段DMにより検出し
、プリフェッチ信号NBPFを送出すると、連続した次
のブロックの主記憶装置からの読出しを前もって実行し
ておくことができるので、変換テーブルの連続したエン
トリがキャッシュ上に必ず存在するようになり、DAT
機構の主記憶装置へのアクセス頻度をより低減し処理の
効率化を図ることができるものである。
第2図は本発明によるキャッシュ機構の一実施例構成図
である。
である。
検出回路DMは比較器COMとANDゲートにより構成
される。テーブルアドレスTAは検出回路DMとアドレ
ス・タグ部ADDTと、データ部DATAに並列に人力
される。テーブルデータTOの読出し手順は従来と同様
である。即ち、アドレス・タグ部へ〇OTはテーブルア
ドレスTAにより索引され、アドレスが一致すればキャ
ッシュ・ヒツト信号CHを発生する。
される。テーブルアドレスTAは検出回路DMとアドレ
ス・タグ部ADDTと、データ部DATAに並列に人力
される。テーブルデータTOの読出し手順は従来と同様
である。即ち、アドレス・タグ部へ〇OTはテーブルア
ドレスTAにより索引され、アドレスが一致すればキャ
ッシュ・ヒツト信号CHを発生する。
データ部DATA もテーブルアドレスTAにより索引
され、キャッシュ・ヒツト信号があればテーブル・デー
タTI)を出力する。
され、キャッシュ・ヒツト信号があればテーブル・デー
タTI)を出力する。
検出回路DMでは、以下に詳細に説明するように、テー
ブルアドレス1’Aが64バイト単位のブロックの最後
の4バイト単位を示しているかを比較器CD1.1で比
較し、最後の4パ、イトを示しでいればANDゲートに
てキャッシュ・ヒツト信号CHとANDをとり;主記憶
装置から次のブロックを読み出す読出しく言号NBPF
(Next ′Alock Pre−Fetch)を出
力する。
ブルアドレス1’Aが64バイト単位のブロックの最後
の4バイト単位を示しているかを比較器CD1.1で比
較し、最後の4パ、イトを示しでいればANDゲートに
てキャッシュ・ヒツト信号CHとANDをとり;主記憶
装置から次のブロックを読み出す読出しく言号NBPF
(Next ′Alock Pre−Fetch)を出
力する。
この信号により、当該テーブルアドレスに続く次の64
バイl−,1位のブロックのプリン、【ツチが主記憶装
置に対し5て行われる。
バイl−,1位のブロックのプリン、【ツチが主記憶装
置に対し5て行われる。
第3図はキャノン、1と1=i2憶装置との間の転送単
位である64バイ)・と最後部との関係の説明図である
。主記憶装置の変換テーブルは4バイト単位であるが、
キャッジ□との間は64バイトを1ブロツクとして転送
を行う。
位である64バイ)・と最後部との関係の説明図である
。主記憶装置の変換テーブルは4バイト単位であるが、
キャッジ□との間は64バイトを1ブロツクとして転送
を行う。
第4図はキャッシュ・アドレス、即ち、テーブルアドレ
スのフォーマットであり、最初の0〜19までの19ビ
ツトはDAT機構とは関係なくTLB(変換索引緩衝機
構)に用いるビットである。
スのフォーマットであり、最初の0〜19までの19ビ
ツトはDAT機構とは関係なくTLB(変換索引緩衝機
構)に用いるビットである。
また、次の20〜25までの6ビツトは、第5図に示す
ように、例えば縦方向64ライン、横方向16つ、イで
構成されるアドレス・タグ領域のラインを選択するライ
ン選択ビットである。
ように、例えば縦方向64ライン、横方向16つ、イで
構成されるアドレス・タグ領域のラインを選択するライ
ン選択ビットである。
さらに次の26〜31までの6ビツトは64バイト嗅位
の1ブロツク内のアドレスを示すが、第3図に示すよう
にテーブルの1つばが4バイト単位であり、これが16
単位集合して64バイトを構成しているから、スタート
アドレスをi”0001L+とすると4バイト毎の最後
部はrlllbであり、従って、フォーマットの26・
〜29までの4ビツトを用いて4バイト単位毎にアドレ
ス表現できる。
の1ブロツク内のアドレスを示すが、第3図に示すよう
にテーブルの1つばが4バイト単位であり、これが16
単位集合して64バイトを構成しているから、スタート
アドレスをi”0001L+とすると4バイト毎の最後
部はrlllbであり、従って、フォーマットの26・
〜29までの4ビツトを用いて4バイト単位毎にアドレ
ス表現できる。
ここでrl]、11」の後の残り2ビソトの’00j=
「11」は最後部の4バイト単位の60〜63の各スタ
ートアドレスを示している。
「11」は最後部の4バイト単位の60〜63の各スタ
ートアドレスを示している。
従って、第2図に示す検出回路の比較器COMの一方の
人力にはテーブルアドレスTAの上述の26〜29番目
のビットが入力され、他方の入力には64バイトブロツ
クの最後部の4バ・イト単位のスタートアドレスの「1
111」00が入力されてこれらが比較される。従って
、これらが一致していれば一致信号が次段のANDゲー
トの一方に入力され、他方にはアドレス・タグ部ADD
Tからキャッシュ・ヒツト信号CHが入力される。従っ
て、比較器の出力とキャッシュ・ヒツト信号により一致
がとられたときは、前もって次のブロックを読み出す読
出し信号(プリフェッチ信号)を出力する。
人力にはテーブルアドレスTAの上述の26〜29番目
のビットが入力され、他方の入力には64バイトブロツ
クの最後部の4バ・イト単位のスタートアドレスの「1
111」00が入力されてこれらが比較される。従って
、これらが一致していれば一致信号が次段のANDゲー
トの一方に入力され、他方にはアドレス・タグ部ADD
Tからキャッシュ・ヒツト信号CHが入力される。従っ
て、比較器の出力とキャッシュ・ヒツト信号により一致
がとられたときは、前もって次のブロックを読み出す読
出し信号(プリフェッチ信号)を出力する。
このようにすると、当該ブロックの最後部をアクセスし
ていることが検°出回路により前もってわかり、次の6
4バイト単位のブロックのプリフェッチが主記憶装置に
対し実行されるので、一般にデータの連続性を考えると
、次のエン) IJを使用する確立が非常に高いことか
ζ、DATの処理効率を非常に向上させることができる
。
ていることが検°出回路により前もってわかり、次の6
4バイト単位のブロックのプリフェッチが主記憶装置に
対し実行されるので、一般にデータの連続性を考えると
、次のエン) IJを使用する確立が非常に高いことか
ζ、DATの処理効率を非常に向上させることができる
。
以上説明したように、本発明によればキャッジ−機構を
介して主記憶装置に接続されたDAT機構の主記憶装置
へのアクセス効率を著しく向上させることかできる。
介して主記憶装置に接続されたDAT機構の主記憶装置
へのアクセス効率を著しく向上させることかできる。
第1図は本発明の原理構成図、
第2図は本発明によるキャッジ:L機構の一実施例構成
図、 第3図はキャッシュと主記憶装置間の転送ブロックの説
明図、 第4図はキャッシュ・アドレスのフォーマット説明図、 第5図はキャッシュ領域の説明図、 第6図はDAT機構とキャッシュ機構と主記憶装置の関
係説明図、及び 第7図は従来のキャッシュ機構説明図である。 (符号の説明〉 DAT・・・動的アドレス変換機構、 CACHE・・・キャッシュ機構、 MSU・・・主記憶装置、 ADDT・・・アドレス・タグ部、 DATA・・・データ部、 DM・・・検出回路、 COM・・・比較器。
図、 第3図はキャッシュと主記憶装置間の転送ブロックの説
明図、 第4図はキャッシュ・アドレスのフォーマット説明図、 第5図はキャッシュ領域の説明図、 第6図はDAT機構とキャッシュ機構と主記憶装置の関
係説明図、及び 第7図は従来のキャッシュ機構説明図である。 (符号の説明〉 DAT・・・動的アドレス変換機構、 CACHE・・・キャッシュ機構、 MSU・・・主記憶装置、 ADDT・・・アドレス・タグ部、 DATA・・・データ部、 DM・・・検出回路、 COM・・・比較器。
Claims (1)
- 【特許請求の範囲】 1、主記憶装置(MSU)内の変換テーブルを索引して
仮想アドレスを実アドレスに変換する動的アドレス変換
機構(DAT)と、 前記動的アドレス変換機構と前記主記憶装置間に設けら
れ、前記主記憶装置の内容を一定のブロック単位にバッ
ファリングするキャッシュ機構(CACHE)と、 前記動的アドレス変換機構が参照するテーブルエントリ
が前記キャッシュ機構の単位ブロックの最後部に位置す
ることを検出する検出手段(DM)とを備え、 前記検出手段が前記最後部に位置することを検出したと
きは、前記主記憶装置から前もって次のブロックを読み
出すプリフェッチ信号(NBPF)を送出し、前記最後
部に連続する次のブロックを読み出すようにしたことを
特徴とするキャッシュ・バッファリング制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1169858A JPH0336647A (ja) | 1989-07-03 | 1989-07-03 | キャッシュ・バッファリング制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1169858A JPH0336647A (ja) | 1989-07-03 | 1989-07-03 | キャッシュ・バッファリング制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0336647A true JPH0336647A (ja) | 1991-02-18 |
Family
ID=15894245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1169858A Pending JPH0336647A (ja) | 1989-07-03 | 1989-07-03 | キャッシュ・バッファリング制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0336647A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007052369A1 (ja) * | 2005-10-31 | 2007-05-10 | Fujitsu Limited | 演算処理装置,情報処理装置,及び演算処理装置のメモリアクセス方法 |
US7387976B2 (en) * | 2004-04-26 | 2008-06-17 | Teijin Fibers Limited | Composite fiber structure and method for producing the same |
JPWO2008155825A1 (ja) * | 2007-06-19 | 2010-08-26 | 富士通株式会社 | 演算処理装置および演算処理方法 |
-
1989
- 1989-07-03 JP JP1169858A patent/JPH0336647A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7387976B2 (en) * | 2004-04-26 | 2008-06-17 | Teijin Fibers Limited | Composite fiber structure and method for producing the same |
WO2007052369A1 (ja) * | 2005-10-31 | 2007-05-10 | Fujitsu Limited | 演算処理装置,情報処理装置,及び演算処理装置のメモリアクセス方法 |
US7797494B2 (en) | 2005-10-31 | 2010-09-14 | Fujitsu Limited | Arithmetic processor, information processing apparatus and memory access method in arithmetic processor |
KR101006093B1 (ko) * | 2005-10-31 | 2011-01-07 | 후지쯔 가부시끼가이샤 | 연산 처리 장치, 정보 처리 장치, 및 연산 처리 장치의메모리 액세스 방법 |
JPWO2008155825A1 (ja) * | 2007-06-19 | 2010-08-26 | 富士通株式会社 | 演算処理装置および演算処理方法 |
JP4608011B2 (ja) * | 2007-06-19 | 2011-01-05 | 富士通株式会社 | 演算処理装置および演算処理方法 |
US8296518B2 (en) | 2007-06-19 | 2012-10-23 | Fujitsu Limited | Arithmetic processing apparatus and method |
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