JPH0334723A - Gate array type semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To reduce the number of components and power consumption more than in the case of constituting the entire circuit of a single circuit and to obtain a complementary output without a phase difference by mixing a basic cell using a BFL circuit as a basic building block and a basic cell using an SCLF circuit as a basic building block in mixture in the same internal cell area. CONSTITUTION:Cell arrays in an internal cell area 101 are arranged in which basic cells 102, 103 take a ratio of 2:1 regularly. FETs Q1-Q4 form a switching circuit section of a BFL(buffered FET logic) circuit and FETs Q5, Q6 and a diode D1 form a level shift circuit section in the cell 102, and a terminal D1 is used ae an output terminal. FETs Q7-Q13 and load resistors R1, R2 form a switching circuit section of a SCFL(source coupled FET logic) circuit and FETs Q14-Q17 and diodes D2, D3 form a level shift circuit section in the cell 103 and terminals 02, 03 are used as output terminals. The level shift circuit sections of the BFL circuit and the SCFL circuit are constituted the same, and the logical level is the same.

Description

【発明の詳細な説明】 １産業上の利用分野１ 本発明はゲート）゛ルイ型半導（４ｃｌ積回路装置に関
し、特に、半絶縁性砒化ガリウム基板上に形成された、
ゲートアレイ型半導体集積回路装置（以下、ＧａＡｓゲ
ートアレイと記す）に関する。DETAILED DESCRIPTION OF THE INVENTION 1. Field of Industrial Application 1. The present invention relates to a gate) Louis type semiconductor (4CL integrated circuit device), and in particular, to a semiconductor device formed on a semi-insulating gallium arsenide substrate.
The present invention relates to a gate array type semiconductor integrated circuit device (hereinafter referred to as a GaAs gate array).

［従来の技術］ 従来、この種のＧａＡｓゲートアレイの代表的な基本構
成回路には、第３図（ａ）に示すバッファドＦＥＴクジ
９フ回Ｆ１＋　＜以下、ＢＦＩ−回路と記す〉と、第３
図（ｂ）に示すソースカップルドＦＥＴロジック回路〈
以下、５ＣＦＩ−回路と記す）がある、ＢＦＬ回路は、
ＦＥＴＱ３１．Ｑ３２からなるスイッチング回路部と、
ＦＥＴＱ３３、Ｑ３４およびダイオードＤ３１からなる
レベルシフト部とから構成されており、また、５ＣＦＬ
回路は、抵抗Ｒ３１，Ｒ３２、ＦＥＴＱ３５〜Ｑ３７か
らなるスイッチング回路部と、ＦＥＴＱ３８〜Ｑ４１、
ダイオードＤ２、Ｄ３からなるレベルシフト部とから構
成されている、これらの回路は、高電位側電源ＶＤ！、
と低電位側第１電源Ｖｓｓｉとの間、あるいは高′を位
個１１ｔ′ａＶｐＩ、と低電位側第２を源Ｖｓｓ２との
間に接続されている。また、これらの回路においてＩ３
１、Ｉ３２は入力端子、０３１〜０３３は出力端子、Ｒ
ｅｆは参照電位入力端子である。従来のＧａＡｓゲート
アレイにあっては、それぞれの回路は互いに論理レベル
が異なるので、前記回路の内いずれか一方を基本回路と
する一種類のベーシックセルを内部セル領域全体に敷き
詰めて、内部セル領域を構成し、いずれか−方のロジッ
ク回路を用いて全体の論理を構成していた。[Prior Art] Conventionally, typical basic configuration circuits of this type of GaAs gate array include a buffered FET circuit F1+ (hereinafter referred to as BFI- circuit) shown in FIG. 3
Source-coupled FET logic circuit shown in Figure (b)
The BFL circuit (hereinafter referred to as 5CFI-circuit) is:
FETQ31. A switching circuit section consisting of Q32,
It consists of a level shift section consisting of FETs Q33 and Q34 and a diode D31, and also includes a 5CFL
The circuit includes a switching circuit section consisting of resistors R31, R32 and FETs Q35 to Q37, and FETs Q38 to Q41,
These circuits are composed of a level shift section consisting of diodes D2 and D3, and are connected to the high potential side power supply VD! ,
and the first power source Vssi on the low potential side, or between the high potential side 11t'aVpI and the second low potential side source Vss2. Also, in these circuits I3
1, I32 is the input terminal, 031 to 033 are the output terminals, R
ef is a reference potential input terminal. In a conventional GaAs gate array, each circuit has a different logic level, so one type of basic cell with one of the circuits as a basic circuit is spread over the entire internal cell area. , and the entire logic was constructed using one of the logic circuits.

［発明が解決しようとする課題］ 上述した従来のＧａＡｓゲートアレイでは、ＢＦＬ回路
を基本構成回路とする場合、逆相出力しか得られないた
め、入力信号に対して同相の出力を得るためには、第３
図（ｃ）に示すようにインバータを２段重ね、出力端子
０３４から出力を得る回路構成が必要であり、遅延時間
が長くなるという問題があった。さらに、入力信号に対
して相補の出力を得るためには、第３図（ｄ）に示す回
路構成が必要であり、逆相出力に対して同相出力の位相
が遅れ、再出力間で位相差が生じるという問題があった
。[Problems to be Solved by the Invention] In the conventional GaAs gate array described above, when the BFL circuit is used as the basic configuration circuit, only a negative phase output can be obtained, so in order to obtain an output in phase with the input signal, it is necessary to , 3rd
As shown in Figure (c), it is necessary to have a circuit configuration in which two stages of inverters are stacked to obtain an output from the output terminal 034, which poses a problem in that the delay time becomes long. Furthermore, in order to obtain an output complementary to the input signal, the circuit configuration shown in Figure 3(d) is required, and the phase of the in-phase output lags behind the out-of-phase output, resulting in a phase difference between the re-outputs. There was a problem that this occurred.

一方、５ＣＦＬ回路を基本構成回路とし、て論理回路を
構成する場合　逆相出力のみを必要とする場合でも、多
くの素子数Ｖ回路を使用する必要がある。さらに、Ｓ　
ＣＦ　Ｌ回路は、差動論理部Ｇコ常に一定の電流を流１
２ておく必要があり、また、差動論理側の低電位側電源
電圧をレベルシフト回路側の低電位側電源電圧と同じ程
度にする必要があるので、低消費電力化のためにスイッ
チング回路部とレベルシフト部とで電源電圧を異なら１
７めているＢＦＬ回路と相違して、５ＣＦＬ回路のみで
論理を構成する場合には消費電力が大きくなるという問
題があった。On the other hand, when configuring a logic circuit using a 5CFL circuit as a basic configuration circuit, it is necessary to use a V circuit with a large number of elements even when only negative phase output is required. Furthermore, S
The CF L circuit has a differential logic section G that always passes a constant current.
2, and the low potential side power supply voltage on the differential logic side needs to be about the same as the low potential side power supply voltage on the level shift circuit side, so in order to reduce power consumption, the switching circuit section If the power supply voltage is different between the
Unlike the 7th BFL circuit, there is a problem in that the power consumption increases when the logic is configured with only 5 CFL circuits.

［課題を解決するための手段］ 本発明によるゲーへドアレイ型半導体集積回路装置は、
ＢＦＬ回路を基本構成回路とする第１のベーシックセル
と、前記ＢＦＬ回路と論理振幅が同一であり、かつ同一
のレベルシフト回路部を有する５ＣＦＬ回路を基本構成
回路とする第２のベーシックセルとが、同一内部セル領
域内に混在しているものである。[Means for Solving the Problems] A gated array semiconductor integrated circuit device according to the present invention has the following features:
A first basic cell whose basic configuration circuit is a BFL circuit, and a second basic cell whose basic configuration circuit is a 5CFL circuit that has the same logic amplitude as the BFL circuit and has the same level shift circuit section. , are mixed in the same internal cell area.

「実ｍ１ 次に、本発明の実施例について図面を参照して説明する
。"Actual m1 Next, embodiments of the present invention will be described with reference to the drawings.

第１図（ａ）は、本発明の第１の実施例の内部セルレイ
アウトパターンである。内部セル領域１０１内は、セル
列と、セル列間に存在する配線チャネル領域１０５とに
分けられ、セル列においては、ＢＦＬ回路を基本構成と
するベーシックセル１０２と５ＣＦＬ回路を基本構成回
路とするベーシックセル１０３とが２：１の比率で規則
的に配列されている。FIG. 1(a) is an internal cell layout pattern of a first embodiment of the present invention. The interior of the internal cell region 101 is divided into cell rows and wiring channel regions 105 existing between the cell rows, and in the cell rows, the basic configuration circuits are a basic cell 102 whose basic configuration is a BFL circuit and a 5CFL circuit. Basic cells 103 are regularly arranged at a ratio of 2:1.

第１図（ｂ）、（Ｃ）は、それぞれ上記内部セル領域内
のセルを構成する、ＢＦＬ回路を基本構成回路とするベ
ーシックセル１０２と、５ＣＦＬ回路を基本構成回路と
するベーシックセル１０３のセル構成図である。第１図
（ｂ）において、ＦＥＴＱ１〜Ｑ４でＢＦＬ回路のスイ
ッチング回路部を構成し、ＦＥＴＱ５、Ｑ６およびダイ
オードＤ１にて出力のレベルシフト回路部を構成してお
り、端子０１が出力端子となる。また、第１図（Ｃ）に
おいて、ＦＥＴＱ７−Ｑ１３および負荷抵抗Ｒ，１、Ｒ
２にて５ＣＦＬ回路のスイッチ〉グ回路部を楕成し２、
ＦＥＴＱ１４−Ｑ１７およびダイオードＤ２、Ｄ３にて
、出力のレベルシフト回路部を構成しており、端子０２
、ｏ３が出力端子となる。FIGS. 1(b) and 1(C) show a basic cell 102 having a BFL circuit as its basic constituent circuit and a basic cell 103 having a 5CFL circuit as its basic constituent circuit, respectively, which constitute the cells in the internal cell area. FIG. In FIG. 1(b), FETs Q1 to Q4 constitute a switching circuit section of the BFL circuit, FETs Q5 and Q6 and a diode D1 constitute an output level shift circuit section, and terminal 01 serves as an output terminal. In addition, in FIG. 1(C), FETQ7-Q13 and load resistances R, 1, R
In step 2, the switch of the 5CFL circuit is ovalized.
FETQ14-Q17 and diodes D2 and D3 constitute an output level shift circuit section, and terminal 02
, o3 serve as output terminals.

５ＣＦＬ回路の差動論理部の参照電位には、ＢＦＬ回路
のスイッチングＦＥＴのソースに接続された低電位側第
１電源を用い、差動論理部の論理振幅は、負荷抵抗Ｒ１
，、Ｒ２の抵抗値を適当に選択して、前記Ｂ　Ｆ　Ｌ、
回路のスイッチング部のそれと同じに設定されている３
そして、レベルシフト回路部はＢＦＬ回路も５ＣＦＬ回
路も全く同じ素子により同一に構成されているので、Ｉ
’３　Ｆ　１．、、、回路も５ＣＦＬ回路も論理レベル
は同一となる。The reference potential of the differential logic section of the 5CFL circuit uses the low potential side first power supply connected to the source of the switching FET of the BFL circuit, and the logic amplitude of the differential logic section is determined by the load resistance R1.
,, By appropriately selecting the resistance value of R2, the above B F L,
3 which is set the same as that of the switching part of the circuit.
Since the level shift circuit section is configured identically in both the BFL circuit and the 5CFL circuit using the same elements, the I
'3 F 1. . . . Both the circuit and the 5CFL circuit have the same logic level.

第１図（ｄ）は、この実施例のベーシックセルを用いて
構成した４人力ＡＮＤ／ＮＡＮＤ回路の回路図である。FIG. 1(d) is a circuit diagram of a four-man power AND/NAND circuit constructed using the basic cell of this embodiment.

この回路は、ＢＦＬ回路を基本構成回路とするベーシッ
クセル１０２を２個用いそれぞれを２人力ＮＡＮＤ回路
として構成し、それぞれの出力を、５ＣＦＬ回路を基本
構成回路とするベーシックセル１０３にて構成した２人
力ＯＲ／ＮＯＲ回路の入力端子に入力することにより構
成されている。第１図（ｄ）において■１〜■４は、入
力端子であり、Ｒｅｆは低電位側第１電源■５，１が接
続された参照電位入力端子である。This circuit uses two basic cells 102 each having a BFL circuit as its basic configuration circuit, each of which is configured as a two-man NAND circuit, and the output of each is configured with two basic cells 103 each having a 5CFL circuit as its basic configuration circuit. It is configured by inputting it to the input terminal of a human-powered OR/NOR circuit. In FIG. 1(d), 1 to 4 are input terminals, and Ref is a reference potential input terminal to which the first power source 5 and 1 on the low potential side is connected.

以上のように構成することにより、同様の論理回路を全
て５ＣＦＬ回路で構成する場合と比較して、少ない素子
数で低消費電力の回路を構成することができる。また、
全てをＢＦＬ回路で構成する場合よりも遅れが少なく位
相差のない相補出力を得ることができる。By configuring as described above, it is possible to configure a circuit with a smaller number of elements and lower power consumption than when a similar logic circuit is configured entirely with 5CFL circuits. Also,
Complementary outputs with less delay and no phase difference can be obtained than when all BFL circuits are configured.

第２図（ａ）は、本発明の第２の実施例のベーシックセ
ルを用いて第１図（ｄ）と同様の論理を構成した場合の
回路図であって、第２図（ａ＞において、第１図の実施
例と共通する部分には同一の参照記号が付されている０
本実施例では、内部セル領域のセルレイアウトパターン
およびＢＦＬ回路を基本構成とするベーシックセル１０
２のセル構成は、第１図実施例の場合と同じであるが、
５ＣＦＬ回路を基本回路とするベーシックセル１０４に
ついては、ＢＦＬ回路を基本回路とするベーシックセル
１０２の負荷ＦＥＴＱ４と同じゲートサイズのＦＥＴＱ
ｌ　８、Ｑ１９を差動論理部の負荷に用いて、能動負荷
型５ＣＦＬ回路が構成できるようにしである。定電流源
となるＦＥＴＱｌ３のゲートサイズは、論理振幅が、Ｂ
ＦＬ回路を基本回路とするベーシックセル１０２のＢＦ
Ｌ回路の論理振幅と一致するように設定してあり、５Ｃ
ＦＬ回路の差動論理部の参照電位入力端子Ｒｅｆには、
ＢＦＬ回路のスイッチングＦＥＴのソースに接続される
低電位側第１電源ｖｓｓｔの電圧が入力される。FIG. 2(a) is a circuit diagram when the same logic as that in FIG. 1(d) is constructed using the basic cell of the second embodiment of the present invention, and in FIG. , parts common to the embodiment of FIG. 1 are given the same reference symbols 0
In this embodiment, a basic cell 10 whose basic configuration is a cell layout pattern of an internal cell area and a BFL circuit is shown.
The cell configuration of No. 2 is the same as that of the embodiment shown in FIG.
For the basic cell 104 whose basic circuit is a 5CFL circuit, a FETQ with the same gate size as the load FETQ4 of the basic cell 102 whose basic circuit is a BFL circuit is used.
By using I8 and Q19 as the load of the differential logic section, an active load type 5CFL circuit can be constructed. The gate size of FETQl3, which serves as a constant current source, is such that the logic amplitude is B
BF of basic cell 102 whose basic circuit is FL circuit
It is set to match the logic amplitude of the L circuit, and 5C
The reference potential input terminal Ref of the differential logic section of the FL circuit is
The voltage of the low potential side first power supply vsst connected to the source of the switching FET of the BFL circuit is input.

この実施例の場合、５ＣＦＬ回路の論理部が能動負荷型
であるため、５ＣＦＬ回路のＤＣ伝達特性が、ＢＦＬ回
路に近い特性を示すので、両回路のＤＣ特性の差異を考
慮する必要がなく、第１の実施例に較べて回路設計が容
易になる。In this example, since the logic section of the 5CFL circuit is an active load type, the DC transfer characteristics of the 5CFL circuit are close to those of the BFL circuit, so there is no need to consider the difference in DC characteristics between the two circuits. Circuit design is easier than in the first embodiment.

第２図（ｂ）は、第２の実施例のベーシックセルを用い
て、相補出力を必要としない４人力ＡＮＤ回路と４人力
ＮＯＲ回路を構成した場合の回路図である。この実施例
では、５ＣＦＬ回路を基本回路とするベーシックセル１
０４の負荷に、ＢＦＬ回路を基本回路とするベーシック
セル１０２の負荷ＦＥＴＱ４と同じゲートサイズのＦＥ
ＴＱｌ８、Ｑ１９を用いているため、５ＣＦＬ回路を基
本囲路とするベーシックセル１０４においてＢＦＬ回路
を構成することが可能である。そこで、第２Ｇ？Ｉ（ｂ
）の回路では、２つのベーシックセル１０２の２人力Ｎ
ＡＮＤ回路の出力を、ベーシックセル１０４のＦＥＴＱ
ｌ８、Ｑ７、Ｑｌ　１、Ｑ１４、Ｑ１６およびダイオー
ドＤ２でＩＩ或されたＢＦＬ回路の２人力ＮＯＲ回路に
入力することにより４人力ＡＮＤ回路を構成している。FIG. 2(b) is a circuit diagram in which a four-man power AND circuit and a four-man power NOR circuit that do not require complementary outputs are constructed using the basic cell of the second embodiment. In this embodiment, basic cell 1 has a 5CFL circuit as its basic circuit.
For the load of 04, an FE with the same gate size as the load FET Q4 of the basic cell 102 whose basic circuit is a BFL circuit is used.
Since TQl8 and Q19 are used, it is possible to configure a BFL circuit in the basic cell 104 having a 5CFL circuit as a basic circuit. So, 2nd G? I(b
), the two basic cells 102 have two human forces N
The output of the AND circuit is connected to the FETQ of the basic cell 104.
A four-man AND circuit is constructed by inputting the signal to a two-man NOR circuit of a BFL circuit formed by I8, Q7, Ql 1, Q14, Q16 and a diode D2.

これとともに、ベーシックセル１０４の未使用素子であ
るＦＥＴＱｌ９、Ｑ８、Ｑ９、Ｑ１０、Ｑ１２、Ｑ１５
、Ｑ１？およびダイオードＤ３を用いてＢＦＬ回路の４
人力ＮＯＲ回路を構成している。Ｉ５〜Ｉ８はこの回路
の入力端子である。Along with this, FETQl9, Q8, Q9, Q10, Q12, Q15, which are unused elements of the basic cell 104,
, Q1? 4 of the BFL circuit using diode D3 and diode D3.
It constitutes a human powered NOR circuit. I5 to I8 are input terminals of this circuit.

以上のように、本実施例においては、Ｂ　Ｆ　Ｌ回路を
基本回路とするベーシックセルと５ＣＦＩ−回路を基本
回路とするベーシックセルとが同一の論理レベルを有し
ているので、相補出力を必要とし、ない場合は、５ＣＦ
Ｌ回路を基本回路とするベーシックセル１０４において
ＢＦＬ回路を構成することが可能であり、このことによ
り低消費電力を図ることができる。また、同時に未使用
素子にて別回路を構成できるため、素子の有効利用が可
能となる。As described above, in this embodiment, the basic cell whose basic circuit is the BFL circuit and the basic cell whose basic circuit is the 5CFI- circuit have the same logic level, so complementary outputs are required. If not, 5CF
It is possible to configure a BFL circuit in the basic cell 104 whose basic circuit is an L circuit, and thereby it is possible to achieve low power consumption. Furthermore, since a separate circuit can be constructed using unused elements at the same time, effective use of the elements becomes possible.

［発明の効果］ 以上説明したように、本発明は、ＢＦＬ回路を基本構成
とするベーシックセルと、前記ＢＦＬ回路と論理振幅が
同一であり、がっ、同一のレベルシフト回路部を有する
５ＣＦＬ回路を基本構成回路とするベーシックセルとを
、同一内部セル領域内に混在せしめたものであるので、
本発明によれば、入力に対して同相の出力もしくは相補
の出力が必要な場合にはＢＦＬ回路および５ＣＦＬ回路
で構成することにより、全回路を５ＣＦＬ回路で構成す
る場合よりも消費電力を少なくかつ使用する素子数を少
なくすることできる。また、全回路をＢＦＬ回路で構成
したときよりも信号遅れが少なく、位相差のない相補出
力を得ることが可能となる。[Effects of the Invention] As explained above, the present invention provides a basic cell having a basic configuration of a BFL circuit, and a 5CFL circuit that has the same logic amplitude as the BFL circuit and also has the same level shift circuit section. Since the basic cell with the basic configuration circuit is mixed in the same internal cell area,
According to the present invention, when an in-phase output or a complementary output to an input is required, by configuring a BFL circuit and a 5CFL circuit, power consumption is lower than when all circuits are configured with 5CFL circuits. The number of elements used can be reduced. Further, the signal delay is smaller than when all the circuits are configured with BFL circuits, and it is possible to obtain complementary outputs with no phase difference.

【図面の簡単な説明】[Brief explanation of drawings]

第１図（ａ）は、本発明の第１の実施例を示すセルレイ
アウトパターン、第１図（ｂ〉、第１図（ｃ）は、第１
の実施例に用いられるベーシックセルの構成図、第１図
（ｄ）は、第１の実施例を用いて構成された回路の回路
図、第２図（ａ）、第２図（ｂ）は、それぞれ、本発明
の第２の実施例を用いて構成された回路の回路図、第３
図（ａ）〜第３図（ｄ）は、従来例を説明するための回
路図である。 １０１・・・内部セル領域、　１０２・・・ＢＦＬ回路
を基本回路とするベーシックセル、　　１０３、ｌＯ４
・・・５ＣＦＬ回路を基本回路とするベーシックセル、
　１０５・・・配線チャネル領域、　Ｄ１〜Ｄ３、Ｄ３
１〜Ｄ３３・・・レベルシフトダイオード、■１〜Ｉ８
、Ｉ３１、Ｉ３２・・・入力端子、　０１〜０３．０３
１〜０３４・・・出力端子、　Ｑ１〜Ｑ１９、Ｑ３１〜
Ｑ４１−ＦＥＴ、　　Ｒｅｆ−参照電位入力端子、　Ｒ
１、Ｒ２、Ｒ３１、Ｒ３２・・・負荷抵抗、　ＶＤＤ・
・・高電位側電源、　Ｖｓｓ＋・・・低電位側第１電源
、　ＶＳ５２・・・低電位側第２電源。FIG. 1(a) shows a cell layout pattern showing a first embodiment of the present invention, FIG. 1(b) and FIG. 1(c) show a cell layout pattern showing a first embodiment of the invention.
FIG. 1(d) is a block diagram of a basic cell used in the first embodiment, and FIG. 2(a) and FIG. 2(b) are circuit diagrams of a circuit configured using the first embodiment. , a circuit diagram of a circuit constructed using the second embodiment of the present invention, and a third circuit diagram, respectively.
FIGS. 3(a) to 3(d) are circuit diagrams for explaining a conventional example. 101... Internal cell area, 102... Basic cell whose basic circuit is a BFL circuit, 103, lO4
...Basic cell with 5CFL circuit as the basic circuit,
105... Wiring channel region, D1 to D3, D3
1~D33...Level shift diode, ■1~I8
, I31, I32...input terminals, 01 to 03.03
1~034...Output terminal, Q1~Q19, Q31~
Q41-FET, Ref-reference potential input terminal, R
1, R2, R31, R32...Load resistance, VDD・
...High potential side power supply, Vss+...Low potential side first power supply, VS52...Low potential side second power supply.

Claims (1)

【特許請求の範囲】[Claims] スイッチング回路部とレベルシフト部とからなるバッフ
ァドＦＥＴロジック回路を基本構成回路とすることので
きる第１のベーシックセルと、スイッチング回路部と前
記バッファドＦＥＴロジック回路のレベルシフト部と同
一構成のレベルシフト部とからなり前記バッファドＦＥ
Ｔロジックと論理振幅が同一であるソースカップルドＦ
ＥＴロジック回路を基本構成回路とすることのできる第
２のベーシックセルとが同一内部セル領域内に混在して
いるゲートアレイ型半導体集積回路装置。a first basic cell whose basic configuration circuit is a buffered FET logic circuit consisting of a switching circuit section and a level shift section; and a level shift section having the same configuration as the switching circuit section and the level shift section of the buffered FET logic circuit. The buffered FE consists of
Source-coupled F with the same logic amplitude as T logic
A gate array type semiconductor integrated circuit device in which a second basic cell whose basic configuration circuit can be an ET logic circuit coexists within the same internal cell region.