JPH0334367A - Semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To decrease an integrated circuit of this design in manhours required for a basic design, cost, and manhours required for production control by a method wherein a part of the regions of two or more input-output devices is made to serve as an inner wiring region which interconnects the blocks of divided inner logic gates or as a drive circuit region used for driving the inner logic gates. CONSTITUTION:In a basic process of a semiconductor integrated circuit device, four inner logic gate arrays 101 where two thousand of unit logic gates constitute a block and input-output buffer regions 102 arranged surrounding the gate arrays 101 are provided in a chip. In a following process, a contact 103, a first wiring 104, a through-hole 105, a second wiring 106 are formed. At this point, some of the input-output buffer regions 102, arranged around the inner logic gate arrays 101, arranged at the periphery of the chip are made to serve as input-output buffers 107. The buffer regions 102 arranged inside the chip are made to become unused input-output buffer regions 108 and to serve as wiring regions where the first wiring layer 104, the through-hole 105, and the second wiring layer 106 are arranged. A part of the input-output regions arranged inside the chip may as well be used as a drive circuit for a logic gate.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はセミカスタム半導体集積回路装置に関し、特に
論理ゲートアレー集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to semi-custom semiconductor integrated circuit devices, and particularly to logic gate array integrated circuits.

〔従来の技術〕[Conventional technology]

従来、論理ゲートアレーｔｊ＋積回路は第３図（ａ）、
〈ｂ）の平面図に示す様に、トランジスタによって構成
される単位論理ゲート３０１を整然と配列した内部論理
ゲートアレー３０２又は３０３と、チップの周辺に配置
される人出カバソファ１０フによって構成されている。Conventionally, the logic gate array tj+product circuit is shown in FIG. 3(a).
As shown in the plan view of (b), it is composed of an internal logic gate array 302 or 303 in which unit logic gates 301 each made up of transistors are arranged in an orderly manner, and an outgoing cover sofa 10 arranged around the chip. .

この論理ゲートアレー集積回路の製造方法は、配線工程
の前まで製造しておき（これを通常、下地と呼ぶ〉、注
文に応じて、配線工程のマスクを用意して製造する（こ
れを通常、上地と呼ぶ）。In this method of manufacturing logic gate array integrated circuits, manufacturing is performed before the wiring process (this is usually called the base layer), and a mask for the wiring process is prepared according to the order. (called Ueji).

従って、注文を受けてから、製品を出荷するまでの時間
が、短かくなるという利点がある。Therefore, there is an advantage that the time from receiving an order to shipping the product is shortened.

そして、単位論理ゲートの個数が異なった論理ゲートア
レーを製造する場合は、内部論理ゲートアレー３０２及
び３０３（この例では、２０００個及び４０００個の単
位論理ゲートで構成されている）に示すように、異なっ
た下地を製造しておき、続いて配線工程を経て、論理ゲ
ートアレーを製造する。When manufacturing logic gate arrays with different numbers of unit logic gates, as shown in internal logic gate arrays 302 and 303 (in this example, composed of 2000 and 4000 unit logic gates), , different bases are manufactured in advance, and then a logic gate array is manufactured through a wiring process.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のアレー集積回路は、様々な規模の論理ゲ
ート数に対応するため、異なった論理ゲート数で構成さ
れる十数種類の下地を用意しておく必要がある。従って
、下地のマスクを設計する工数が膨大になるという欠点
がある。また生産管理の面では、多種類の下地を管理し
なくてはならず、管理工数も大きくなるという欠点があ
る。In order to accommodate the number of logic gates of various scales, the above-described conventional array integrated circuit needs to prepare more than ten types of bases each having a different number of logic gates. Therefore, there is a drawback that the number of man-hours required to design the underlying mask is enormous. In addition, in terms of production management, there is a drawback that many types of substrates must be managed, which increases the number of management steps.

〔課題を解決するための手段〕[Means to solve the problem]

本発明は、複数個の内部論理ゲートと複数個の入出力装
置からなる半導体集積回路装置において、前記複数個の
内部論理ゲートが複数個のブロックに分割され、前記分
割されたそれぞれの内部論理ゲートのブロックの周囲に
前記入出力装置が複数個配置され、前記複数個の入出力
装置の領域の１部を前記分割された内部論理ゲートのブ
ロック間を接続する内部配線領域又は前記内部論理ゲー
トを駆動するための駆動回路領域とした半導体集積回路
装置である。The present invention provides a semiconductor integrated circuit device comprising a plurality of internal logic gates and a plurality of input/output devices, in which the plurality of internal logic gates are divided into a plurality of blocks, and each of the divided internal logic gates A plurality of the input/output devices are arranged around the block, and a part of the area of the plurality of input/output devices is used as an internal wiring area connecting between the divided internal logic gate blocks or the internal logic gate. This is a semiconductor integrated circuit device with a drive circuit area for driving.

〔実施例〕〔Example〕

第１図（ａ）、（ｂ）　　はそれぞれ本発明の第１の実
施例の平面図である。第１図（ａ）の下地工程（配線工
程以前の工程）において、チップ内には、２０００個の
単位論理ゲートで１ブロツクとする内部論理ゲートアレ
ー１０１が４個と、その周辺に配置された入出力バッフ
ァー領域１０２とがある。第１図（ｂ）の配線工程にお
いて、コンタクト１０３．第１層配線１０４．スルーホ
ール１０５．第２層配線１０６を形成する。この時内部
論理ゲートアレー１０１の周辺に配置された入出力バッ
ファー領域の内チップの周辺に配置されたものは入出力
バッファ−１０７として使用する。チップ内部に配置さ
れたものは未使用の人出カバッファー領域１０８となり
、この部分は第１層配線１０４．スルーホール１０５．
第２層配線１０６が配置され、配線領域して使用される
。そして、このチップでは、５ｏｏｏ個（２０００個×
４）の単位論理ゲートで構成される論理ゲートアレーと
して機能することになる。FIGS. 1(a) and 1(b) are plan views of a first embodiment of the present invention, respectively. In the groundwork process (the process before the wiring process) shown in FIG. 1(a), four internal logic gate arrays 101, each block consisting of 2000 unit logic gates, are arranged in the chip and around them. There is an input/output buffer area 102. In the wiring process of FIG. 1(b), contact 103. First layer wiring 104. Through hole 105. A second layer wiring 106 is formed. At this time, of the input/output buffer areas placed around the internal logic gate array 101, those placed around the chip are used as input/output buffers 107. What is placed inside the chip becomes an unused buffer area 108, and this part is used as the first layer wiring 104. Through hole 105.
A second layer wiring 106 is placed and used as a wiring area. And with this chip, 5ooo pieces (2000 pieces x
4) It functions as a logic gate array composed of the unit logic gates.

第１図（ｃ）は、第１図（ａ＞に示した下地を用いて、
第１図（ｂ）とは異なった論理ゲートの規模、この例で
は４０００個（２０００個×２）の単位論理ゲートで構
成される論理ゲートアレーを形成した場合である。この
場合、チップは上下に２分割され、同一機能をもった別
のチップとして製造する。Fig. 1(c) shows that using the base shown in Fig. 1(a),
This is a case where a logic gate array is formed with a different scale of logic gates from that shown in FIG. 1(b), in this example, 4000 unit logic gates (2000 x 2). In this case, the chip is divided into upper and lower halves and manufactured as separate chips with the same function.

また図では示していないが、第１図（ａ）に示す下地を
４分割し、２０００個の単位論理ゲートで構成される論
理ゲートアレーとして製造することもできる。従って、
同一の下地を用いて３種類の規模の論理ゲートアレーを
製造することができることになる。Although not shown in the figure, it is also possible to divide the base shown in FIG. 1(a) into four parts and manufacture a logic gate array composed of 2000 unit logic gates. Therefore,
This means that logic gate arrays of three different sizes can be manufactured using the same substrate.

本実施例では、２０００個の単位論理ゲートを１ブロツ
クとして４個並べているが、１ブロツク内の単位論理ゲ
ートを変え、また、ブロックの個数を変えることにより
、同一下地がち製造される論理ゲートアレーの規模の数
を変えることができる。In this example, 2000 unit logic gates are arranged in four units as one block, but by changing the unit logic gates in one block and changing the number of blocks, logic gate arrays manufactured using the same base can be realized. The number of scales can be changed.

第２図（ａ）、（ｂ）はそれぞれ本発明の第２の実施例
の平面図である。第２図（ａ）の下地工程において、そ
れぞれ２０００個、４０００個６０００個、８０００個
の単位論理ゲートで構成される第１．第２．第３．第４
の内部論理ゲートアレー２０１，２０２，２０３，２０
４が配置され、その周辺に人出力バッファ領域１０２が
配置されている。FIGS. 2(a) and 2(b) are plan views of a second embodiment of the present invention, respectively. In the groundwork process shown in FIG. 2(a), the first. Second. Third. Fourth
internal logic gate arrays 201, 202, 203, 20
4 is arranged, and a human output buffer area 102 is arranged around it.

第２図（ｂ）の配線工程において、第１及び第２の内部
論理ゲートアレー２０１，２０２を組み合せ、６０００
個（２０００個＋４０００個）の単位論理ゲートで構成
される論理ゲートアレーを、また第３．第４の内部論理
ゲートアレー２０３．２０４を組み合せ、１４０００個
（６０００個＋８０００個）の単位論理ゲートで構成さ
れる論理ゲートアレーをそれぞれ製造する。従って、こ
の場合は２種類の論理ゲートアレーを同時に製造するこ
とになる。In the wiring process shown in FIG. 2(b), the first and second internal logic gate arrays 201 and 202 are combined,
A logic gate array composed of unit logic gates (2000 + 4000) is also used. The fourth internal logic gate arrays 203 and 204 are combined to manufacture logic gate arrays each composed of 14,000 (6,000+8,000) unit logic gates. Therefore, in this case, two types of logic gate arrays are manufactured at the same time.

また組み合せは、第１と第３の内部論理ゲートアレー２
０１と２０３の組み合せ、第２の第４の内部論理ゲート
アレー２０２と２０４の組み合せでも良く、また、それ
ぞれの内部論理ゲートアレー１個で論理ゲートアレーの
チップとして使用しても良い。The combination also includes the first and third internal logic gate arrays 2
01 and 203, or a combination of second and fourth internal logic gate arrays 202 and 204, or one of each internal logic gate array may be used as a logic gate array chip.

またチップの内側に配置された入出力バッファ領域の１
部は、特に負荷の重い論理ゲートを駆動する場合に論理
ゲート駆動の回路として使用しても良い。Also, one of the input/output buffer areas located inside the chip.
The circuit may be used as a logic gate driving circuit, especially when driving a logic gate with a heavy load.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、下地の内部論理ゲートア
レーを数個のブロックに分け、その周辺に入出力バッフ
ァ領域を配置し、配線工程においてマスクを切り替えて
論理ゲートアレーを構成するブロックの組み合せを変え
ることにより、同一の下地から数種類の異なった単位論
理ゲート数で構成される論理ゲートアレーを製造するこ
とができる。As explained above, the present invention divides the underlying internal logic gate array into several blocks, arranges input/output buffer areas around them, and switches masks in the wiring process to combine blocks to form a logic gate array. By changing the number of logic gates, it is possible to manufacture logic gate arrays composed of several different numbers of unit logic gates from the same base.

従って、従来の単位論理ゲート数に対応して下地を設計
する場合に比べ、本発明では下地の種類を少なくするこ
とができ、そのため、その下地の設計に要する工数を低
減でき、コストを下げる効果がある。Therefore, compared to the conventional case where the base is designed according to the number of unit logic gates, the present invention can reduce the number of types of base, which reduces the number of man-hours required to design the base, and has the effect of lowering costs. There is.

また、生産管理の面でも、下地の種類が少ないため管理
の工数を低減できる効果がある。In addition, in terms of production management, there are fewer types of substrates, which has the effect of reducing management man-hours.

【図面の簡単な説明】[Brief explanation of drawings]

第１図（ａ）−、（ｂ）、（Ｃ）はそれぞれ本発明の第
１の実施例の平面図、第２図＜ａ）（ｂ）はそれぞれ本
発明の第２の実施例の平面図、第３図（ａ、、）、（ｂ
）はそれぞれ従来の論理ゲートアレーの平面図である。 １０１・・・内部論理ゲートアレー　１．０２・・・人
出カバッファー領域、１０３・・・コンタクト、１０４
・・・第１層配線、１０５・・・スルーホール、１０６
・・・第２層配線、１０７・・・入出力バッファ、１０
８・・未使用の入出力バッファ領域、２０１・・・第１
の内部論理ゲートアレー　２０２・・・第２の内部論理
ゲートアレー、２０３・・・第３の内部論理ゲートアレ
ー　２０４・・・第４の内部論理ゲートアレー３０１・
・・単位論理ゲート、３０２・・・２０００個の単位論
理ゲートで構成される内部論理ゲートアレ３・・・４ ０個の単位論理ゲートで構成 される内部論理ゲートアレーFIGS. 1(a)-, (b), and (C) are plan views of the first embodiment of the present invention, and FIGS. 2<a> and (b) are plan views of the second embodiment of the present invention, respectively. Figure 3 (a, ,), (b
) are plan views of conventional logic gate arrays. 101... Internal logic gate array 1.02... People buffer area, 103... Contact, 104
...First layer wiring, 105...Through hole, 106
... Second layer wiring, 107 ... Input/output buffer, 10
8...Unused input/output buffer area, 201...1st
Internal logic gate array 202...Second internal logic gate array, 203...Third internal logic gate array 204...Fourth internal logic gate array 301.
...Unit logic gate, 302...Internal logic gate array consisting of 2000 unit logic gates 3...4 Internal logic gate array consisting of 0 unit logic gates

Claims (1)

【特許請求の範囲】[Claims] 複数個の内部論理ゲートと複数個の入出力装置からなる
半導体集積回路装置において、前記複数個の内部論理ゲ
ートが複数個のブロックに分割され、前記分割されたそ
れぞれの内部論理ゲートのブロックの周囲に前記入出力
装置が複数個配置され、前記複数個の入出力装置の領域
の１部を前記分割された内部論理ゲートのブロック間を
接続する内部配線領域又は前記内部論理ゲートを駆動す
るための駆動回路領域としたことを特徴とする半導体集
積回路装置。In a semiconductor integrated circuit device comprising a plurality of internal logic gates and a plurality of input/output devices, the plurality of internal logic gates are divided into a plurality of blocks, and the surrounding area of each divided internal logic gate block is A plurality of the input/output devices are arranged in the area, and a part of the area of the plurality of input/output devices is used as an internal wiring area for connecting between the divided blocks of internal logic gates or for driving the internal logic gates. A semiconductor integrated circuit device characterized by having a drive circuit region.