JPH0333929A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特にマイクロプロ
グラムで制御されるマイクロプロセッサ（以下、マイク
ロプログラム制御装置と呼ぶ）に関する。

〔従来の技術〕

マイクロプログラム制御装置においては、ユーザーがプ
ログラムできる命令はマクロ命令として扱われ、各マク
ロ命令は対応する一連のマイクロ命令を実行することに
より処理される。各マクロ命令に対応する一連のマイク
ロ命令はマイクロ命令メモリ（以後、ＭＲＯＭと呼ぶ）
に格納されている。マクロ命令はＭＲＯＭ内のアドレス
情報を有しており、実行すべきマクロ命令が供給される
と、そのアドレス情報によって対応する一連のマイクロ
命令の先頭アドレスが指定される。

すなわち、実行すべきマクロ命令が有するアドレス情報
はマイクロアドレスレジスタにロードされ、同レジスタ
の内容でＭＲＯＭの所定番地がアクセスされ同番地内の
マイクロ命令が読み出される。読み出されたマイクロ命
令はマイクロ命令レジスタにラッチされる。マイクロ命
令実行制御部はマイクロ命令レジスタにラッチされたマ
イクロ命令をデコードし実行する。ＭＲＯＭから読み出
されたマイクロ命令がマイクロ命令レジスタにラッチさ
れると、マイクロアドレスレジスタの内容はｌだけ更新
されＭＲＯＭの次の番地がアクセスされ次のマイクロ命
令が読み出される。このマイクロ命令は、マイクロ命令
実行制御部による前のマイクロ命令の実行が終了すると
、マイクロ命令レジスタに取り込まれる。実行すべきマ
クロ命令に対応する一連のマイクロ命令の実行が終了す
ると、次に実行すべきマクロ命令が有するアドレス情報
がマイクロアドレスレジスタにロードされる。

〔発明が解決しようとする課題〕

このように、各マクロ命令に対応する一連のマイクロ命
令の実行を起動させるためには、実行すべきマクロ命令
が有するアドレス情報をマイクロアドレスレジスタにロ
ードして同レジスタの内容を確定し、それによってＭＲ
ＯＭから先頭のマイクロ命令を読み出すという前処理が
必要となる。

このため、この前処理の期間だけ一連のマイクロ命令の
実行開始が遅れ、したがって、一連のマイクロ命令の終
了が遅れることになる。

したがって、本発明の目的は改良されたマイクロプログ
ラム制御装置を提供することにある。

本発明の他の目的は、マイクロ命令の実行開始時点を早
め、全体としてマイクロ命令の実行処理スピードを早め
たマイクロプログラム制御装置を提供することにある。

〔課題を解決するための手段〕

本発明によるマイクロプログラム制御装置は、マイクロ
命令を格納するマイクロ命令メモリと、このメモリの所
定アドレスをアクセスするためのアドレス情報を一時格
納するマイクロアドレスレジスタと、実行すべきマイク
ロ命令を一時保持するマイクロ命令レジスタと、このレ
ジスタに保持されているマイクロ命令を実行するマイク
ロ命令実行制御部と、所定の一連のマイクロ命令の１ス
テップ目のマイクロ命令を発生する定数発生器と、上記
マイクロ命令メモリから読み出されたマイクロ命令と上
記定数発生器から発生されたマイクロ命令との一方を選
択するセレクタと、上記マイクロアドレスレジスタに所
定のアドレス情報をロードして上記所定の一連のマイク
ロ命令の２ステップ目のマイクロ命令を上記マイクロ命
令メモリから読み出し上記マイクロ命令レジスタにラッ
チさせる前に、上記定数発生部からの１ステップ目のマ
イクロ命令を上記セレクタを介してマイクロ命令レジス
タに保持させ、その後、上記メモリからの２ステップ目
のマイクロ命令をマイクロ命令レジスタに保持させる制
御手段とを備えている。

すなわち、本発明では、マイクロ命令メモリから読み出
すマイクロ命令は一連のマイクロ命令の２ステップ目以
降のものとし、同メモリからマイクロ命令が読み出され
るまでの期間を定数発生部からの１ステップ目のマイク
ロ命令で補間している。したがって、一連のマイクロ命
令の実行開始がその分早くなり、全体としてマイクロ命
令の実行スピードが速くなる。

〔実施例〕

以下、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明の一実施例を示すブロック図である。図
示しない命令デコードユニット（ＩＤＵ）によってデコ
ードされたマクロ命令は、デコード済命令バス５を介し
てデフード済み命令キュー（ＩＤＱ）１０に格納される
。ＩＤＱＩＯにはマクロ命令が有するマイクロ命令メモ
リ　（ＭＲＯＭ）５０のアドレス情報（ＳＴＡＤＱ）１
１゜マクロ命令が有するソースオペランド情報（Ｓ。

ＰＲＮＱ）ｌ　３、マクロ命令の有するデスティネーシ
ョンオペランド情報（ＤＯＰＲＮＱ）１４、マクロ命令
が有する演算情報（ＡＬＵＦＱ）１５が格納されている
。ＩＤＱＩＯには、本発明に従って、実行すべきマクロ
命令が後述する定型的な一連のマイクロ命令の実行によ
って処理されるかどうかの情報（ＳＥＱ）１２がさらに
格納される。ＩＤＱＩＯの情報がすべて揃うとＩＤＵは
マイクロ命令シーケンサ（ＭＩＳＥＱ）２０に対シＩＤ
ＱＩＯの有効信号（ＶＱ）６をアクティブレベルにする
。ＭＩＳＥＱ２０は、マイクロ命令の実行が開始できる
状態になると、受付は信号（よりＱＡＣＫ）７をアクテ
ィブレベルにしてＩＤＵに対してＩＤＱＩＯの情報を受
取ったことを通知する。ＭＩＳＥＱ２０はさらに５ＴＡ
ＤＱＩ　１を５ マルチプレクサ（ＭＰＸ）を介してマイクロアドレスレ
ジスタ（ＭＡ）４０にロードし、対応するＭＲＯＭ５０
のアドレスをアクセスする。Ｍａ２Ｏの内容はインクリ
メンタ４８で＋１され、ＭＰＸ４４を介してＭａ２Ｏに
ロードされることで、３ステップ以上でなる一連のマイ
クロ命令のアドレス指定に対処している。

ＭＲＯＭ６０から読み出されたマイクロ命令はバス５５
を介してセレクタ（ＳＥＬ）６０の一方の入力に供給さ
れ、その他方の入力には本発明に従って設けられた定数
発生器（ＦＩＧＥＮ）３０からの出力がバス３５を介し
て供給される。ＦＩＧＥＮ３０はＭＩＳＥＱ２０の制御
の下で定型的な一連のマイクロ命令の第１ステップ目の
マイクロ命令を発生する。５ＥＬ６０はＭＩＳＥＱ２０
からの選択制御信号２６にもとづき、バス３５か又は５
５からのマイクロ命令を選択する。選択されたマイクロ
命令はマイクロ命令レジスタＭＩに８０は、オペランド
のリード／ライトのための制御信号８５を発生し、かつ
供給されたオペランドデータに対し算術論理演算を実行
するＡＬＵ８３、ソースおよびデスティネーションオペ
ランドデータをそれぞれ一時スドアするレジスタ（ＴＡ
およびＴＢ）８２，８１、ＡＬＵ８３の出力を一時スド
アするレジスタ（ＡＬＵＯ）８４を有する。マイクロプ
ログラムの実行開始信号や実行終了信号等の制御情報は
ＭＩＳＥＱ２０とＭＩＣＮＴ８０との間で制御バス８８
を介して行なわれる。ＩＤＱＩＯ内の５ＯＰＲＮＱＩ　
３．ＤＯＰＲＮＱｌ　４およびＡＬＵＦＱｌ　５はＭＩ
ＣＮＴ８０に供給される。

本実施例において、その第１ステップ目のマイクロ命令
がＦＩＧＥＮ３０から発生される定型的タバス（ＭＤ−
ＢＵＳ）９０から、ＤＯＰＲＮＱｌ４で指定されるデス
ティネーションオペランドデータが第２のデータバス（
ＳＤ−ＢＵＳ）９５からそれぞれ読み込まれ、これらに
ついてＡＬＵＦＱＩ５で指定される演算を実行し、その
演算結果をＭＤ−ＢＵＳ９０を通じてＤＯＰＲＮＱ　１
４で指定されるオペランドに書き込む、というマイクロ
命令列が設定されている。このようなマイク指定される
ソースオペランド、ＤＳＴはＤＯＰＲＮＱＩ４で指定さ
れるデスティネーションオペランド、ＡＬＵはＡＬＵＦ
Ｑｌ　０５で指定される演算指定をＡＬＵ８３に設定す
る命令“＝”は転送を行う命令、ＥＮＤＭはマイクロプ
ログラムの実行を終了させるための制御命令である。す
なわち、第１ステップ目のマイクロ命令（ＭＩＩ）によ
って、ソースおよびデスティネーションオペランドがそ
れぞれＴＡ８２．ＴＢ８　Ｉに転送されるとともに、こ
れらのオペランドについてＡＬＵ８３によって所望の演
算が実行されてその演算結果がＡＬＵＯ８４にストアさ
れ、その後、第２ステップ目のマイクロ命令（ＭＩ２）
によって、ＡＬＵＯ８４のデータはデスティネーション
オペランドに転送され、このマイクワプログラムの実行
が終了する。したがって、この第１ステップ目のマイク
ロ命令（ＭＩＩ）をＦＩＧＥＮ３０は発生し、第２ステ
ップ目の命令（ＭＩ２）がＭＲＯＭ５０に書き込まれて
いる。

必要とするビット数と同数のトランスファゲート（Ｔ　
Ｇ）を有している。各ＴＧの一端は抵抗Ｒを介して電源
電圧Ｖ。。又は接地電位ＧＮＤに接続されており、他端
はバス３５０１ビツトとして５ＥＬ６０に供給されてい
る。各ＴＧはＭ　Ｉ　Ｓ　Ｅ　Ｑ２０からの信号２５に
よって開き、その結果、ＦＩＧＥＮ３０は上記第１ステ
ップ目のマイクロ命令（Ｍｌｌ）のマシンコードを５Ｅ
Ｌ６０に発生する。

今、実行すべきマクロ命令として、第３図に示した一連
のマイク□命令の実行によって処理される命令、例えば
二つのオペランドの加算命令、がデコードされるとＩＤ
ＵはＩＤＱＩＯに５ＴＡＤＱｌｌとして第３図の第２ス
テップ目の命令ＭＩ２がストアされているＭＲＯＭ５０
のアドレス情報ＡＤＤＯを格納し、ＡＬＵＦＱｌ　５と
して加算コマンドを格納する。さらに、当該マクロ命令
が第３図に示した定型的な一連のマイクロ命令によって
処理されるので、５ＥＱ１２として“実行可能”を示す
情報を格納する。さらにまた、オペランドがメモリオペ
ランドかレジスタオペランド桑 かを示す情報やオペランドのデータ表情報を５ＯＰＲＮ
Ｑｌ　３．ＤＯＰＲＮＱＩ　４として格納する。

なお、よく知られているように、オペランドの実効アド
レスは図示しない実効アドレス発生器によって予じめ計
算されており、必要なオペランドは読み出されＢＵＳ９
０，９５に接続されたオペランドレジスタ（図示せず）
にストアされている。

ＩＤＱＩＯに必要な情報がすべて揃った時点でＩＤＵは
第４図に示すようにクロック信号ＣＬＯＯＫの立上りに
同期してＶＱ７をアクティブハイレベルにする。ＭＩＳ
ＥＱ２０はこれに応答してマイクロ命令の実行可能状態
となった時点でＩＤＱＡＣＫ７をＩＤＵに返す。ＭＩＳ
ＥＱ２０はさらに、５ＴＡＤＱＩＩの内容、すなわちア
ドレス情報ＡＤＤＯをＭＰＸ４４を介してＭＡ４０にロ
ードし、ＭＲＯＭ５０かのら命令ＭＩ２の読み出しを開
始させる。このとき、ＩＤＱＩＯ内の５ＥＱ１２の“実
行可能”情報はＭ　Ｉ　Ｓ　Ｅ　Ｑ　２０内のデコーダ
２１によってデコードされ、その結果、信号２５．２６
が１クロック間のアクティブハイレベルとなる。したが
って、ＦＩＧＥＮ３０からマイクロ命令Ｍｌｌが発生さ
れ、同命令ＭＩＩは５ＥＬ６０を介してＭＩ７０にラッ
チされる。ＭＩＣＮＴ８０はかかるマイクロ命令ＭＩＩ
のデコードを開始する。信号２５．２６がノ・イレベル
となっている期間に、ＭＲＯＭ５０のアドレスＡＤＤＯ
のアクセスが完了し、マイクロ命令Ｍ工２はバス５５上
に読み出される。したがって、次のクロックによって信
号２６がロウレベルに反転することにより、マイクロ命
令ＭＩ２は５ＥＬ６０を介してＭＩ　７０にラッチされ
る。同時に、マイクロ命令ＭＩＩの実行が始まり、第４
図に“Ｒ”として示すように、ンースおよびデスティネ
ーションオペランドデータがＭＩＣＮＴ８０に読み込ま
れ、ＡＬＵ８３によって両データに対する加算が実行さ
れる。処理すべきマクロ命令は２ステップのマイクロ命
令で実行されるため、インクリメンタ４４の出力がＭａ
２Ｏにロードされることは信号２７によって禁止されて
いる。ＭＩ２が有するマイクロ命令終了コマンドＥＮＤ
Ｍはバス８８を介してＭＩＳＥＱ２０に転送されている
ので、ＭＩＳＥＱ２０は次のマクロ命令を受は付る状態
にある。したがって、ＭＩＳＥＱ２０はＭＩ２がＭＩ７
０にラッチされている期間に発生されたＶＱ６に応答す
ることができ、ＩＤＱＡＣＫ７をＩＤＵに返す。かかる
マクロ命令も第３図のマイクロ命令列で実行されるもの
とすると、信号２５．２８が次のクロックによって再び
アクティブレベルとなり、マイクロ命令ＭＩＩが５ＥＬ
６０を介してＭＩ７０にラッチされる。５ＴＡＤＱｌｌ
のアドレスＡＤＤＯはＭａ２Ｏにロードされる。同時に
、マイクロ命令ＭＩ２に対する実行が開始され、ＡＬＵ
Ｏ８４内の加算結果は、第４図にＷ”として示すように
、ＭＤ−ＢＵＳ　９０を介してデスティネーションオペ
ランドに書き戻される。

このように、５ＴＡＤＱＩＩによって指定されるアドレ
ス情報がＭａ２ＯにロードされてＭＲＯＭ５０から対応
するマイクロ命令ＭＩ２が読み出される前に、ＭＩ７０
に１ステップ目のマイクロ命令ＭＩＩがラッチされるの
で、その分一連のマイクロ命令の実行開始が早くなり、
命令実行スピードを向上することができる。

なお、実行すべきマクロ命令が第３図に示した一連のマ
イクロ命令列で処理できない命令のときは、５ＴＡＤＱ
ＩＩとして実行すべきマクロ命令に対応する一連のマイ
クロ命令の先頭マイクロ命令のアドレス情報がＩＤＱＩ
Ｏに格納され、５ＥＱ１２としては“実行不可能”の情
報がストアされる。この場合、信号２５．２６はロウレ
ベルのままであるため、°実行すべき一連のマイクロ命
令の第１ステップ目の命令はＭａ２Ｏにアドレスをロー
ドした時点から１クロツク後にＭＩ７０にラッチされる
。

次に、本発明の第２の実施例について説明する。

マクロ命令の７ドレツシングモードでは特定レジスタの
モディファイを指定することがある。例えば、特定のレ
ジスタの内容をオペランドアドレスとし、同アドレスを
所定値だけモディファイ　（すなわち、増減）してその
値でアドレス指定されるデータを他のレジスタにロード
するものである。

その場合のレジスタモディファイを前述した定数発生器
で発生させたマイク□命令で行うこともできる。レジス
タモディファイを行うマイクロプログラムは、たとえば
第６図に示すようになる。第６図において、ＭＯＤＲＥ
Ｇはモディファイされるべきレジスタ、■ＮＣＤＥＣは
モディファイされるべきレジスタの内容をモディファイ
量だけ増減するための演算指定をマイクロプログラム制
御装置内の演算器に設定する命令、ＲＥＳＴＡＲＴはレ
ジスタのモディファイ動作を終了し、ＩＤＱ内の５ＴＡ
ＤＱで指定されたアドレスからマイクロプログラムの実
行を開始させるための制御命令であり、その他は第３図
と同一である。すなわち、第１ステップ目のマイクロ命
令ＭＩ　１０によってモディファイすべきレジスタの内
容がＴＡにロードされるとともに、指定されたモディフ
ァイ量だけの増加又は減少の演算が実行されてその演算
結果がＡＬＵＯにストアされ、第２ステップ目のマイク
ロ命令ＭＩＩＩによって演算結果はモディファイすべき
レジスタに書き戻されるとともに、モディファイ後のレ
ジスタを使った命令の起動が行なわれる。第６図のレジ
スタモディファイ動作も定型的な２ステップのマイクロ
プログラムで終了させることができるため、その２ステ
ップ目のマイクロ命令ＭｌｌをＭＲＯＭから読み出すと
同時に１ステップ目のマイクロ命令ＭＩＯを定数発生器
で生成して実行させることによって、レジスタモディフ
ァイのマイクロプログラムとマクロ命令に対応するマイ
クロプログラムをすべてＭＲＯＭから読み出して行なう
場合よりも早くマイクロプログラムの実行を行うことが
できる。

も１クロック早く終了することができる。このため、プ
ロセッサ全体としての実行速度が短縮できる。また、定
数発生器で発生されるマイクロ命令はＭＲＯＭに格納さ
れているマイクロ命令と同一のものであり、定型的なマ
イクロプログラムを実行するための特別なシーケンス回
路を設ける必要はなく、従来のマイクロプログラムの制
御回路をそのまま利用してマイクロプログラムを実行と
することができる。

第８図に本発明の第３の実施例を示す。本実施例は、前
の二つの実施例の機能を両方とも備えたものである。す
なわち、ＦＩＧＥＮ３０は第３図のマイクロ命令ＭＩＩ
と第６図のマイクロ命令Ｍ１１０の両方を発生すること
ができ、信号２５−１がハイレベルのときマイクロ命令
ＭＩＩを、信号２５−２がハイレベルのときマイクロ命
令Ｍ１１０をそれぞれ５ＥＬ６０に供給する。信号２５
−１はデコーダ２１の出力とデコーダ２２の反転出力と
を受けるＡＮＤゲート２９によって発生され、信号２５
−２は第５図で示したＡＮＤゲート２３によって発生さ
れる。信号２５−１．２５−２を受けるＯＲゲート２６
１によって５ＥＬ６０に対する選択信号２６が発生され
る。したがって、実行すべきマクロ命令が第３図のマイ
クロ命令列で実行できるときは第１の実施例と同一の動
作が得られ、実行すべきマクロ命令がレジスタモディフ
ァイを伴なうアドレシングモードを有するときは第２の
実施例と同一の動作が得られる。

実行すべきマクロ命令の中には、ダオペランドデータに
対する算術論理演算命令やレジスタモディファイを伴な
うアドレシングモードを有する命令のほかに、デスティ
ネーションオペランドに演算結果を書き戻さない比較命
令、オペランドデータに対し定数“ｌ”を加減算してデ
ィスティネーションオペランドに書き込む単一オペラン
ド命令、レジスタ間、メモリ間あるいはレジスターメモ
リ間のデータ転送命令、分岐命令のようなノーオペラン
ド命令等、様々な命令がある。これらのマクロ命令に対
してもその対応する一連のマイクロ命令の第１ステップ
目のマイクロ命令をＦＩＧＥＮ３０で発生することがで
きる。しかしながら、ＦＩＧＥＮ３０に多数のマイクロ
命令をもたせるためにはメモリセルアレイ構成を採用せ
ざるを得す、ＭＲＯＭ５０からのマイクロ命令の読み出
し期間を補間するために、ＦＩＧＥＮ３０を設けた意味
がなくなる。

そこで、第３図のマイクロ命令列を利用して上述した比
較命令、単一オペランド命令等を実行するための構成を
以下に示す。なお、以下の説明において、説明および図
面の冗長性を避けるために、特徴となる部分のみ示して
おり、それ以外の構成は第１図を参照されたい。

第９図は比較命令のマクロ命令に対するものであり、同
命令がデコードされるとＡＬＵＦＱｌ　５として“比較
演算”情報が格納される。この情報はデコーダ２００に
よってデコードされ、５Ｄ−ＢＵＳ９５への書き込み禁
止信号２０１がアクティブレベルとなる。第３図に示す
マイクロ命令ＭＩＩが実行されると、制御信号８５によ
ってＭＤ−ＢＵＳ９０からはソースオペランドデータが
、５Ｄ−ＢＵＳ９５からはデスティネーションオペラン
ドデータが読み出され、ＡＬＵＦＱｌ　０５で指定され
た比較演算が行なわれる。そして、第２ステップ目のマ
イクロ命令ＭＩ２の実行において５Ｄ−ＢＵＳ９５への
書き込み禁止信号１２１がアクティブであるので、比較
演算結果をデスティネーションへ書き戻すための制御信
号８５が発生されず、その結果、デスティネーションへ
の書き戻しが行なわれることなくマイクロプログラムの
実行は終了する。一方、５Ｄ−ＢＵＳ９５への書き込み
禁止信号１２１がインアクティブであれば、通常通りデ
スティネーションへの書き込みが行われてマイクロプロ
グラムの実行が終了する。

第１０図はオペランドデータに対し定数“１”を加減算
する単一オペランド命令に対するものである。第３図の
マイクロプログラムの実行が開始されると、ＩＤＱＩＯ
内のＡＬＵＦＱｌ　５に設定された情報はＭＩＣＮＴ８
０に通知されるとともに、デコーダ付きセレクタ３００
でＡＬＵＦＱｌ５の演算情報をデコードし、ＡＬＵＦＱ
Ｉ　５に設定された演算情報が“ｌの加減算である場合
はソースオペランドとして定数“１”発生器３００を指
定してＭＩＣＮＴ８０に渡す。ＡＬＵＦＱｌ　５に設定
された演算情報が“１の加減算でない場合は５ＯＰＲＮ
Ｑ１３の情報をそのままＭＩ　ＣＮＴ８０に渡す。マイ
クロプログラムの第１ステップ目（ＭＩＩ）でＭＤ−Ｂ
ＵＳ９０からは５ＯＰＲＮＱ１３の情報が示すソースオ
ペランドデータか又は定数“１′発生器３００にて発生
される定数“１′”が読み出され、５Ｄ−ＢＵＳ９５か
らはデスティネーションオペランドデータが読み出され
、ＡＬＵＦＱｌ　０５で指定された演算が行われる。そ
して、マイクロプログラムの第２ステツフ目（ＭＩ２）
において５Ｄ−ＢＵＳ９５への書き込みが行われマイク
ロプログラムの実行は終了する。

第１１図はデータ転送命令に対するものである。

ＩＤＵはデコードしたマクロ命令が転送系命令である場
合はＤＯＰＲＮＱｌ　４に対して、オペランド指定の他
に“読み出し不可”という情報を付加する。デコーダ４
００はＤＯＰＲＮＱＩ　Ｏ４の情報をデコートすること
によＦ）ＳＤ−ＢＵＳ　９５の読み出し禁止信号４０１
をアクティブレベルにし−（ＭＩ　ＣＮＴ　１１６に渡
す。したがって、第１ステップ目のマイクロ命令ＭＩＩ
の実行において、読み出し禁止信号４０１がアクティブ
であるので、デスティネーションデータを読み出すため
の制御信号８５が発生されず、命令ＭＩＩの実行時の演
算はＭＤ−ＢＵＳ９０から読み出されたソースオペラン
ドのデータとレジスタＴＢ（第１図）に残っている不定
な値の間で行われることになる。

しかし、転送系マクロ命令においてはデスティネーショ
ンのデータに影響を受けない演算（ソースデータをその
まま出力する、ソースデータの２の補数をとる、など）
がＩＤＵによって指定されるので演算結果は正しい値が
得られる。この演算結果はＤＯＰＲＮＱｌ　０４で指定
されたデスティネーションに書き込まれてマイクロプロ
グラムの実行は終了する。

第１２図は分岐命令のようなノーオペランド命令に対す
るものである。このようなマクロ命令である場合、ＩＤ
Ｕは５ＯＰＲＮＱ１３およびり。

ＰＲＮＱ１４に対して、′無効オペランド”という情報
を設定する。第１のデコーダ５００および第２のデコー
ダ６００は、５ＯＰＲＮＱ１３およびＤＯＰＲＮＱｌ４
が“無効オペランドでない場合はそのままＭＩＣＮＴ８
０に引渡すが、′無効オペランド”の場合は、マイクロ
プログラムの実行に影響を与えない内部資源を示す情報
に変換してＭＩＣＮＴＩ　１６に引渡す。マイクロプロ
グラムの実行に影響を与えない内部資源の例としては、
ＭＤ−ＢＵＳ９０，５Ｄ−ＢＵＳ９５そのものがある。

オペランドを持たないマクロ命令を本発明の実施例に示
すマイクロプログラムで実行する場合は、ＭＤ−ＢＵＳ
９０からソースデータが、５Ｄ−ＢＵＳ９５からデステ
ィネーションデータが読み出され、ＩＤＵからの演算指
定が不定であるため、なんらかの不定な演算が行われ、
その演算結果がＭＤ−ｂｕｓｌ１８に書き込まれ、マイ
クロプログラムの実行が終了する。

〔発明の効果〕

以上のとおり、本発明では、定型的なマイクロプログラ
ムは定数として発生し、ＭＲＯＭからマイクロプログラ
ムの２ステップ目以降のマイクロ命令を読み出す期間に
マイクロプログラムの１ステップ目を定数発生器で発生
させて実行することにより、マイクロプログラムを構成
する全てのマイクロ命令をＭＲＯＭから読み出す場合に
比べて、マイクロプログラムの実行を１クロック早くし
てマクロ命令の実行時間の短縮を図る。さらに、マクロ
命令の演算指定をデコードしてオペランドの書き込み禁
止指令あるいは指定オペランドの変更を行うため、演算
系のマクロ命令を実現するマイクロプログラムと同一の
マイクロプログラムで、比較系のマクロ命令および単一
オペランドを有するマクロ命令の実現を可能とする。Ｉ
ＤＵの側にとっても、定型的なマイクロプログラムで実
現できるマクロ命令の数が増えることになり、これら定
型的なマイクロプログラムで実行できるマクロ命令に関
しては同一のアドレス情報（ＳＴＡＤＱ情報）を割り当
てることになるため、演算系マク口命令、転送系マクロ
命令およびオペランドなしマクロ命令で別アドレスを５
ＴＡＤＱに設定する場合に比べ、ＩＤＵの回路規模を縮
小化できることを期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図の定数発生器（ＦＩＧＥＮ）の内部構成図、第３
図は第１の実施例の対象となるマイクロプログラム、第
４図は第１図の動作を示すタイミング図、第５図は本発
明の第２の実施例のブロック図、第６図は第２の実施例
の対象となるマイクロプログラム、第７図は第２の実施
例の動作を示すタイミング図、第８図は本発明の第３の
実施例を示すブロック図、第９図乃至第１２図はそれぞ
れ本発明のさらに別の実施例による部分ブロック図であ
る。

Claims (2)

【特許請求の範囲】
1. （１）マイクロ命令を格納するマイクロ命令メモリと、
   このメモリの所定アドレスを指定するためのアドレス情
   報を一時格納するマイクロアドレスレジスタと、実行す
   べきマイクロ命令を一時保持するマイクロ命令レジスタ
   と、このレジスタに保持されたマイクロ命令を実行する
   実行部と、所定の一連のマイクロ命令の第１ステップ目
   のマイクロ命令を発生する定数発生器と、前記マイクロ
   命令メモリから読み出されたマイクロ命令と上記定数発
   生器から発生されたマイクロ命令との一方を選択するセ
   レクタと、前記マイクロアドレスレジスタに所定のアド
   レス情報をロードし前記マイクロ命令メモリから前記所
   定の一連のマイクロ命令の第２ステップ目のマイクロ命
   令を読み出して前記マイクロ命令レジスタに保持させる
   前に、前記定数発生器からの前記第１ステップ目のマイ
   クロ命令を前記セレクタを介して前記マイクロ命令レジ
   スタに保持させ、しかる後に前記第２ステップ目のマイ
   クロ命令を前記セレクタを介して前記マイクロ命令レジ
   スタに保持させる制御手段とを備えるマイクロプログラ
   ム制御装置。
2. （２）マクロ命令の有するオペランド情報を保持する手
   段と、マクロ命令の有する演算情報を保持する手段と、
   前記演算情報の保持手段に保持される演算情報をデコー
   ドするデコーダと、マイクロ命令が格納されるマイクロ
   命令メモリと、特定のマイクロ命令を生成する定数発生
   器と、前記マイクロ命令メモリから読み出されるマイク
   ロ命令と前記定数発生器から生成されるマイクロ命令の
   一方を選択するセレクタと、前記オペランド情報の保持
   手段に保持されるオペランド情報を別のオペランド情報
   に変換する手段と、実際に実行すべきマイクロ命令を保
   持するマイクロ命令ラッチとを備え、マイクロプログラ
   ムの２ステップ目に実行すべきマイクロ命令を前記マイ
   クロ命令メモリから読み出して前記マイクロ命令ラッチ
   にラッチするまでの期間に、前記定数発生器で生成した
   マイクロプログラムの１ステップ目を前記マイクロ命令
   ラッチにラッチして実行し、引き続いて２ステップ目の
   マイクロ命令を実行し、前記演算情報のデコーダ出力に
   より、前記オペランドの変換手段を制御することを特徴
   とするマイクロプログラム制御装置。