JPH0330335A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0330335A JPH0330335A JP1164531A JP16453189A JPH0330335A JP H0330335 A JPH0330335 A JP H0330335A JP 1164531 A JP1164531 A JP 1164531A JP 16453189 A JP16453189 A JP 16453189A JP H0330335 A JPH0330335 A JP H0330335A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、半導体装置の製造方法に関し、特にバイポ
ーラトランジスタのエミッタ開孔端と、ベース、および
コレクタ開孔端との間隔を規定する半導体装置の製造方
法に関する。
ーラトランジスタのエミッタ開孔端と、ベース、および
コレクタ開孔端との間隔を規定する半導体装置の製造方
法に関する。
（従来の技術）
近年、バイポーラトランジスタにおいて、ベース抵抗等
の寄生素子の低減による高速化、および高集積化のため
に、自己整合型バイポーラトランジスタのような微細な
能動素子が作られるようになっている。
の寄生素子の低減による高速化、および高集積化のため
に、自己整合型バイポーラトランジスタのような微細な
能動素子が作られるようになっている。
このような、自己整合型バイポーラトランジスタの製造
方法において、コレクタ電極、エミッタ電極、およびベ
ース電極の形成には、通常、エミッタ電極引き出し用ポ
リシリコンのパターニング工程と、コレクタ電極、およ
びエミッタ電極引き出し用ポリシリコン層へのコンタク
ト孔開孔工程と、そして各電極となる、例えばアルミニ
ウム層パターニング工程と、少な（とも３回のりソゲラ
フイエ程があった。
方法において、コレクタ電極、エミッタ電極、およびベ
ース電極の形成には、通常、エミッタ電極引き出し用ポ
リシリコンのパターニング工程と、コレクタ電極、およ
びエミッタ電極引き出し用ポリシリコン層へのコンタク
ト孔開孔工程と、そして各電極となる、例えばアルミニ
ウム層パターニング工程と、少な（とも３回のりソゲラ
フイエ程があった。
以下、図面を参照して、このような、少なくとも３回の
りソゲラフイエ程を含む自己整合型バイポーラトランジ
スタの製造方法について説明する。
りソゲラフイエ程を含む自己整合型バイポーラトランジ
スタの製造方法について説明する。
第３図（ａ）ないし第３図（ｆ）は、従来の自己整合型
バイポーラトランジスタの製造方法について、製造工程
順に示した断面図である。
バイポーラトランジスタの製造方法について、製造工程
順に示した断面図である。
まず、第３図（ａ）には、通常の自己整合型バイポーラ
トランジスタの製造方法により、エミッタ電極引き出し
用ポリシリコン層３０９が形成された時点までを示して
いる。
トランジスタの製造方法により、エミッタ電極引き出し
用ポリシリコン層３０９が形成された時点までを示して
いる。
第３図（ａ）に示すように、ｐ型シリコン基板３０１上
には、高濃度ｎ“型埋込層３０２が選択的に形成されて
いる。この高濃度ｎ”型埋込層３０２上には、コレクタ
領域となるｎ型エピタキシャル層３０４、およびコレク
タ取り出し領域として、高濃度ｎ＋型拡散領域３０２゛
が形成されている。さらに、素子分離領域として、フィ
ールド酸化膜３０５が選択的に形成されている。この素
子分離領域としてのフィールド酸化膜３０５の下部には
、高濃度ｐ＋型チャネルカット領域３０３が形成されて
いる。一方、このフィールド酸化膜３０５によって分離
された素子領域、まず、コレクタ取り出し領域としての
上記高濃度ｎ“型拡散領域３０２′上には、コレクタ電
極引き出し用ポリシリコン層３，０７が形成されている
。また、コレクタ領域となるｎ型エピタキシャル層３０
４上には、ベース電極引き出し用ポリシリコン層３０８
、およびエミッタ電極引き出し用ポリシリコン層３０９
が形成されている。これらのポリシリコン層３０８と、
３０９とは、酸化膜３１０ Ｅより、互いに電気的に分
離されている。また、コレクタ領域となる上記ｎ型エピ
タキシャル層３０４内には、ｐ型ベース領域３０６が形
成されている。さらに、エミッタ電極引き出し用ポリシ
リコン層３０９には、ｎ型エミッタ領鳩形成用不純物、
例えばヒ素（Ａｓ）３１１を、ドーズ量ｌＸ１０１６Ｃ
１１−２の条件でイオン注入されている。
には、高濃度ｎ“型埋込層３０２が選択的に形成されて
いる。この高濃度ｎ”型埋込層３０２上には、コレクタ
領域となるｎ型エピタキシャル層３０４、およびコレク
タ取り出し領域として、高濃度ｎ＋型拡散領域３０２゛
が形成されている。さらに、素子分離領域として、フィ
ールド酸化膜３０５が選択的に形成されている。この素
子分離領域としてのフィールド酸化膜３０５の下部には
、高濃度ｐ＋型チャネルカット領域３０３が形成されて
いる。一方、このフィールド酸化膜３０５によって分離
された素子領域、まず、コレクタ取り出し領域としての
上記高濃度ｎ“型拡散領域３０２′上には、コレクタ電
極引き出し用ポリシリコン層３，０７が形成されている
。また、コレクタ領域となるｎ型エピタキシャル層３０
４上には、ベース電極引き出し用ポリシリコン層３０８
、およびエミッタ電極引き出し用ポリシリコン層３０９
が形成されている。これらのポリシリコン層３０８と、
３０９とは、酸化膜３１０ Ｅより、互いに電気的に分
離されている。また、コレクタ領域となる上記ｎ型エピ
タキシャル層３０４内には、ｐ型ベース領域３０６が形
成されている。さらに、エミッタ電極引き出し用ポリシ
リコン層３０９には、ｎ型エミッタ領鳩形成用不純物、
例えばヒ素（Ａｓ）３１１を、ドーズ量ｌＸ１０１６Ｃ
１１−２の条件でイオン注入されている。
次に、第３図（ｂ）に示すように、ホトレジスト３１２
を全面に塗布し、ホトリソグラフィ法により、所定形状
に前記ホトレジスト３１２を現像し、これをブロックに
エミッタ電極引き出し用ポリシリコン層３０９を所定形
状にバターニングする。これが、第１回のりソゲラフイ
エ程である。
を全面に塗布し、ホトリソグラフィ法により、所定形状
に前記ホトレジスト３１２を現像し、これをブロックに
エミッタ電極引き出し用ポリシリコン層３０９を所定形
状にバターニングする。これが、第１回のりソゲラフイ
エ程である。
この時、エミッタ電極引き出し用ポリシリコン層３０９
を、通常のＣＦ４ ＋Ｏ７のガスを用いた反応性イオン
エツチング法によってバターニングした際、このポリシ
リコン層３０９にサイドエッチ部分３１３が形成されて
しまう。このサイドエッチ部分３１３は、エミッタ電極
引き出し用ポリシリコン層３０９の上層の高濃度不純物
層に、０．２〜０．５μｍ程度形成される。
を、通常のＣＦ４ ＋Ｏ７のガスを用いた反応性イオン
エツチング法によってバターニングした際、このポリシ
リコン層３０９にサイドエッチ部分３１３が形成されて
しまう。このサイドエッチ部分３１３は、エミッタ電極
引き出し用ポリシリコン層３０９の上層の高濃度不純物
層に、０．２〜０．５μｍ程度形成される。
次に、第３図（Ｃ）に示すように、前記ホトレジスト３
１２を除去し、再度全面にホトレジスト３１４を塗布し
、ホトリソグラフィ法により、所定形状に前記ホトレジ
スト３１４を現像し、これをブロックにコレクタ電極引
き出し用ポリシリコン層３０７、およびベース電極引き
出し用ポリシリコン層３０８に対し、コンタクト孔３１
５を開孔する。これが、第２回のりソゲラフイエ程であ
る。
１２を除去し、再度全面にホトレジスト３１４を塗布し
、ホトリソグラフィ法により、所定形状に前記ホトレジ
スト３１４を現像し、これをブロックにコレクタ電極引
き出し用ポリシリコン層３０７、およびベース電極引き
出し用ポリシリコン層３０８に対し、コンタクト孔３１
５を開孔する。これが、第２回のりソゲラフイエ程であ
る。
次に、第３図（ｄ）に示すように、前記ホトレジスト３
１４を除去し、エミッタ領域形成用不純物であるヒ素３
１１を熱拡散させて、高濃度ｎ＋型エミッタ領域３１６
を形成する。さらに全面に、例えばスパッタ法によりア
ルミニウム層３１７を形成する。
１４を除去し、エミッタ領域形成用不純物であるヒ素３
１１を熱拡散させて、高濃度ｎ＋型エミッタ領域３１６
を形成する。さらに全面に、例えばスパッタ法によりア
ルミニウム層３１７を形成する。
次に、第３図（ｅ）において、全面にホトレジスト３１
８を塗布し、ホトリソグラフィ法により、所定形状に前
記ホトレジスト３１８を現像し、これをブロックに前記
アルミニウム層３１７を所定形状にバターニングし、コ
レクタ電極３１９、ベース電極３２０、およびエミッタ
電極３２１を形成する。これが、第３回のりソゲラフイ
エ程である。
８を塗布し、ホトリソグラフィ法により、所定形状に前
記ホトレジスト３１８を現像し、これをブロックに前記
アルミニウム層３１７を所定形状にバターニングし、コ
レクタ電極３１９、ベース電極３２０、およびエミッタ
電極３２１を形成する。これが、第３回のりソゲラフイ
エ程である。
次に、第３図（ｆ）に示すように、前記ホトレジスト３
１８を除去することにより、自己整合型バイポーラトラ
ンジスタにおける、コレクタ電極３１９、ベース電極３
２０、およびエミッタ電極３２１が形１成される。
１８を除去することにより、自己整合型バイポーラトラ
ンジスタにおける、コレクタ電極３１９、ベース電極３
２０、およびエミッタ電極３２１が形１成される。
このような、従来の自己整合型のバイポーラトランジス
タの製造方法によれば、上述したように、３回のりソゲ
ラフイエ程がある。
タの製造方法によれば、上述したように、３回のりソゲ
ラフイエ程がある。
以下、同図（ｆ）を参照して、従来の少なくとも３回の
りソゲラフイエ程を有する自己整合型バイポーラトラン
ジスタの製造方法による、エミッタ開孔端と、ベース電
極３２２７８部開孔端、およびコレクタ電極コンタクト
部開孔端との間隔について説明する。
りソゲラフイエ程を有する自己整合型バイポーラトラン
ジスタの製造方法による、エミッタ開孔端と、ベース電
極３２２７８部開孔端、およびコレクタ電極コンタクト
部開孔端との間隔について説明する。
同図＜ｆ）に示すように、まず、上述した第１回のりソ
ゲラフイエ程で、エミッタ開孔端ａと１、エミッタ電極
引き出し用ポリシリコン層３０９との合せ余裕Ｓ１を見
なければならない。また、この合せ余裕Ｓ１には、同図
（ｂ）で説明したように、エミッタ電極引き出し用ポリ
シリコン層３０９にイオン注入されているエミッタ領域
形成用の不純物の、実効的な濃度を低下させないために
、通常の合せ余裕より、例えば０．５μｍ以上大きく取
られている領域が含まれている。このような、エミッタ
電極引き出し用ポリシリコン層３０９を、通常の合せ余
裕より０．５μｍ以上大き（俄らねばならないことを解
決するために、エミッタ電極引き出し用ポリシリコン層
３０９のバターニング工程以前に熱処理することによっ
て、エミッタ領域形成用の不純物を、充分にポリシリコ
ン層３０９内に活性化させておく方法や、あるいは、ポ
リシリコン層３０９形成の際、あらかじめ、エミッタ領
域形成用の不純物を含有させて形成する方法等がある。
ゲラフイエ程で、エミッタ開孔端ａと１、エミッタ電極
引き出し用ポリシリコン層３０９との合せ余裕Ｓ１を見
なければならない。また、この合せ余裕Ｓ１には、同図
（ｂ）で説明したように、エミッタ電極引き出し用ポリ
シリコン層３０９にイオン注入されているエミッタ領域
形成用の不純物の、実効的な濃度を低下させないために
、通常の合せ余裕より、例えば０．５μｍ以上大きく取
られている領域が含まれている。このような、エミッタ
電極引き出し用ポリシリコン層３０９を、通常の合せ余
裕より０．５μｍ以上大き（俄らねばならないことを解
決するために、エミッタ電極引き出し用ポリシリコン層
３０９のバターニング工程以前に熱処理することによっ
て、エミッタ領域形成用の不純物を、充分にポリシリコ
ン層３０９内に活性化させておく方法や、あるいは、ポ
リシリコン層３０９形成の際、あらかじめ、エミッタ領
域形成用の不純物を含有させて形成する方法等がある。
しかしながら、このような方法であると、微細なエミッ
タ領域３１６を形成することができなくなる。次に、上
述した第２回のりソゲラフイエ程で、コレクタ電極引き
出し用ポリシリコン層３０７、およびベース電極引き出
し用ポリシリコン層３０８と、コンタクト孔３１５との
合せ余裕を見る。この合せ余裕は、コレクタ電極引き出
し用ポリシリコン層３０７、およびベース電極引き出し
用ポリシリコン層３０８に、あらかじめ含まれているの
で、ここでは、特に図示しない。次に、上述した、第３
回のリングラフィ工程で、コレクタ電極コンタクト部開
孔端、およびベース電極３２２７８部開孔端すと、コレ
クタ電極３１９、およびベース電極３２０との合せ余裕
Ｓ２、並びにエミッタ電極引き出し用ポリシリコン層３
０９と、エミッタ電極３２１との合せ余裕Ｓ３を見なけ
ればならない。また、上記各電極間の間隔をＤとした場
合、エミッタ開孔端ａと、ベース電極３２２７８部開孔
端、およびコレクタ電極コンタクト部開孔端すとの幅Ｗ
は、Ｗ”−Ｓ１＋Ｓ２＋３３＋Ｄ となる。したがって、その工程上、このＷの幅以下の素
子微細化は望めない。しかも、合せ余裕Ｓ１においては
、通常の合せ余裕よりも、０．５μｍ以上大きく取らな
ければならない。
タ領域３１６を形成することができなくなる。次に、上
述した第２回のりソゲラフイエ程で、コレクタ電極引き
出し用ポリシリコン層３０７、およびベース電極引き出
し用ポリシリコン層３０８と、コンタクト孔３１５との
合せ余裕を見る。この合せ余裕は、コレクタ電極引き出
し用ポリシリコン層３０７、およびベース電極引き出し
用ポリシリコン層３０８に、あらかじめ含まれているの
で、ここでは、特に図示しない。次に、上述した、第３
回のリングラフィ工程で、コレクタ電極コンタクト部開
孔端、およびベース電極３２２７８部開孔端すと、コレ
クタ電極３１９、およびベース電極３２０との合せ余裕
Ｓ２、並びにエミッタ電極引き出し用ポリシリコン層３
０９と、エミッタ電極３２１との合せ余裕Ｓ３を見なけ
ればならない。また、上記各電極間の間隔をＤとした場
合、エミッタ開孔端ａと、ベース電極３２２７８部開孔
端、およびコレクタ電極コンタクト部開孔端すとの幅Ｗ
は、Ｗ”−Ｓ１＋Ｓ２＋３３＋Ｄ となる。したがって、その工程上、このＷの幅以下の素
子微細化は望めない。しかも、合せ余裕Ｓ１においては
、通常の合せ余裕よりも、０．５μｍ以上大きく取らな
ければならない。
以上説明したような制約から、第３図（ａ）ないし第３
図（ｆ）に示した、従来の自己整合型バイポーラトラン
ジスタの製造方法では、たとえリソグラフィの精度が向
上しても、エミッタ開孔端ａと、コレクタ電極コンタク
ト部開孔端、およびベース電極３２２７８部開孔端すと
の間隔は、Ｗ−３１＋Ｓ２＋Ｓ３＋Ｄ であり、最低でもＷの間隔を必要とする。さらに、所望
のエミッタ領域３１６の不純物濃度分布を得るために、
合せ余裕Ｓ１には、通常の合せ余裕よりも、０．５μｍ
以上大きくしなければならない。
図（ｆ）に示した、従来の自己整合型バイポーラトラン
ジスタの製造方法では、たとえリソグラフィの精度が向
上しても、エミッタ開孔端ａと、コレクタ電極コンタク
ト部開孔端、およびベース電極３２２７８部開孔端すと
の間隔は、Ｗ−３１＋Ｓ２＋Ｓ３＋Ｄ であり、最低でもＷの間隔を必要とする。さらに、所望
のエミッタ領域３１６の不純物濃度分布を得るために、
合せ余裕Ｓ１には、通常の合せ余裕よりも、０．５μｍ
以上大きくしなければならない。
したがって、素子の微細化に不利である。また、素子の
微細化は、すなわち、素子に形成される各電極や、各電
極引き出し用ポリシリコン層の微細化による面積の縮小
は、素子の集積度の向上のためばかりではなく、例えば
ベース電極引き出し用ポリシリコン層３０８の短縮化に
よるベース抵抗低減等のような、寄生素子の低減のため
にも必要である。
微細化は、すなわち、素子に形成される各電極や、各電
極引き出し用ポリシリコン層の微細化による面積の縮小
は、素子の集積度の向上のためばかりではなく、例えば
ベース電極引き出し用ポリシリコン層３０８の短縮化に
よるベース抵抗低減等のような、寄生素子の低減のため
にも必要である。
（発明が解決しようとする課題）
この発明は上記のような点に鑑み為されたもので、半導
体装置の電極、および金属配線の形成工程において、リ
ソグラフィ工程を減少させることにより、現在のりソグ
ラフィの精度と同程度の精度でも、より小さな面積内に
、素子の電極、および配線を形成し、素子の微細化を図
り集積度を向上させ、さらに、工程数減少による歩留り
の向上、およびコスト低減を可能とする半導体装置の製
造方法を提供することを目的とする。
体装置の電極、および金属配線の形成工程において、リ
ソグラフィ工程を減少させることにより、現在のりソグ
ラフィの精度と同程度の精度でも、より小さな面積内に
、素子の電極、および配線を形成し、素子の微細化を図
り集積度を向上させ、さらに、工程数減少による歩留り
の向上、およびコスト低減を可能とする半導体装置の製
造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明による第１の半導体装置の製造方法によれば、
単結晶半導体層、もしくは多結晶半導体層上に絶縁膜が
存在する半導体装置の製造方法において、この絶縁膜上
に、第１の電極引き出し用の多結晶半導体層を形成する
工程と、この第１の電極引き出し用の多結晶半導体層を
選択蝕刻し、第２の電極のコンタクト部を形成する工程
と、この選択蝕刻された第１の電極引き出し用の多結晶
半導体層をマスクに、上記絶縁膜を除去する二「程と、
全面に、導体層を形成する工程と、この導体層と、上記
第１の電極引き出し用の多結晶半導体層とを選択蝕刻し
、第１の電極、および第２の電極の配線を形成する工程
とを具備することを特徴とする。
単結晶半導体層、もしくは多結晶半導体層上に絶縁膜が
存在する半導体装置の製造方法において、この絶縁膜上
に、第１の電極引き出し用の多結晶半導体層を形成する
工程と、この第１の電極引き出し用の多結晶半導体層を
選択蝕刻し、第２の電極のコンタクト部を形成する工程
と、この選択蝕刻された第１の電極引き出し用の多結晶
半導体層をマスクに、上記絶縁膜を除去する二「程と、
全面に、導体層を形成する工程と、この導体層と、上記
第１の電極引き出し用の多結晶半導体層とを選択蝕刻し
、第１の電極、および第２の電極の配線を形成する工程
とを具備することを特徴とする。
また、第２の製造方法によれば、半導体基板上に、第１
導電型のコレクタ領域と、この第１導電型のコレクタ領
域内に形成された第２導電型のベース領域と、この第２
導電型のベース領域上に、少なくとも一つの開孔部を有
する絶縁膜とを少なくとも具備するバイポーラトランジ
スタの製造方法において、上記半導体基板上に、第１導
電型の不純物が導入されている多結晶半導体層を形成す
る工程と、この多結晶半導体層のうち、上記ベース領域
、およびコレクタ領域の電極形成予定領域上を選択蝕刻
する工程と、この多結晶半導体層から、上記ベース領域
上に開孔部を有する絶縁膜の開孔部を介して、ベース領
域内に第１導電型の不純物を拡散させ、第１導電型のエ
ミッタ領域を形成する工程と、上記多結晶半導体層をマ
スクに、上記絶縁膜を除去し、ベース電極、およびコレ
クタ電極コンタクト部を形成する工程と、全面に導体層
を形成する工程と、この導体層と、多結晶半導体層とを
選択蝕刻する工程とを具備することを特徴とする。
導電型のコレクタ領域と、この第１導電型のコレクタ領
域内に形成された第２導電型のベース領域と、この第２
導電型のベース領域上に、少なくとも一つの開孔部を有
する絶縁膜とを少なくとも具備するバイポーラトランジ
スタの製造方法において、上記半導体基板上に、第１導
電型の不純物が導入されている多結晶半導体層を形成す
る工程と、この多結晶半導体層のうち、上記ベース領域
、およびコレクタ領域の電極形成予定領域上を選択蝕刻
する工程と、この多結晶半導体層から、上記ベース領域
上に開孔部を有する絶縁膜の開孔部を介して、ベース領
域内に第１導電型の不純物を拡散させ、第１導電型のエ
ミッタ領域を形成する工程と、上記多結晶半導体層をマ
スクに、上記絶縁膜を除去し、ベース電極、およびコレ
クタ電極コンタクト部を形成する工程と、全面に導体層
を形成する工程と、この導体層と、多結晶半導体層とを
選択蝕刻する工程とを具備することを特徴とする。
（作用）
上記のような半導体装置の製造方法にあっては、単結晶
半導体層、もしくは多結晶半導体層に対１５、コンタク
ト孔を開孔する際、上部に形成される多結晶半導体層を
マスクにコンタクト孔が開孔される。したがって、単結
晶半導体層、もしくは多結晶半導体に対するコンタクト
孔を開孔する際のリングラフィ工程が必要なくなる。
半導体層、もしくは多結晶半導体層に対１５、コンタク
ト孔を開孔する際、上部に形成される多結晶半導体層を
マスクにコンタクト孔が開孔される。したがって、単結
晶半導体層、もしくは多結晶半導体に対するコンタクト
孔を開孔する際のリングラフィ工程が必要なくなる。
（実施例）
以下、図面を参照して、この発明の実施例に係わる半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
第１図（ａ）ないし第１図（ｇ）は、この発明の第１の
実施例に係わる半導体装置の製造方法について、製造工
程順に示した断面図である。
実施例に係わる半導体装置の製造方法について、製造工
程順に示した断面図である。
まず、第１図（ａ）には、通常の自己整合型バイポーラ
トランジスタの製造方法により、エミッタ電極引き出し
用ポリシリコン層１０９が形成された時点までを示して
いる。
トランジスタの製造方法により、エミッタ電極引き出し
用ポリシリコン層１０９が形成された時点までを示して
いる。
第１図（ａ）に示すように、例えばｐ型シリコン基板１
０１上には、高濃度ｎ＋型埋込層１０２が形成されてい
る。この高濃度ｎ＋型埋込層１０２上には、コレクタ領
域となるｎ型エピタキシャル層１０４、およびコレクタ
取り出し領域となる上記ｎ型エピタキシャル層１０４よ
り濃度の高い、高濃度ｎ“型拡散領域１０２′が形成さ
れている。さらに、素子分離領域として、フィールド酸
化膜１０５が選択的に形成されている。この素子分離領
域としてのフィールド酸化１１！８１０５の下部には、
高ｌａ度ｐ＋型チャネルカット領域１０３が形成されて
いる。一方、このフィールド酸化膜１０５によって分離
された素子領域のうち、ます、上記コレクタ取り出し領
域となる高濃度ｎ＋型拡散領域１り２′上には、コレク
タ電極引き出し用ポリシリコン層１０７が形成されてい
る。
０１上には、高濃度ｎ＋型埋込層１０２が形成されてい
る。この高濃度ｎ＋型埋込層１０２上には、コレクタ領
域となるｎ型エピタキシャル層１０４、およびコレクタ
取り出し領域となる上記ｎ型エピタキシャル層１０４よ
り濃度の高い、高濃度ｎ“型拡散領域１０２′が形成さ
れている。さらに、素子分離領域として、フィールド酸
化膜１０５が選択的に形成されている。この素子分離領
域としてのフィールド酸化１１！８１０５の下部には、
高ｌａ度ｐ＋型チャネルカット領域１０３が形成されて
いる。一方、このフィールド酸化膜１０５によって分離
された素子領域のうち、ます、上記コレクタ取り出し領
域となる高濃度ｎ＋型拡散領域１り２′上には、コレク
タ電極引き出し用ポリシリコン層１０７が形成されてい
る。
また、コレクタ領域となる上記ｎ型エピタキシャル層１
０４上には、ベース電極引き出し用ポリシリコン層１０
８、およびエミッタ引き出し用ポリシリコン層１０９が
形成されている。これらのポリシリコン層１０８と、１
０９とは、酸化膜１１０により、互いに電気的に分離さ
れている。
０４上には、ベース電極引き出し用ポリシリコン層１０
８、およびエミッタ引き出し用ポリシリコン層１０９が
形成されている。これらのポリシリコン層１０８と、１
０９とは、酸化膜１１０により、互いに電気的に分離さ
れている。
また、コレクタ領域となる上記ｎ型エピタキシャル層１
０４内には、高濃度ｐ＋型外部ベース領域１０６″、お
よびｐ型真性ベース領域１０６が形成されている。さら
に、エミッタ電極引き出し用ポリシリコン層１０９には
、ｎ型エミッタ領域形成用不純物である、例えばヒ素（
Ａｓ）１１１が、例えばドーズ量Ｉ Ｘ １０１６ｃｍ
２の条件でイオン注入されている。また、ポリシリコン
層１０９を形成する際に、エミッタ形成用の不純物を含
有させて形成してもよい。しかしながら、エミッタ領域
の不純物分布を、より高精度に制御するには、イオン注
入法が優れている。
０４内には、高濃度ｐ＋型外部ベース領域１０６″、お
よびｐ型真性ベース領域１０６が形成されている。さら
に、エミッタ電極引き出し用ポリシリコン層１０９には
、ｎ型エミッタ領域形成用不純物である、例えばヒ素（
Ａｓ）１１１が、例えばドーズ量Ｉ Ｘ １０１６ｃｍ
２の条件でイオン注入されている。また、ポリシリコン
層１０９を形成する際に、エミッタ形成用の不純物を含
有させて形成してもよい。しかしながら、エミッタ領域
の不純物分布を、より高精度に制御するには、イオン注
入法が優れている。
次に、′Ｍ１図（ｂ）に示すように、ホトレジスト１１
２を全面に塗布し、写真蝕刻法により、所定形状に前記
ホトレジスト１１２を現像し、これをブロックにエミッ
タ電極引き出し用ポリシリコン層１０９を所定形状にパ
ターニングする。この時、コレクタ電極引き出し用ポリ
シリコン層１０７、およびベース電極引き出し用ポリシ
リコン層１０８へのコンタクト孔開孔予定領域１０７−
１および１０８′に対し、エミッタ電極引き出し用ポリ
シリコン層１０９がバターニングされる。これが、本節
１の実施例での第１回のりソゲラフイエ程である。ここ
で、従来技術同様、エミッタ電極引き出し用ポリシリコ
ン層１０９を、通常の、例えばＣＦ４＋０２のガスを用
いた反応性イオンエツチング法によってパターニングし
た場合、このポリシリコン層１０９にサイドエッチ部分
１１３が形成されてしまう。しかしながら、本節１の実
施例によれば、ポリシリコン／ｉＮ １０９が、エミッ
タ形成予定領域１１６゛と、コンタクト孔開孔予定領域
１０７−１および１０８′との間の広い領域に残存して
おり、ポリシリコン層１０９に含有されている、エミッ
タ領域形成のための不純物の実効的な濃度は低下しない
。
２を全面に塗布し、写真蝕刻法により、所定形状に前記
ホトレジスト１１２を現像し、これをブロックにエミッ
タ電極引き出し用ポリシリコン層１０９を所定形状にパ
ターニングする。この時、コレクタ電極引き出し用ポリ
シリコン層１０７、およびベース電極引き出し用ポリシ
リコン層１０８へのコンタクト孔開孔予定領域１０７−
１および１０８′に対し、エミッタ電極引き出し用ポリ
シリコン層１０９がバターニングされる。これが、本節
１の実施例での第１回のりソゲラフイエ程である。ここ
で、従来技術同様、エミッタ電極引き出し用ポリシリコ
ン層１０９を、通常の、例えばＣＦ４＋０２のガスを用
いた反応性イオンエツチング法によってパターニングし
た場合、このポリシリコン層１０９にサイドエッチ部分
１１３が形成されてしまう。しかしながら、本節１の実
施例によれば、ポリシリコン／ｉＮ １０９が、エミッ
タ形成予定領域１１６゛と、コンタクト孔開孔予定領域
１０７−１および１０８′との間の広い領域に残存して
おり、ポリシリコン層１０９に含有されている、エミッ
タ領域形成のための不純物の実効的な濃度は低下しない
。
次に、第１図（ｃ）に示すように、前記ホトレジスト１
１２を除去し、全面に、例えばＣＶＤ法によりシリコン
酸化膜１１４を形成し、その後、熱処理することにより
、エミッタ電極引き出し用ポリシリコン層１０９中のエ
ミッタ形成用のｎ型不純物であるヒ素１１１を、熱拡散
させることにより、高濃度ｎ“型エミッタ領域１１６を
形成する。この時、あらかじめ、コレクタ、およびベス
コンタクト部１１５−１およびエミッタ電極弓き出し用
ポリシリコン層１０９を、それぞれ１００μｍ程度にし
たトランジスタを配置しておけば、各コンタクト部上の
酸化膜１１０．１１４をエツチングし、針をあてること
により、容易にトランジスタ特性をモニタすることがで
き、拡散量の制御に有効である。
１２を除去し、全面に、例えばＣＶＤ法によりシリコン
酸化膜１１４を形成し、その後、熱処理することにより
、エミッタ電極引き出し用ポリシリコン層１０９中のエ
ミッタ形成用のｎ型不純物であるヒ素１１１を、熱拡散
させることにより、高濃度ｎ“型エミッタ領域１１６を
形成する。この時、あらかじめ、コレクタ、およびベス
コンタクト部１１５−１およびエミッタ電極弓き出し用
ポリシリコン層１０９を、それぞれ１００μｍ程度にし
たトランジスタを配置しておけば、各コンタクト部上の
酸化膜１１０．１１４をエツチングし、針をあてること
により、容易にトランジスタ特性をモニタすることがで
き、拡散量の制御に有効である。
次に、第１図（ｄ）に示すように、例えばＣＦ、とＨ２
等のガスを用いた反応性イオンエツチング法により、酸
化膜１１４を除去し、さらにエツチングを継続すること
により、所定形状にバターニングされているエミッタ電
極引き出し用ポリシリコン層１０９をマスクとして、コ
レクタ電極引き出し用ポリシリコン層１０７、およびベ
スｆｆ１Ｗ引き出し用ポリシリコン層１０８に対し、コ
ンタクト孔１１５を開孔する。
等のガスを用いた反応性イオンエツチング法により、酸
化膜１１４を除去し、さらにエツチングを継続すること
により、所定形状にバターニングされているエミッタ電
極引き出し用ポリシリコン層１０９をマスクとして、コ
レクタ電極引き出し用ポリシリコン層１０７、およびベ
スｆｆ１Ｗ引き出し用ポリシリコン層１０８に対し、コ
ンタクト孔１１５を開孔する。
次に、第１図＜ｅ＞に示すように、全面に、例えばスパ
ッタ法によりアルミニウム層１１７を形成する。これは
、アルミニウムでなくても、種々の電極材料を選択でき
ることは勿論である。
ッタ法によりアルミニウム層１１７を形成する。これは
、アルミニウムでなくても、種々の電極材料を選択でき
ることは勿論である。
次に、第１図（ｆ）に示すように、全面にホトレジスト
３１８を塗布し、写真蝕刻法により、所定形状に前記ホ
トレジスト１１８を現像し、これをマスクに、ＣＣ１４
Ｔｐのガスを用いた反応性イオンエツチングにより、ア
ルミニウム層１１７を所定形状にバターニングし、さら
に続いて、エミッタ電極引き出し用ポリシリコン層１０
９もパタニングしてコレクタ電極１１９、ベース？Ｉ［
１２０１およびエミッタ電極１２１を形成する。
３１８を塗布し、写真蝕刻法により、所定形状に前記ホ
トレジスト１１８を現像し、これをマスクに、ＣＣ１４
Ｔｐのガスを用いた反応性イオンエツチングにより、ア
ルミニウム層１１７を所定形状にバターニングし、さら
に続いて、エミッタ電極引き出し用ポリシリコン層１０
９もパタニングしてコレクタ電極１１９、ベース？Ｉ［
１２０１およびエミッタ電極１２１を形成する。
これが、本実施例における第２回のりソゲラフイエ程で
ある。
ある。
次に、第１図（ｇ）に示すように、前記ホトレジスト１
１８を除去することにより、この発明に係わる半導体装
置の製造方法により、自己整合型バイポーラトランジス
タの、コレクタ電極１１９、ベース電極１２０１および
エミッタ電極１２１が形成される。
１８を除去することにより、この発明に係わる半導体装
置の製造方法により、自己整合型バイポーラトランジス
タの、コレクタ電極１１９、ベース電極１２０１および
エミッタ電極１２１が形成される。
次に、同図（ｇ）を参照して、第１の実施例に係わる半
導体装置の製造方法によって製造された、自己整合型バ
イポーラトランジスタのエミッタ開孔端と、コレクタ電
極コンタクト孔開孔端、およびベース７ｄ極コンタクト
部開孔端との間隔について説明する。
導体装置の製造方法によって製造された、自己整合型バ
イポーラトランジスタのエミッタ開孔端と、コレクタ電
極コンタクト孔開孔端、およびベース７ｄ極コンタクト
部開孔端との間隔について説明する。
同図（ｇ）に示すように、まず、上述した第１回のりソ
ゲラフイエ程で、コレクタ７１ｉ極引き出し用ポリシリ
コン層１０７、およびベース電極引き出し用ポリシリコ
ン層１０８と、コンタクト孔１１５との合せ余裕を見る
。この合せ余裕は、コレクタ電極引き出し用ポリシリコ
ン層１０７、およびベース電極引き出し用ポリシリコン
層１０８に、あらかじめ含まれているので、ここでは特
に図示しない。次に、上述した第２回のりソゲラフイエ
程で、コレクタ電極コンタクト部開孔端、およびベース
電極コンタクト部開孔端すと、ベース電極１１９、およ
びコレクタ電極１２０との合せ余裕Ｓ２、並びにエミッ
タ開孔ｌａと、エミッタ電極１２１との合せ余裕Ｓ１を
見る。また、上記各電極間の間隔をＤとした場合、エミ
ッタ開孔端ａと、ベース電極コンタクト部開孔端、およ
びコレクタ電極コンタクト開孔端すとの幅Ｗは、Ｗ鴎Ｓ
１＋Ｓ２＋Ｄ となる。幅Ｗは、従来よりも、合せ余裕が１回分低減さ
れる。この低減された合せ余裕には、従来、エミッタ電
極引き出しポリシリコン層において、′ＰｒＳ極のエミ
ッタ領域形成のための不純物の、実効的な濃度を低下さ
せないようにするため、通常の合せ余裕より、０．５μ
ｍ以上大きくとっていた部分が含まれている。よって、
リソグラフィ工程の減少による素子に形成される各電極
や、各引き出し電極、特にエミッタ電極引き出し用ポリ
シリコン層１０９を微細化できる、本発明の効果は高い
ものになる。
ゲラフイエ程で、コレクタ７１ｉ極引き出し用ポリシリ
コン層１０７、およびベース電極引き出し用ポリシリコ
ン層１０８と、コンタクト孔１１５との合せ余裕を見る
。この合せ余裕は、コレクタ電極引き出し用ポリシリコ
ン層１０７、およびベース電極引き出し用ポリシリコン
層１０８に、あらかじめ含まれているので、ここでは特
に図示しない。次に、上述した第２回のりソゲラフイエ
程で、コレクタ電極コンタクト部開孔端、およびベース
電極コンタクト部開孔端すと、ベース電極１１９、およ
びコレクタ電極１２０との合せ余裕Ｓ２、並びにエミッ
タ開孔ｌａと、エミッタ電極１２１との合せ余裕Ｓ１を
見る。また、上記各電極間の間隔をＤとした場合、エミ
ッタ開孔端ａと、ベース電極コンタクト部開孔端、およ
びコレクタ電極コンタクト開孔端すとの幅Ｗは、Ｗ鴎Ｓ
１＋Ｓ２＋Ｄ となる。幅Ｗは、従来よりも、合せ余裕が１回分低減さ
れる。この低減された合せ余裕には、従来、エミッタ電
極引き出しポリシリコン層において、′ＰｒＳ極のエミ
ッタ領域形成のための不純物の、実効的な濃度を低下さ
せないようにするため、通常の合せ余裕より、０．５μ
ｍ以上大きくとっていた部分が含まれている。よって、
リソグラフィ工程の減少による素子に形成される各電極
や、各引き出し電極、特にエミッタ電極引き出し用ポリ
シリコン層１０９を微細化できる、本発明の効果は高い
ものになる。
このような、第１の実施例に係わる半導体装置（自己整
合型バイポーラトランジスタ）の製造方法によれば、従
来の技術では、少なくとも３回必要としたりソゲラフイ
エ程を、２回に低減することができる。したがって、合
せ余裕を１回分児なくても良いことになり、素子の微細
化に有利である。また、従来、エミッタ電極引き出し用
ポリシリコン層３０９（（第３図（ａ）ないし第３図（
ｆ）に図示する）にサイドエッチ部分が形成されること
により、エミッタ領域形成用の不純物の、実効的な濃度
が低下していた聞届は、素子の微細化を損ねることな（
、エミッタ電極引き出し用ポリシリコン層１０９を、エ
ミッタ形成領域１０７゛と、コレクタ、およびエミッタ
コンタクト孔開孔領域１０８゛との間の、広い領域に残
存させることができるので解決される。したがって、従
来、エミッタ電極引き出し用ポリシリコン層を、合せ余
裕以上に大きくしなければならなかった点も、この第１
の実施例によれば、エミッタＴ１極弓き出し用ポリシリ
コン層１０９は、エミッタ開孔端との合せ余裕だけを見
ればよい。このことがらからも、素子の微細化に有利で
ある。
合型バイポーラトランジスタ）の製造方法によれば、従
来の技術では、少なくとも３回必要としたりソゲラフイ
エ程を、２回に低減することができる。したがって、合
せ余裕を１回分児なくても良いことになり、素子の微細
化に有利である。また、従来、エミッタ電極引き出し用
ポリシリコン層３０９（（第３図（ａ）ないし第３図（
ｆ）に図示する）にサイドエッチ部分が形成されること
により、エミッタ領域形成用の不純物の、実効的な濃度
が低下していた聞届は、素子の微細化を損ねることな（
、エミッタ電極引き出し用ポリシリコン層１０９を、エ
ミッタ形成領域１０７゛と、コレクタ、およびエミッタ
コンタクト孔開孔領域１０８゛との間の、広い領域に残
存させることができるので解決される。したがって、従
来、エミッタ電極引き出し用ポリシリコン層を、合せ余
裕以上に大きくしなければならなかった点も、この第１
の実施例によれば、エミッタＴ１極弓き出し用ポリシリ
コン層１０９は、エミッタ開孔端との合せ余裕だけを見
ればよい。このことがらからも、素子の微細化に有利で
ある。
このように、リソグラフィ工程を減少できることにより
、より小さな面櫃内に、素子の電極、および配線を形成
できる。したがって、素子の微細化、工程数減少による
歩留りの向上、および製造コストの低減が達成される。
、より小さな面櫃内に、素子の電極、および配線を形成
できる。したがって、素子の微細化、工程数減少による
歩留りの向上、および製造コストの低減が達成される。
また、素子の形成される面積の縮小、特にエミッタ電極
引き出し用ポリシリコン層１０９の短縮にともない、例
えばベース電極引き出し用ポリシリコン層１０８も短縮
され、ベース抵抗が低減される。このように、ベース抵
抗のような寄生素子の低減もあわせて達成される。さら
に、金属配線の下には、ポリシリコン層が存在している
ことにより、段差が緩和され、配線の段切れが起こりに
くくなる。また、第１図（Ｃ）の工程で説明したように
、エミッタ拡散以前に、ベース、およびコレクタのコン
タクトパターンが形成されていることから、部分的に絶
縁膜を剥離することにより、容易にトランジスタ特性を
モニタすることができ、拡散制御に有効である。
引き出し用ポリシリコン層１０９の短縮にともない、例
えばベース電極引き出し用ポリシリコン層１０８も短縮
され、ベース抵抗が低減される。このように、ベース抵
抗のような寄生素子の低減もあわせて達成される。さら
に、金属配線の下には、ポリシリコン層が存在している
ことにより、段差が緩和され、配線の段切れが起こりに
くくなる。また、第１図（Ｃ）の工程で説明したように
、エミッタ拡散以前に、ベース、およびコレクタのコン
タクトパターンが形成されていることから、部分的に絶
縁膜を剥離することにより、容易にトランジスタ特性を
モニタすることができ、拡散制御に有効である。
第２図（ａ）ないし第２図（ｇ）は、この発明の第２の
実施例に係わる半導体装置の製造方法について、製造工
程順に示した断面図である。
実施例に係わる半導体装置の製造方法について、製造工
程順に示した断面図である。
この第２の実施例は、本発明が、自己整合型バイポーラ
トランジスタの製造方法でなくとも、股的なバイポーラ
トランジスタの製造方法でも適用できることを示した例
である。
トランジスタの製造方法でなくとも、股的なバイポーラ
トランジスタの製造方法でも適用できることを示した例
である。
まず、第２図（ａ）には、通常の一般的なバイポーラト
ランジスタの製造方法により、エミッタ電極引き出し用
ポリシリコン層２０９が形成された時点までを示してい
る。
ランジスタの製造方法により、エミッタ電極引き出し用
ポリシリコン層２０９が形成された時点までを示してい
る。
第２図（ａ）に示すように、例えばｐ型シリコン基板２
０１上には、高濃度ｎ＋型埋込層２０２が形成されてい
る。この高濃度ｎ＋型埋込層２０２上には、コレクタ領
域となるｎ型エピタキシャル層２０４、およびコレクタ
取り出し領域となる上記ｎ型エピタキシャル層２０４よ
り濃度の高い、高濃度ｎ”型拡散領域２０２′が形成さ
れている。さらに、素子分離領域として、フィールド酸
化膜２０５が形成されている。この素子分離領域として
のフィールド酸化膜２０５の下部には、高濃度ｐ＋型チ
ャネルカット領域２０３が形成されている。一方、この
フィールド酸化膜２０５によって分離された素子領域上
には、酸化膜２１０が形成されている。また、コレクタ
領域となる上記ｎ型エピタキシャル層２０４内には、高
濃度ｐ゛型外部ベース領域１０６′およびｐ型真性ベー
ス領域１０６が形成されている。このｐ型真性ベース領
域１０６に対し、上記酸化膜２１０を通して、エミッタ
開孔部が形成されている。また、このエミッタ開孔部も
含み、全面に、エミッタ引き出し用となるポリシリコン
層２０９が形成されている。さらに、エミッタ電極引き
出し用ポリシリコン層２０９には、ｎ型エミッタ領域形
成用不純物、例えばヒ素２１１がイオン注入されている
。
０１上には、高濃度ｎ＋型埋込層２０２が形成されてい
る。この高濃度ｎ＋型埋込層２０２上には、コレクタ領
域となるｎ型エピタキシャル層２０４、およびコレクタ
取り出し領域となる上記ｎ型エピタキシャル層２０４よ
り濃度の高い、高濃度ｎ”型拡散領域２０２′が形成さ
れている。さらに、素子分離領域として、フィールド酸
化膜２０５が形成されている。この素子分離領域として
のフィールド酸化膜２０５の下部には、高濃度ｐ＋型チ
ャネルカット領域２０３が形成されている。一方、この
フィールド酸化膜２０５によって分離された素子領域上
には、酸化膜２１０が形成されている。また、コレクタ
領域となる上記ｎ型エピタキシャル層２０４内には、高
濃度ｐ゛型外部ベース領域１０６′およびｐ型真性ベー
ス領域１０６が形成されている。このｐ型真性ベース領
域１０６に対し、上記酸化膜２１０を通して、エミッタ
開孔部が形成されている。また、このエミッタ開孔部も
含み、全面に、エミッタ引き出し用となるポリシリコン
層２０９が形成されている。さらに、エミッタ電極引き
出し用ポリシリコン層２０９には、ｎ型エミッタ領域形
成用不純物、例えばヒ素２１１がイオン注入されている
。
また、ポリシリコン層２０９を形成する際に、エミッタ
形成用の不純物を含有させて形成してもよい。しかしな
がら、エミッタ領域の不純物分布を、より高精度に制御
するには、イオン注入法が優れている。
形成用の不純物を含有させて形成してもよい。しかしな
がら、エミッタ領域の不純物分布を、より高精度に制御
するには、イオン注入法が優れている。
次に、第２図（ｂ）に示すように、ホトレジスト２１２
を全面に塗布し、写真蝕刻法により、所定形状に前記ホ
トレジスト２１２を現像し、これをブロックにエミッタ
電極引き出し用ポリシリコン層２０９を所定形状にバタ
ーニングする。この時、高濃度ｎ＋型コレクタ取り出し
領域２０２′および高濃度ｐ゛型外部ベース領域２０６
′へのコンタクト孔開孔予定領域２０７゛ および２０
８′に対し、エミッタ電極引き出し用ポリシリコン層２
０９が所定形状にバターニングされる。
を全面に塗布し、写真蝕刻法により、所定形状に前記ホ
トレジスト２１２を現像し、これをブロックにエミッタ
電極引き出し用ポリシリコン層２０９を所定形状にバタ
ーニングする。この時、高濃度ｎ＋型コレクタ取り出し
領域２０２′および高濃度ｐ゛型外部ベース領域２０６
′へのコンタクト孔開孔予定領域２０７゛ および２０
８′に対し、エミッタ電極引き出し用ポリシリコン層２
０９が所定形状にバターニングされる。
これが、本節２の実施例での第１回のりソゲラフイエ程
である。ここで、従来技術、および第１の実施例同様、
エミッタ電極引き出し用ポリシリコン層２０９を、通常
のＣＦ４＋０２のガスを用いた反応性イオンエツチング
法によって、所定形状にバターニングした際、このポリ
シリコン層２０９にサイドエッチ部分２１３が形成され
てしまう。しかしながら、本節２の実施例によれば、ポ
リシリコン層２０９が、エミッタ形成予定領域２１６′
と、コンタクト孔開孔予定領域２０７″および２０８′
との間の広い領域に残存しており、ポリシリコン層２０
９に導入されている、エミッタ領域形成用の不純物の実
効的な濃度は低下しない。
である。ここで、従来技術、および第１の実施例同様、
エミッタ電極引き出し用ポリシリコン層２０９を、通常
のＣＦ４＋０２のガスを用いた反応性イオンエツチング
法によって、所定形状にバターニングした際、このポリ
シリコン層２０９にサイドエッチ部分２１３が形成され
てしまう。しかしながら、本節２の実施例によれば、ポ
リシリコン層２０９が、エミッタ形成予定領域２１６′
と、コンタクト孔開孔予定領域２０７″および２０８′
との間の広い領域に残存しており、ポリシリコン層２０
９に導入されている、エミッタ領域形成用の不純物の実
効的な濃度は低下しない。
次に、第２図（ｃ）に示すように、前記ホトレシスト２
１２を除去し、全面に、例えばＣＶＤ法によりシリコン
酸化膜２１４を形成し、その後、熱処理することにより
、エミッタ電極引き出し用ポリシリコン層２０９中のｎ
型不純物であるヒ素２１１を、熱拡散させることにより
、高濃度ロ１型エミッタ領域２１６を形成する。
１２を除去し、全面に、例えばＣＶＤ法によりシリコン
酸化膜２１４を形成し、その後、熱処理することにより
、エミッタ電極引き出し用ポリシリコン層２０９中のｎ
型不純物であるヒ素２１１を、熱拡散させることにより
、高濃度ロ１型エミッタ領域２１６を形成する。
次に、第２図（ｄ）に示すように、例えばＣＦ、とＨ２
等のガスを用いた反応性イオンエツチング法により、シ
リコン酸化膜２１４を除去し、さらにエツチングを継続
することにより、所定形状にバターニングされているエ
ミッタ電極引き出し用ポリシリコン層２０９をマスクと
して、高濃度ｎ＋型コレクタ取り出し領域２０２−１お
よび高濃度ｐ＋梨型外ベース領域２０６に対し、コンタ
クト孔２１５を開孔する。
等のガスを用いた反応性イオンエツチング法により、シ
リコン酸化膜２１４を除去し、さらにエツチングを継続
することにより、所定形状にバターニングされているエ
ミッタ電極引き出し用ポリシリコン層２０９をマスクと
して、高濃度ｎ＋型コレクタ取り出し領域２０２−１お
よび高濃度ｐ＋梨型外ベース領域２０６に対し、コンタ
クト孔２１５を開孔する。
次に、第２図（ｅ）に示すように、全面に、例えばスパ
ッタ法によりアルミニウム層２１７を形成する。これは
、第１の実施例同様、アルミニウムでなくても、種々の
電極材料を選択できることは勿論である。
ッタ法によりアルミニウム層２１７を形成する。これは
、第１の実施例同様、アルミニウムでなくても、種々の
電極材料を選択できることは勿論である。
次に、第２図（ｆ）に示すように、全面に、ホトレジス
ト２１８を塗布し、写真蝕刻法により、所定形状に前記
ホトレジスト２］８を現像し、これをブロックに前記ア
ルミニウム層２１７を所定形状にバターニングし、さら
に続いて、エミッタ電極引き出し用ポリシリコン層２０
９もバターニングしてコレクタ電極２１９、ベース電極
２２０、およびエミッタ７ｄ極２２１を形成する。これ
が、本節２の実施例における第２回のりソゲラフイエ程
である。
ト２１８を塗布し、写真蝕刻法により、所定形状に前記
ホトレジスト２］８を現像し、これをブロックに前記ア
ルミニウム層２１７を所定形状にバターニングし、さら
に続いて、エミッタ電極引き出し用ポリシリコン層２０
９もバターニングしてコレクタ電極２１９、ベース電極
２２０、およびエミッタ７ｄ極２２１を形成する。これ
が、本節２の実施例における第２回のりソゲラフイエ程
である。
次に、第２図（ｇ）に示すように、前記ホｌ−１ノジス
ト２１８を除去し、この発明の第２の実施例に係わる半
導体装置の製造方法により、一般的なバイポーラトラン
ジスタの、コレクタ電極２１９、ベース電極２２０、お
よびエミッタ心極２２１が形成される。
ト２１８を除去し、この発明の第２の実施例に係わる半
導体装置の製造方法により、一般的なバイポーラトラン
ジスタの、コレクタ電極２１９、ベース電極２２０、お
よびエミッタ心極２２１が形成される。
次に、同図（ｇ）を参照して、エミッタ開孔端とコレク
タ、およびベース開孔端との間隔について説明する。
タ、およびベース開孔端との間隔について説明する。
第２図（ｇ）に示すように、まず、第１回のリソグラフ
ィ工程においては、高濃度ｎ＋型コレクタ領域２０２、
およびｐ型ベース領域２０６との合せ余裕を見る。この
合せ余裕は、コンタクト孔２１５がコレクタ領域２０２
、およびベース領域２０６にコンタクトされるかという
合せ余裕である。従って、この合せ余裕は、下層に位置
するコレクタ領域２０２、およびベース領域２０６の幅
に含まれている。ここでは、特に図示しない。次に、第
２回のりソゲラフイエ程において、エミッタ開孔端ａと
の合せ余裕Ｓ１と、コレクタ、およびベース開孔端すと
の合せ余裕Ｓ２を見る。また、この第２回のりソゲラフ
イエ程で、アルミニウム層２１７を各電極に分離する間
隔をＤとした場合、エミッタ開孔端ａと、コレクタ、お
よびベース開孔端すとの幅Ｗは、各合せ余裕を考えると
、Ｗ−８１＋３２＋Ｄ となり、最低幅Ｗは、第１の実施例同様、合せ余裕Ｓ３
の分だけ、微細化が可能であることが明確である。
ィ工程においては、高濃度ｎ＋型コレクタ領域２０２、
およびｐ型ベース領域２０６との合せ余裕を見る。この
合せ余裕は、コンタクト孔２１５がコレクタ領域２０２
、およびベース領域２０６にコンタクトされるかという
合せ余裕である。従って、この合せ余裕は、下層に位置
するコレクタ領域２０２、およびベース領域２０６の幅
に含まれている。ここでは、特に図示しない。次に、第
２回のりソゲラフイエ程において、エミッタ開孔端ａと
の合せ余裕Ｓ１と、コレクタ、およびベース開孔端すと
の合せ余裕Ｓ２を見る。また、この第２回のりソゲラフ
イエ程で、アルミニウム層２１７を各電極に分離する間
隔をＤとした場合、エミッタ開孔端ａと、コレクタ、お
よびベース開孔端すとの幅Ｗは、各合せ余裕を考えると
、Ｗ−８１＋３２＋Ｄ となり、最低幅Ｗは、第１の実施例同様、合せ余裕Ｓ３
の分だけ、微細化が可能であることが明確である。
このような、第２の実施例に係わる半導体装置（バイポ
ーラトランジスタ）の製造方法によれば、第１の実施例
同様、リソグラフィ工程を、２回に低減することができ
、素子の微細化に有利である。
ーラトランジスタ）の製造方法によれば、第１の実施例
同様、リソグラフィ工程を、２回に低減することができ
、素子の微細化に有利である。
また、第１の実施例同様、製造歩留りの向上、および製
造コストの低減も併せて為される。
造コストの低減も併せて為される。
また、第２図（ｂ）に示すエミッタ電極引き出し用ポリ
シリコン層２０９に対するエミッタ領域形成用不純物２
１１のイオン注入によるダメージ、および高濃度の不純
物から起こるサイドエッチ部分２１３形成の問題は、素
子の微細化に不利になることなく、充分に該ポリシリコ
ン層２０９が残存していることから、所望の不純物プロ
ファイルを持つ高濃度ｎ＋型エミッタ領域２１６の形成
か可能となる。さらに、第１の実施例同様、金属配線の
下にポリシリコン層が存在するため、段差が緩和され、
配線の段切れが起こりにくくなる。また、エミッタ拡散
以前に、ベース、およびコレクタのコンタクトパターン
が形成されていることから、部分的に絶縁膜を剥離する
ことにより、容易にトランジスタ特性をモニタすること
ができ、拡数制御に有効である。
シリコン層２０９に対するエミッタ領域形成用不純物２
１１のイオン注入によるダメージ、および高濃度の不純
物から起こるサイドエッチ部分２１３形成の問題は、素
子の微細化に不利になることなく、充分に該ポリシリコ
ン層２０９が残存していることから、所望の不純物プロ
ファイルを持つ高濃度ｎ＋型エミッタ領域２１６の形成
か可能となる。さらに、第１の実施例同様、金属配線の
下にポリシリコン層が存在するため、段差が緩和され、
配線の段切れが起こりにくくなる。また、エミッタ拡散
以前に、ベース、およびコレクタのコンタクトパターン
が形成されていることから、部分的に絶縁膜を剥離する
ことにより、容易にトランジスタ特性をモニタすること
ができ、拡数制御に有効である。
［発明の効果］
以上説明したようにこの発明によれば、半導体装置の電
極、および金属配線の形成工程において、リトグラフィ
工程を削減することが可能となることにより、従来と、
同程度のりソグラフィの精度でも、より小さい面積内に
、素子の電極、および配線を形成することが可能となり
、集積度が向上し、さらに、歩留りがよく、製造コスト
の低い半導体装置の製造方法が提供される。
極、および金属配線の形成工程において、リトグラフィ
工程を削減することが可能となることにより、従来と、
同程度のりソグラフィの精度でも、より小さい面積内に
、素子の電極、および配線を形成することが可能となり
、集積度が向上し、さらに、歩留りがよく、製造コスト
の低い半導体装置の製造方法が提供される。
第１図（ａ）ないし第１図（ｇ）は、この発明の第１の
実施例に係わる半導体装置の製造方法について製造工程
順に示した断面図、第２図（ａ）ないし第２図（ｇ）は
、この発明の第２の実施例に係わる半導体装置の製造方
法について製造工程順に示した断面図、第３図（ａ）な
いし第３図（ｆ）は、従来技術による半導体装置の製造
方法について製造工程順に示した断面図である。 １０１・・・ｐ型半導体基板、１０２・・・ｎ＋型コレ
クタ領域、１０３・・・ｐ“型チャネルカット領域、１
０４・・・口型エピタキシャル層、１０５・・・素子分
離領域、１０６・・・ｐ型ベース領域、１０７・・・コ
レクタ電極引き出し用ポリシリコン層、１０８・・・ベ
ース電極引き出し用ポリシリコン層、１ｏ９・・・エミ
ッタ電極引き出し用ポリシリコン層、１１０・・・酸化
膜、１１１・・・ヒ素（Ａｓ）イオン、１１２・・・ホ
トレジスト、１１３・・・サイドエッチ部分、１１４・
・・酸化膜、１１５・・・コンタクト孔、１１５′・・
・コンタクト部、１１６・・・ｎ＋型エミ７ツタ領域、
１１７・・・アルミニウム層、１１８・・・ホトレジス
ト、１１９・・・コレクタ電極、１２ｏ・・・ベース電
極、１２１・・・エミッタ電極、２０１・・・ｐ型半導
体基板、２０２・・・ｎ＋型コレクタ領域、２０３・・
・ｐ＋型チャネルカット領域、２０４・・・ｎ型エピタ
キシャル層、２０５・・・素子分離領域、２０６・・・
ｐ型ベース領域、２０９・・・エミッタ電極引き出し用
ポリシリコン層、２１１・・・ヒ素（Ａｓ）イオン、２
１２・・・ホトレジスト、２１３・・・サイドエッチ部
分、２１４・・・酸化膜、２１５・・・コンタクト孔、
２１５′・・・コンタクト部、２１６−ｎ” 型エミッ
タ領域、２１７・・・アルミニウム層、２１８・・・ホ
トレジスト、２１９・・・コレクタ電極、２２０・・・
ベース電極、２２１・・・エミッタ電極、３０１・・・
ｐ型半導体基板、３０２・・・０＋型コレクタ領域、３
０３・・ｐ＋型チャネルカット領域、３０４・・・ｎ型
エピタキシャル層、３０５・・・素子分離領域、３０６
・・・ｐ型ベース領域、３０７・・・コレクタ電極引き
出し用ポリシリコン層、３０８・・・ベース電極引き出
し用ポリシリコン層、３０９・・・エミッタ電極引き出
し用ポリシリコン層、３１０・・・酸化膜、３１１・・
・ヒ素（Ａｓ）イオン、３１２・・・ホトレジスト、３
１３・・・サイドエッチ部分、３１４・・・ホトレジス
ト、３１５・・・コンタクト孔、３１６ ＝・ｎ ＋型
エミッタ領域、３１７・・・アルミニウム層、３１８・
・・ホトレジスト、３１９・・・コレクタ電極、３２０
・・・ベース電極、３２１・・・エミッタ電極、ａ・・
・エミッタ開孔端、ｂ・・・コレクタ、ベース開孔端、
Ｃ・・・ポリシリコン層端面、Ｄ・・・電極分離間隔、
Ｗ・・・エミッタ開孔端とコレクタ、ベース開孔端との
幅、５１Ｓ２．Ｓ３・・・合せ余裕。
実施例に係わる半導体装置の製造方法について製造工程
順に示した断面図、第２図（ａ）ないし第２図（ｇ）は
、この発明の第２の実施例に係わる半導体装置の製造方
法について製造工程順に示した断面図、第３図（ａ）な
いし第３図（ｆ）は、従来技術による半導体装置の製造
方法について製造工程順に示した断面図である。 １０１・・・ｐ型半導体基板、１０２・・・ｎ＋型コレ
クタ領域、１０３・・・ｐ“型チャネルカット領域、１
０４・・・口型エピタキシャル層、１０５・・・素子分
離領域、１０６・・・ｐ型ベース領域、１０７・・・コ
レクタ電極引き出し用ポリシリコン層、１０８・・・ベ
ース電極引き出し用ポリシリコン層、１ｏ９・・・エミ
ッタ電極引き出し用ポリシリコン層、１１０・・・酸化
膜、１１１・・・ヒ素（Ａｓ）イオン、１１２・・・ホ
トレジスト、１１３・・・サイドエッチ部分、１１４・
・・酸化膜、１１５・・・コンタクト孔、１１５′・・
・コンタクト部、１１６・・・ｎ＋型エミ７ツタ領域、
１１７・・・アルミニウム層、１１８・・・ホトレジス
ト、１１９・・・コレクタ電極、１２ｏ・・・ベース電
極、１２１・・・エミッタ電極、２０１・・・ｐ型半導
体基板、２０２・・・ｎ＋型コレクタ領域、２０３・・
・ｐ＋型チャネルカット領域、２０４・・・ｎ型エピタ
キシャル層、２０５・・・素子分離領域、２０６・・・
ｐ型ベース領域、２０９・・・エミッタ電極引き出し用
ポリシリコン層、２１１・・・ヒ素（Ａｓ）イオン、２
１２・・・ホトレジスト、２１３・・・サイドエッチ部
分、２１４・・・酸化膜、２１５・・・コンタクト孔、
２１５′・・・コンタクト部、２１６−ｎ” 型エミッ
タ領域、２１７・・・アルミニウム層、２１８・・・ホ
トレジスト、２１９・・・コレクタ電極、２２０・・・
ベース電極、２２１・・・エミッタ電極、３０１・・・
ｐ型半導体基板、３０２・・・０＋型コレクタ領域、３
０３・・ｐ＋型チャネルカット領域、３０４・・・ｎ型
エピタキシャル層、３０５・・・素子分離領域、３０６
・・・ｐ型ベース領域、３０７・・・コレクタ電極引き
出し用ポリシリコン層、３０８・・・ベース電極引き出
し用ポリシリコン層、３０９・・・エミッタ電極引き出
し用ポリシリコン層、３１０・・・酸化膜、３１１・・
・ヒ素（Ａｓ）イオン、３１２・・・ホトレジスト、３
１３・・・サイドエッチ部分、３１４・・・ホトレジス
ト、３１５・・・コンタクト孔、３１６ ＝・ｎ ＋型
エミッタ領域、３１７・・・アルミニウム層、３１８・
・・ホトレジスト、３１９・・・コレクタ電極、３２０
・・・ベース電極、３２１・・・エミッタ電極、ａ・・
・エミッタ開孔端、ｂ・・・コレクタ、ベース開孔端、
Ｃ・・・ポリシリコン層端面、Ｄ・・・電極分離間隔、
Ｗ・・・エミッタ開孔端とコレクタ、ベース開孔端との
幅、５１Ｓ２．Ｓ３・・・合せ余裕。
Claims (2)
- （１）単結晶半導体層、もしくは多結晶半導体層上に絶
縁膜が存在する半導体装置の製造方法において、この絶
縁膜上に、第１の電極引き出し用の多結晶半導体層を形
成する工程と、この第１の電極引き出し用の多結晶半導
体層を選択蝕刻し、第２の電極のコンタクト部を形成す
る工程と、この選択蝕刻された第１の電極引き出し用の
多結晶半導体層をマスクに、上記絶縁膜を除去する工程
と、全面に、導体層を形成する工程と、この導体層と、
上記第１の電極引き出し用の多結晶半導体層とを選択蝕
刻し、第１の電極、および第２の電極の配線を形成する
工程とを具備することを特徴とする半導体装置の製造方
法。 - （２）半導体基板上に、第１導電型のコレクタ領域と、
この第１導電型のコレクタ領域内に形成された第２導電
型のベース領域と、この第２導電型のベース領域上に、
少なくとも一つの開孔部を有する絶縁膜とを少なくとも
具備するバイポーラトランジスタの製造方法において、
上記半導体基板上に、第１導電型の不純物が導入されて
いる多結晶半導体層を形成する工程と、この多結晶半導
体層のうち、上記ベース領域、およびコレクタ領域の電
極形成予定領域上を選択蝕刻する工程と、この多結晶半
導体層から、上記ベース領域上に開孔部を有する絶縁膜
の開孔部を介して、ベース領域内に第１導電型の不純物
を拡散させ、第１導電型のエミッタ領域を形成する工程
と、上記多結晶半導体層をマスクに、上記絶縁膜を除去
し、ベース電極、およびコレクタ電極コンタクト部を形
成する工程と、全面に導体層を形成する工程と、この導
体層と、多結晶半導体層とを選択蝕刻する工程とを具備
することを特徴とするバイポーラトランジスタの製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164531A JPH0817180B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置の製造方法 |
| US07/543,378 US5028550A (en) | 1989-06-27 | 1990-06-26 | Method of manufacturing semiconductor device |
| DE69024859T DE69024859T2 (de) | 1989-06-27 | 1990-06-27 | Verfahren zur Herstellung einer Halbleitervorrichtung |
| KR1019900009537A KR940006692B1 (ko) | 1989-06-27 | 1990-06-27 | 반도체 장치의 제조방법 |
| EP90112252A EP0405500B1 (en) | 1989-06-27 | 1990-06-27 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164531A JPH0817180B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330335A true JPH0330335A (ja) | 1991-02-08 |
| JPH0817180B2 JPH0817180B2 (ja) | 1996-02-21 |
Family
ID=15794936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164531A Expired - Fee Related JPH0817180B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5028550A (ja) |
| EP (1) | EP0405500B1 (ja) |
| JP (1) | JPH0817180B2 (ja) |
| KR (1) | KR940006692B1 (ja) |
| DE (1) | DE69024859T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456325A (ja) * | 1990-06-26 | 1992-02-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5204277A (en) * | 1992-02-03 | 1993-04-20 | Motorola, Inc. | Method of forming bipolar transistor having substrate to polysilicon extrinsic base contact |
| KR0161378B1 (ko) * | 1994-06-13 | 1998-12-01 | 김광호 | 바이폴라 접합 트랜지스터 제조방법 |
| US6008121A (en) * | 1996-03-19 | 1999-12-28 | Siemens Aktiengesellschaft | Etching high aspect contact holes in solid state devices |
| US5786623A (en) * | 1996-10-22 | 1998-07-28 | Foveonics, Inc. | Bipolar-based active pixel sensor cell with metal contact and increased capacitive coupling to the base region |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51127682A (en) * | 1975-04-30 | 1976-11-06 | Fujitsu Ltd | Manufacturing process of semiconductor device |
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
| JPS56115525A (en) * | 1980-02-18 | 1981-09-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| US4465528A (en) * | 1981-07-15 | 1984-08-14 | Fujitsu Limited | Method of producing a walled emitter semiconductor device |
| JPS5866359A (ja) * | 1981-09-28 | 1983-04-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5975659A (ja) * | 1982-10-22 | 1984-04-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0170250B1 (en) * | 1984-07-31 | 1990-10-24 | Kabushiki Kaisha Toshiba | Bipolar transistor and method for producing the bipolar transistor |
| US4693782A (en) * | 1985-09-06 | 1987-09-15 | Matsushita Electric Industrial Co., Ltd. | Fabrication method of semiconductor device |
| KR900005123B1 (ko) * | 1987-09-26 | 1990-07-19 | 삼성전자 주식회사 | 바이폴라 트랜지스터의 제조방법 |
-
1989
- 1989-06-27 JP JP1164531A patent/JPH0817180B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-26 US US07/543,378 patent/US5028550A/en not_active Expired - Lifetime
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