JPH0330309B2 - - Google Patents
Info
- Publication number
- JPH0330309B2 JPH0330309B2 JP57029027A JP2902782A JPH0330309B2 JP H0330309 B2 JPH0330309 B2 JP H0330309B2 JP 57029027 A JP57029027 A JP 57029027A JP 2902782 A JP2902782 A JP 2902782A JP H0330309 B2 JPH0330309 B2 JP H0330309B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- semiconductor
- semiconductor device
- impurities
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 77
- 239000012535 impurity Substances 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 238000009826 distribution Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 48
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Description
本発明は新規な構成原理に基づく半導体装置及
びその製造方法に関するものである。
従来半導体装置の主要部分であるｐ−ｎ接合
は、拡散法、合金法、イオン打込み法、生長接合
形成法等によつて作られていた。しかしこれ等の
方法で作成したｐ−ｎ接合は、いずれにおいても
不純物濃度は統計的に分布し、空間的にも連続的
に変化している。このためたとえば半導体素子を
微細化しようとする時、この不純物濃度が統計的
に分布していることから来る物理的限界が存在し
た。
本発明は半導体層中に不純物を添加する場合、
不純物原子を単原子層の単位で制御し不純物を半
導体層内の所定領域に局在せしめることにより、
従来達することができなかつた種々の特徴ある特
性を有する半導体装置を提供することを目的とす
る。
本発明は、第１の半導体層と、これに近接した
第２の半導体層を有する半導体装置であつて、
上記第２の半導体層は不純物をその層内に実質
的に局在して含有する点に特徴がある。
こうした構造は分子線エピタキシヤル法の開発
を待つてはじめて実現出来たものである。
本発明の半導体装置は上述の如き特徴を有する
が由に、それを用いて従来の半導体装置では実現
出来なかつた種々の特徴ある特性を有する半導体
装置を実現し得るものである。
なお、不純物の導入は、通常空乏層を含む半導
体装置においては単原子層もしくは該空乏層と同
等またはそれより薄い単一または複数の層に、特
に集中して不純物を含むか、または特に少なく不
純物を含む層を一以上含む如く設計されている
が、これに限られるものでもない。以下の本実施
例では不順物を添加する層は単原子層一層のみで
あるがこれは多原子層であつてもよいし、これら
の複数の層から成つている場合でもよい。
階段状の電圧−容量特性を有する半導体装置、
および短チヤネルの高速電界効果トランジスタ
（FET）の例を具体的に説明する。
先づ階段状の電圧−容量特性の例について説明
する。
Siの分子線源および砒素の分子線源を用い基板
結晶上にSiの分子線エピタキシー層および砒素添
加層を交互に成長させることにより第１図に示す
ような構造をした多層構造を作成する。１１はＰ
型シリコン（Si）基板、１２はシリコン半導体
層、１３は砒素等の不純物が局在しているシリコ
ン層、１４は電極である。この際砒素の添加時に
はSiの分子線源の前にはシヤツターをおき砒素の
添加は単分子層以下におさえる。第２図はこのよ
うにして作成した多層構造の不純物原子の分布を
示したものである。
次に第２図に示すような不純物濃度の分布を有
する半導体装置に電界を印加した場合の特性につ
いて説明する。第２図のごときδ−関数型の不純
物濃度分布の両側における電界強度の差△Eiは、
一次元のポアソン方程式
d2／dx2＝−１／εSρ（ｘ） ……(1)
を積分することによつて求めることができる。
但しは、ポテンシヤル・エネルギー、ρ（ｘ）
は不純物による電荷の分布でρ（ｘ）＝ρ0δ（ｘ−
ai）で表わされる。ここにεSは半導体の静電誘電
率aiは不純物層の位置を示す。式(1)をaiの近傍で
積分することにより、aiの両側での電界強度の差
△Eiは、
△Ei＝−〔d／dx〕ai+0 ai-0＝１／εSρ0 ……(2)
となる。ここで、ρ0を単位面積当りの不純物濃度
Ni〔ｍ-2〕におきかえると(2)式の△Eiは
△Ei＝1.56×10-9Ni〔Ｖ／ｍ〕 ……(3)
となる。
またこの場合厚さｄ〔ｍ〕の半導体層の静電容
量Ｃは１m2当り
Ｃ＝εSε0S／ｄ＝1.06×10-10１／ｄ・〔Ｆ／m2〕……
(4)
である。
従つて第１図に示した半導体装置の電圧−容量
特性は第３図のように階段状になる。また容量お
よび電圧の段の大きさは、(3)式から明らかなよう
に不純物濃度および不純物添加層の間隔を適当に
することにより任意に変えることができる。
本発明の特徴たる該第１の半導体層および該第
２の半導体層の積層を電界効果トランジスタに適
用した例を説明する。
第２の半導体層中に含有する不純物の効果を用
いて第１の半導体層中にキヤリアを生ぜしめ、該
第１の半導体層をキヤリアの移送領域とせしむる
ものである。従つて不純物はチヤネルから離れた
領域に存在する。
こうした構成上の特徴を有するが由に次の如き
利点を有する。
(1) チヤネル領域に不純物を含有しないので、キ
ヤリアは不純物散乱を受けることがない。従つ
て、より高移動度となし得る。
通常のMOSFETの場合、チヤネル長(l)は基
板の不純物濃度（Ni）に対してlαNi-2の関係
に保つて設計される。しかし、この場合、基板
の不純物濃度に従つて第１表に示す程度のキヤ
リアの移動度を越えるものはいかなる製造方法
を用いても実現し得ない。
これに対し、本発明の半導体装置においては
第１表に示す通り、従来例に比較してはるかに
高移動度のFETを実現出来る。なお、比較を
容易ならしめるため表中、本発明の場合の添加
不純物濃度はチヤネル領域におけるデイプレツ
シヨン領域（depletion region）で平均した実
効的不純物濃度として示した。
The present invention relates to a semiconductor device based on a novel structural principle and a method for manufacturing the same. Conventionally, a pn junction, which is a main part of a semiconductor device, has been made by a diffusion method, an alloy method, an ion implantation method, a growth junction formation method, or the like. However, in all of the pn junctions created by these methods, the impurity concentration is statistically distributed and continuously changes spatially. For this reason, when attempting to miniaturize semiconductor elements, for example, there are physical limits due to the statistical distribution of this impurity concentration. In the present invention, when adding impurities into a semiconductor layer,
By controlling impurity atoms in units of monoatomic layers and localizing impurities in predetermined regions within the semiconductor layer,
It is an object of the present invention to provide a semiconductor device having various characteristic characteristics that could not be achieved conventionally. The present invention provides a semiconductor device having a first semiconductor layer and a second semiconductor layer adjacent to the first semiconductor layer, wherein the second semiconductor layer contains impurities substantially localized within the layer. The points are distinctive. Such a structure could only be realized after the development of the molecular beam epitaxial method. Since the semiconductor device of the present invention has the above-mentioned characteristics, it can be used to realize semiconductor devices having various distinctive characteristics that could not be realized with conventional semiconductor devices. Note that impurities are usually introduced into a single atomic layer or a single or multiple layers that are equivalent to or thinner than the depletion layer in a semiconductor device that includes a depletion layer, or in which impurities are particularly concentrated or impurities are particularly sparsely introduced. The invention is designed to include one or more layers including, but is not limited to. In this example below, the layer to which the impurity is added is only one monoatomic layer, but it may be a polyatomic layer or may be composed of a plurality of these layers. A semiconductor device having stepped voltage-capacitance characteristics,
An example of a short channel high speed field effect transistor (FET) will be specifically explained. First, an example of step-like voltage-capacitance characteristics will be explained. A multilayer structure as shown in FIG. 1 is created by alternately growing Si molecular beam epitaxy layers and arsenic-doped layers on a substrate crystal using a Si molecular beam source and an arsenic molecular beam source. 11 is P
12 is a silicon semiconductor layer, 13 is a silicon layer in which impurities such as arsenic are localized, and 14 is an electrode. At this time, when adding arsenic, a shutter is placed in front of the Si molecular beam source to keep the amount of arsenic added to less than a monomolecular layer. FIG. 2 shows the distribution of impurity atoms in the multilayer structure thus created. Next, the characteristics when an electric field is applied to a semiconductor device having an impurity concentration distribution as shown in FIG. 2 will be described. The difference △Ei in the electric field strength on both sides of the δ-function type impurity concentration distribution as shown in Figure 2 is:
It can be obtained by integrating the one-dimensional Poisson equation d 2 /dx 2 =-1/ε S ρ(x) (1). However, the potential energy, ρ(x)
is the charge distribution due to impurities, and ρ(x)=ρ 0 δ(x−
a i ). Here, ε S is the electrostatic permittivity of the semiconductor, a i is the position of the impurity layer. By integrating equation (1) near a i , the difference in electric field strength on both sides of a i , △E i , is: △E i = − [d/dx] ai+0 ai-0 = 1/ε S ρ 0 ...(2). Here, ρ 0 is the impurity concentration per unit area
Substituting N i [m -2 ], △E i in equation (2) becomes △E i =1.56×10 -9 N i [V/m] ...(3). In this case, the capacitance C of a semiconductor layer with a thickness of d [ m ] is C=ε S ε 0 S/d=1.06×10 -10 1/d・[F/m 2 ] per 1 m 2 .
(4). Therefore, the voltage-capacitance characteristic of the semiconductor device shown in FIG. 1 becomes step-like as shown in FIG. Further, as is clear from equation (3), the capacitance and voltage step sizes can be arbitrarily changed by appropriate impurity concentration and interval between impurity-doped layers. An example will be described in which the lamination of the first semiconductor layer and the second semiconductor layer, which is a feature of the present invention, is applied to a field effect transistor. The effect of impurities contained in the second semiconductor layer is used to generate carriers in the first semiconductor layer, and the first semiconductor layer is used as a carrier transfer region. Impurities are therefore present in regions remote from the channel. Because of these structural features, it has the following advantages. (1) Since the channel region does not contain impurities, the carrier is not subject to impurity scattering. Therefore, higher mobility can be achieved. In the case of a normal MOSFET, the channel length (l) is designed to maintain a relationship of lαNi -2 with respect to the impurity concentration (Ni) of the substrate. However, in this case, no matter what manufacturing method is used, carrier mobility exceeding the level shown in Table 1 cannot be achieved depending on the impurity concentration of the substrate. In contrast, in the semiconductor device of the present invention, as shown in Table 1, an FET with much higher mobility than the conventional example can be realized. In order to facilitate comparison, in the table, the added impurity concentration in the case of the present invention is shown as the effective impurity concentration averaged over the depletion region in the channel region.
【表】
(2) 短チヤネル化、即ち半導体装置の微細化を可
能とする。従来MOSトランジスタの微細化の
限界は基板Si中の不純物濃度によつて決まると
されていた。すなわちMOSトランジスタのチ
ヤンネル長ｌを小さくするには、基板の不純物
濃度Niを高くすることが必要であり、その最
小のチヤンネル長ｌと不純物濃度Niは前述し
たようにlαNi-2の関係にある。しかし、不純
物濃度Niを大きくするとMOSトランジスタの
チヤンネル内のポテンシヤルの空間的な変動が
大きくなることから、Niの上限は、約1024〔ｍ
-3〕である。この場合不純物原子間の平均距離
はR*＝10-8ｍ｛100Å｝であり、従つて、
MOSトランジスタのチヤンネル長をR*の10倍
（10-7ｍ｛1000Å｝）以下にすることは原理的に
不可能であつた。
しかし、本発明の半導体装置においてはチヤ
ネル近傍に不純物がなく、ポテンシヤルの井戸
に空間的変動が極めて小さくすることが出来、
従つて短チヤネル化を実現することが出来る。
たとえば、MOSトランジスタのSiO2とSiの
海面から厚さＤの範囲にある不純物原子数と同
数の不純物原子をSiO2とSiの界面から距離Ｄだ
けはなれた単原子層にだけ集中して添加した場
合を考えてみる。従来の基板に不純物を均一に
添加した場合のMOSトランジスタのチヤンネ
ルのポテンシヤルの空間変動は〜e2／εSε0R*で
与えられるのに対し、単原子層に添加した場合
にはポテンシヤルの変動は
〜e2／εSε0R＊（R*／Ｄ）3になる。すなわちポテン
シ
ヤルの変動は（R′*／Ｄ）3倍だけ小さくなる。
ここでR′*は単原子層内の不純物原子間の平均
距離である。
これを不純物濃度の上限Ni＝1024ｍ-3とする
とR*＝10-8ｍ、R′*＝0.5×10-8ｍとなり、Ｄ＝
500Åとすると、従来の場合より、チヤンネル
におけるポテンシヤルの変動は1/100以下にな
る。
チヤネル内のポテンシヤルの変動が少ないこ
とから高周波での雑音も低い。
(3) 多数の半導体素子のしきい値のばらつきが小
さくなる。従つて歩留りが向上する。
これは前述した通りチヤネル近傍に不純物が
なく、ポテンシヤルの井戸に空間的変動が極め
て小さくなるためである。ポテンシヤルの井戸
の空間的変動が大きい場合、ゲート電圧VGに
よつてドレイン電流IDがどの様に立ち上るかを
測定すると、ゲート電圧のしきい電圧値
（Vth）がはつきりしなくなる。しかも多数の
半導体素子において、このしきい電圧値が統計
的にばらつくこととなる。本発明の構成におい
てはこうした問題点は大巾に小さいものとなし
得る。
即ち、しきい電圧近傍でのソースとドレイン
間の電流の立ち上がりが鋭くなる。
実施例 １
Siおよび砒素の分子線源を用いてSiのｎ型基板
結晶１上に厚さａ＝10-7ｍ｛1000Å｝のSi単結晶
層１２および単原子層内にASを1016ｍ-2｛1012cm
-2｝添加したSi層１３を交互に分子線エピタキシ
ヤル法によつて成長させ第１図に示した積層構造
を作成する。更にこの積層構造表面上にAlを電
子線蒸着してシヨツトキー電極１４を形成する。
なお装置の面積は10-4×10-4m2である。この半導
体装置の電圧−静電容量特性は第３図に示すよう
な階段状になつた。Siの分子線エピタキシー層の
厚さ１×10-8ｍ｛100Å｝から10-6ｍ｛10000Å｝
不純物添加層の濃度1015ｍ-2｛1011cm-2｝から５×
1016ｍ-2｛５×1012cm-2｝の間にわたつて同様の階
段状の電圧−容量特性を得ることができた。
実施例 ２
第４図、第５図は本発明の半導体装置の製造工
程の各段階を示す装置断面図である。
シリコン（Si）基板４１を分子線エピタキシヤ
ル装置内に装着し、Siおよびほう素(B)の分子線源
を準備する。分子線エピタキシヤル装置内を真空
度10-9Torr以下となし、Si基板４１上に厚さ10-6
ｍのSi層４２を分子線エピタキシヤル成長し、更
に続けてSi層４２上に単原子層内にほう素を濃度
５×1016ｍ-2で含有せしめたSi層４３、およびこ
のSi層４３上に厚さ10-7ｍ（1000Å）のSi層４４
を分子線エピタキシヤル成長する。第４図はこの
状態を示した断面図である。この例では不純物は
単原子層内に局在せしめたが、更に多数層に不純
物を導入しても良い。この場合肝要なことは従来
の如き不純物導入の方法と異なり、不純物濃度が
実質的に統計的分布を有さないよう局在せしめる
ことである。
ゲート酸化膜５６としては第４図に示した多層
構造体の上部を周知の熱酸化法によつて厚さ500
ÅのSiO2膜としこれを用いた。又ソースおよび
ドレイン電極領域５５，５５′の形成はCVD法に
よるSiO2膜を拡散用マスクとして砒素を第１の
半導体層に熱拡散法によつて形成した。
ゲート電極５７は前記ゲート酸化膜５６上に金
属Alを蒸着して形成した。第５図がこの状態を
示す断面図である。
この様にしてFET（電界効果トランジスタ）を
作製することができた。そのチヤネル長は10-7ｍ
（1000Å）で、従来のシリコン・プロセスを用い
た技術で製造されたFETでは動作不能であつた
ものである。
以上述べたように本発明によれば、新しい機能
を実現し新応用を生み出すもととなる半導体装置
体を得ることができる。[Table] (2) Enables shorter channels, that is, miniaturization of semiconductor devices. Conventionally, it was thought that the limit of miniaturization of MOS transistors was determined by the impurity concentration in the Si substrate. That is, in order to reduce the channel length l of the MOS transistor, it is necessary to increase the impurity concentration Ni of the substrate, and the minimum channel length l and the impurity concentration Ni have a relationship of lαNi -2 as described above. However, as the impurity concentration Ni increases, the spatial variation of the potential within the channel of the MOS transistor increases, so the upper limit of Ni is approximately 10 24 [m
-3 ]. In this case, the average distance between impurity atoms is R * = 10 -8 m {100 Å}, so
In principle, it was impossible to reduce the channel length of a MOS transistor to less than 10 times R * (10 -7 m {1000 Å}). However, in the semiconductor device of the present invention, there are no impurities near the channel, and spatial fluctuations in the potential well can be made extremely small.
Therefore, it is possible to realize a short channel. For example, the same number of impurity atoms as the number of impurity atoms in a thickness D from the surface of S i O 2 and S i of a MOS transistor are placed in a monoatomic layer separated by a distance D from the interface between S i O 2 and S i . Let's consider the case where only 1. The spatial variation of the channel potential of a MOS transistor when impurities are uniformly added to a conventional substrate is given by ~e 2 /ε S ε 0 R * , whereas when impurities are added to a monoatomic layer, the potential changes The fluctuation becomes ~e 2 /ε S ε 0 R*(R * /D) 3 . In other words, the variation in potential becomes smaller by (R' * /D) three times.
Here, R′ * is the average distance between impurity atoms in a monoatomic layer. If this is the upper limit of the impurity concentration N i =10 24 m -3 , then R * = 10 -8 m, R' * = 0.5 × 10 -8 m, and D =
If it is 500 Å, the variation in the potential in the channel will be less than 1/100 compared to the conventional case. Noise at high frequencies is also low because there is little variation in potential within the channel. (3) Variations in threshold values of a large number of semiconductor devices are reduced. Therefore, the yield is improved. This is because, as described above, there are no impurities in the vicinity of the channel, and spatial fluctuations in the potential wells are extremely small. When the spatial variation of the potential well is large, when measuring how the drain current I D rises depending on the gate voltage V G , the threshold voltage value (Vth) of the gate voltage becomes unstable. Moreover, the threshold voltage values of a large number of semiconductor devices will vary statistically. With the configuration of the present invention, these problems can be greatly reduced. That is, the rise of the current between the source and the drain becomes sharp near the threshold voltage. Example 1 Using a molecular beam source of Si and arsenic, a Si single-crystal layer 12 with a thickness a = 10 -7 m {1000 Å} is formed on an Si n-type substrate crystal 1, and 10 16 A S is formed in the monoatomic layer. m -2 {10 12 cm
-2 } The doped Si layers 13 are grown alternately by the molecular beam epitaxial method to create the laminated structure shown in FIG. Furthermore, a shot key electrode 14 is formed by electron beam evaporation of Al on the surface of this laminated structure.
The area of the device is 10 -4 ×10 -4 m 2 . The voltage-capacitance characteristic of this semiconductor device was step-like as shown in FIG. Thickness of Si molecular beam epitaxy layer: 1×10 -8 m {100 Å} to 10 -6 m {10000 Å}
5× from the impurity doped layer concentration 10 15 m -2 {10 11 cm -2 }
Similar stepped voltage-capacitance characteristics could be obtained over a range of 10 16 m -2 {5×10 12 cm -2 }. Embodiment 2 FIGS. 4 and 5 are cross-sectional views of a semiconductor device of the present invention showing each step of the manufacturing process. A silicon (Si) substrate 41 is mounted in a molecular beam epitaxial apparatus, and Si and boron (B) molecular beam sources are prepared. The inside of the molecular beam epitaxial apparatus is kept at a vacuum level of 10 -9 Torr or less, and a layer with a thickness of 10 -6 is placed on the Si substrate 41.
A Si layer 42 of m is grown by molecular beam epitaxial growth, and then a Si layer 43 containing boron in a monoatomic layer at a concentration of 5×10 16 m -2 is formed on the Si layer 42, and this Si layer 43 On top is a Si layer 44 with a thickness of 10 -7 m (1000 Å).
is grown by molecular beam epitaxial growth. FIG. 4 is a sectional view showing this state. In this example, the impurity is localized within a single atomic layer, but the impurity may be introduced into multiple layers. What is important in this case, unlike conventional impurity introduction methods, is to localize the impurity concentration so that it has substantially no statistical distribution. As the gate oxide film 56, the upper part of the multilayer structure shown in FIG.
This was used as a SiO 2 film of 1.5 nm. The source and drain electrode regions 55, 55' were formed by thermal diffusion of arsenic in the first semiconductor layer using a CVD SiO 2 film as a diffusion mask. The gate electrode 57 was formed by depositing metal Al on the gate oxide film 56. FIG. 5 is a sectional view showing this state. In this way, we were able to fabricate a FET (field effect transistor). Its channel length is 10 -7 m
(1000 Å), which would have been inoperable with FETs manufactured using conventional silicon process technology. As described above, according to the present invention, it is possible to obtain a semiconductor device body that realizes new functions and creates new applications.
第１図は階段状の電圧−容量特性を有する半導
体装置の断面図、第２図は該半導体装置の不純物
濃度の分布を示す図、第３図は該半導体装置の電
圧−容量特性を示す図、第４図および第５図は本
発明の半導体装置の製造工程を説明するための装
置の断面図である。
１１，４１：半導体基板、１３，４３：不純物
を含有する第２の半導体層、１２，４４：不純物
を含有しない第１の半導体層、１４，５７：電
極。
FIG. 1 is a cross-sectional view of a semiconductor device having stepped voltage-capacitance characteristics, FIG. 2 is a diagram showing the impurity concentration distribution of the semiconductor device, and FIG. 3 is a diagram showing the voltage-capacitance characteristics of the semiconductor device. , 4 and 5 are cross-sectional views of an apparatus for explaining the manufacturing process of the semiconductor device of the present invention. 11, 41: semiconductor substrate, 13, 43: second semiconductor layer containing impurities, 12, 44: first semiconductor layer not containing impurities, 14, 57: electrode.
Claims (1)
半導体層と、該第１の半導体層に近接して設けら
れた第２の半導体層とを有する半導体装置におい
て、 上記第１の半導体層は不純物を実質的に含有せ
ず、かつ、 上記第２の半導体層は不純物を含有し、 上記第２の半導体層は単原子層もしくは多原子
層からなり、不純物濃度が実質的に統計的分布を
有しないことを特徴とする半導体装置。 ２ 上記半導体層は容量であり、かつ、上記第１
及び第２の半導体層は複数層設けられ、上記第１
及び第２の半導体層の上部および下部に電極を有
することを特徴とする特許請求の範囲第１項記載
の半導体装置。 ３ 上記半導体装置はトランジスタであり、か
つ、上記第１の半導体層にはチヤンネルが設けら
れることを特徴とする特許請求の範囲第１項記載
の半導体装置。 ４ 上記第２の半導体層はSiを含むことを特徴と
する特許請求の範囲第１項乃至第３項の何れかに
記載の半導体装置。 ５ 半導体基板上に、不純物を実質的に含有しな
い第１の半導体層を設ける工程と、 上記第１の半導体層に近接して不純物を含有す
る第２の半導体層を設ける工程とを有する半導体
装置の製造方法において、 上記第２の半導体層を設ける工程は該第２の半
導体層を単原子層の単位で制御することにより、
不純物濃度が実質的に統計的分布を有さないよう
に形成することを特徴とする半導体装置の製造方
法。 ６ 上記第２の半導体層は、分子線エピタキシヤ
ル成長法を用いて形成されることを特徴とする特
許請求の範囲第５項に記載の半導体装置の製造方
法。 ７ 上記第２の半導体層は、単原子層であること
を特徴とする特許請求の範囲第５項または第６項
に記載の半導体装置の製造方法。 ８ 上記第２の半導体層は、多原子層であること
を特徴とする特許請求の範囲第５項または第６項
に記載の半導体装置の製造方法。[Scope of Claims] 1. A semiconductor device having a semiconductor substrate, a first semiconductor layer provided on the substrate, and a second semiconductor layer provided close to the first semiconductor layer, The first semiconductor layer does not substantially contain impurities, and the second semiconductor layer contains impurities, and the second semiconductor layer is made of a monoatomic layer or a polyatomic layer, and has an impurity concentration. A semiconductor device characterized by having substantially no statistical distribution. 2 The semiconductor layer is a capacitor, and the first semiconductor layer is a capacitor.
and the second semiconductor layer is provided in multiple layers, and the first semiconductor layer is provided with a plurality of layers.
2. The semiconductor device according to claim 1, further comprising electrodes on the upper and lower parts of the second semiconductor layer. 3. The semiconductor device according to claim 1, wherein the semiconductor device is a transistor, and the first semiconductor layer is provided with a channel. 4. The semiconductor device according to claim 1, wherein the second semiconductor layer contains Si. 5. A semiconductor device comprising: providing a first semiconductor layer that does not substantially contain impurities on a semiconductor substrate; and providing a second semiconductor layer containing impurities in proximity to the first semiconductor layer. In the manufacturing method, the step of providing the second semiconductor layer includes controlling the second semiconductor layer in units of monoatomic layers,
1. A method of manufacturing a semiconductor device, comprising forming the semiconductor device so that the impurity concentration has substantially no statistical distribution. 6. The method of manufacturing a semiconductor device according to claim 5, wherein the second semiconductor layer is formed using a molecular beam epitaxial growth method. 7. The method of manufacturing a semiconductor device according to claim 5 or 6, wherein the second semiconductor layer is a monoatomic layer. 8. The method of manufacturing a semiconductor device according to claim 5 or 6, wherein the second semiconductor layer is a polyatomic layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2902782A JPS57164573A (en) | 1982-02-26 | 1982-02-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2902782A JPS57164573A (en) | 1982-02-26 | 1982-02-26 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP966277A Division JPS5915388B2 (en) | 1977-02-02 | 1977-02-02 | semiconductor equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164573A JPS57164573A (en) | 1982-10-09 |
| JPH0330309B2 true JPH0330309B2 (en) | 1991-04-26 |
Family
ID=12264923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2902782A Granted JPS57164573A (en) | 1982-02-26 | 1982-02-26 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164573A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052067A (en) * | 1983-08-31 | 1985-03-23 | Nec Corp | Structure of super lattice |
| JPS607121A (en) * | 1983-06-24 | 1985-01-14 | Nec Corp | Structure of super lattice |
| DE3477624D1 (en) * | 1984-12-18 | 1989-05-11 | Ibm | Low temperature tunneling transistor |
| JPS61216316A (en) * | 1985-02-22 | 1986-09-26 | Fujitsu Ltd | Manufacture of semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5395571A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Semiconductor device |
-
1982
- 1982-02-26 JP JP2902782A patent/JPS57164573A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5395571A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164573A (en) | 1982-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5283456A (en) | Vertical gate transistor with low temperature epitaxial channel | |
| US3890632A (en) | Stabilized semiconductor devices and method of making same | |
| US8173495B2 (en) | Semiconductor on insulator | |
| US6320202B1 (en) | Bottom-gated thin film transistors comprising germanium in a channel region | |
| US5108935A (en) | Reduction of hot carrier effects in semiconductor devices by controlled scattering via the intentional introduction of impurities | |
| US6049091A (en) | High electron mobility transistor | |
| US4797721A (en) | Radiation hardened semiconductor device and method of making the same | |
| US5698883A (en) | MOS field effect transistor and method for manufacturing the same | |
| JPS5915388B2 (en) | semiconductor equipment | |
| US4783688A (en) | Schottky barrier field effect transistors | |
| JPH0137857B2 (en) | ||
| JPS62271475A (en) | Semiconductor device | |
| JPH0330309B2 (en) | ||
| TW200414434A (en) | Method for fabricating a transistor structure | |
| JPH0614549B2 (en) | Thin film transistor | |
| US20040178442A1 (en) | Short channel insulated-gate static induction transistor and method om manufacturing the same | |
| US5212100A (en) | P-well CMOS process using neutron activated doped N-/N+ silicon substrates | |
| JPH0444431B2 (en) | ||
| JPS5910278A (en) | Semiconductor device | |
| GB2074374A (en) | Method of making field effect transistors | |
| US5925915A (en) | Semiconductor on insulator devices | |
| JPS59188175A (en) | Semiconductor device | |
| US6046471A (en) | Ultra shallow junction depth transistors | |
| US5096840A (en) | Method of making a polysilicon emitter bipolar transistor | |
| JP2869653B2 (en) | Semiconductor device and manufacturing method thereof |