JPH0330187A - Gallium arsenide semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To attain high circuit integration by connecting the entire or part of plural memory cells while using a 1st power supply as a current supply source and a 1st node as a current extraction node and connecting the entire or part of plural NOR circuits while using a 1st node as a current supply source and a 2nd power supply as a current extraction node. CONSTITUTION:Three nodes as a node 6 forming a high level power supply for a NOR circuit in X and Y decoders 2, 3, a node 8 forming a lower power supply of a memory cell array and a node forming a high level power supply for the X decoder 2 and a high level power supply for the Y decoder 3 are disconnected from the power supply in common. The lower power supply nodes of the X decoder 2 and the Y decoder 3 are both connected to ground. The X, Y decoders and memory cells are connected electrically in series to reduce a through-current to attain high circuit integration.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はガリウム砒素半導体集積回路に関し、特にガ
リウム砒素メモリ装置の回路構戒に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a gallium arsenide semiconductor integrated circuit, and particularly to the circuit structure of a gallium arsenide memory device.

〔従来の技術〕[Conventional technology]

第２図は例えば１９８４年ガリウム砒素ＩＣシンポジウ
ム　テクニカルダイジェスト（ＧａＡｓ　ＩＣ　Ｓｙｍ
ｐｏｓｉｕｍ　　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ）
　１１７〜１２０ページに記載の従来のガリウム砒素メ
モリの回路構戒を示すものであり、ｌはメモリセルアレ
イ、２はＸデコーダ、３はＹデコーダ、４１〜４１はワ
ード線ドライバ、５１〜５７はビ・冫ト線選択信号のド
ライバである。また６はメモリセルの高い側の電源、７
はＸデコーダ及びＹデコーダの高い側の電源で、メモリ
セル、Ｘデコーダ及びＹデコーダの低い側のｔ源はいず
れも共通で接地電位にとられる。Figure 2 shows, for example, the 1984 Gallium Arsenide IC Symposium Technical Digest (GaAs IC Symposium).
posium Technical Digest)
This shows the circuit structure of the conventional gallium arsenide memory described on pages 117 to 120, where l is a memory cell array, 2 is an X decoder, 3 is a Y decoder, 41 to 41 are word line drivers, and 51 to 57 are bits.・This is a driver for the dark line selection signal. Also, 6 is the power supply on the high side of the memory cell, 7
is a high-side power supply of the X decoder and Y decoder, and the low-side t sources of the memory cell, the X decoder, and the Y decoder are all commonly set to the ground potential.

第３図に示すものは、メモリセルアレイ１に含まれる１
つのメモリセルであり、ノーマリオン型ＭＥＳＦＥＴＩ
Ｉを負荷とし、ノーマリオフ型ＭＥＳＦＥＴｌ３をドラ
イバとする第１のインバ〜夕回路と、ノーマリオン型Ｍ
ＥＳＦＥＴ１２を負荷とし、ノーマリオフ型ＭＥＳＦＥ
Ｔｌ４をドライバとする第２のインバータを含み、上記
第１及び第２のインバータ回路の入出力が互いに交差接
続された横或を有する。ノーマリオン型ＭＥＳＦＥＴ１
５は第１のトランスファゲートで、ゲー１・にワード線
２１が人力し、他の２端子には第１のビット線ｌ９と第
１のストレージノード１７が接続される。同様にノーマ
リオン型ＭＥＳＦＥＴＩ６は第２のトランスファゲート
で、ゲートにワード線２ｌが入力し、他の２＃４子には
第２のビット線２０と第２のストレージノード１８が接
続される。What is shown in FIG. 3 is 1 included in the memory cell array 1.
memory cell, normally-on type MESFETI
A first inverter-to-inverter circuit with I as a load and a normally-off type MESFET l3 as a driver, and a normally-on type MESFET l3 as a driver;
Normally-off type MESFE with ESFET12 as load
It includes a second inverter using Tl4 as a driver, and has a horizontal line in which the input and output of the first and second inverter circuits are cross-connected to each other. Normally-on type MESFET1
5 is a first transfer gate, a word line 21 is connected to the gate 1, and a first bit line 19 and a first storage node 17 are connected to the other two terminals. Similarly, the normally-on type MESFET I6 is a second transfer gate, and the word line 2l is input to the gate, and the second bit line 20 and the second storage node 18 are connected to the other 2#4 children.

第４図に示すものは、Ｘデコーダ２に含まれる１つのＸ
デコーダ回路とワード線ドライバ回路である。３０はＮ
ＯＲ回路によるデコーダ回路であり、ノーマリオン型Ｍ
ＥＳＦＥＴ２２を負荷とし、ｐ個のノーマリオフ型ＭＥ
ＳＦＥＴ２　３１　〜２３ｐを並列のドライバ回路とし
て、上記ノーマリオフ型ＭＥＳＦＥＴ２３１〜２３，の
それぞれのゲートにはＸアドレス信号Ｘ　ｌ’＝　Ｘ　
ｐが入力される構戒を有する。また３１はワード線ドラ
イバ回路で、ノーマリオン型ＭＥＳＦＥＴ２４はドレイ
ンが電ａｔ８、ゲートがＮＯＲ出力２７、ソースがショ
ットキダイオード２５のアノードに接続され、ショット
キダイオード２５のカソードはノーマリオン型ＭＥＳＦ
ＥＴ２６のドレイン２８に接続され、ノーマリオン型Ｍ
ＥＳＦＥＴ２６のゲート及びソースは負の電源２９に接
続される。ノード２８はワード線となる。What is shown in FIG. 4 is one X included in the X decoder 2.
These are a decoder circuit and a word line driver circuit. 30 is N
It is a decoder circuit using an OR circuit, and is a normally-on type M.
p normally-off MEs with ESFET22 as a load
The SFETs 231 to 23p are used as a parallel driver circuit, and each gate of the normally-off MESFETs 231 to 23 is connected to an X address signal X l'=X
It has a structure in which p is input. Further, 31 is a word line driver circuit, and a normally-on type MESFET 24 has a drain connected to an electric current at8, a gate connected to a NOR output 27, a source connected to an anode of a Schottky diode 25, and a cathode of the Schottky diode 25 connected to a normally-on type MESFET 24.
Connected to the drain 28 of ET26, normally on type M
The gate and source of ESFET 26 are connected to negative power supply 29 . Node 28 becomes a word line.

第５図に示すものは、Ｙデコーダ３に含まれる１つのＹ
デコーダ回路とビット線選択信号のドライバ回路である
。構或はＸデコーダと同様で、３９はＮＯＲ回路による
デコーダ回路であり、ノーマリオン型ＭＥＳＦＥＴ３２
を負荷とし、ｑ個のノーマリオフ型ＭＥＳＦＥＴ３３．
〜３３ｑを並列のドライバ回路とし、上記ノーマリオフ
型ＭＥＳＦＥＴ３３１〜３３．のそれぞれのゲートには
Ｙアドレス信号Ｙ，〜ＹＱが人力される。また、４０は
ビット線選択信号のドライバ回路で、ノーマリオン型Ｍ
ＥＳＦＥＴ３４はドレインが電ｎ．８．ゲートがＮＯＲ
出力３７、ソースがショットキダイオード３５のアノー
ドに接続され、ショットキダイオード３５のカソードは
ノーマリオン型ＭＥＳＦＥＴ３６のドレイン３８に接続
され、ノーマリオン型ＭＥＳＦＥＴ３６のゲート及びソ
ースは負の電源２９に接続される．ノード３８はビット
線選択信号となる。What is shown in FIG. 5 is one Y included in the Y decoder 3.
This is a decoder circuit and a driver circuit for bit line selection signals. The structure is similar to that of the
is the load, and q normally-off MESFETs 33.
33q is a parallel driver circuit, and the normally-off MESFETs 331 to 33. Y address signals Y, -YQ are manually input to each gate of . Further, 40 is a driver circuit for a bit line selection signal, which is a normally-on type M
ESFET 34 has a drain with a current of n. 8. Gate is NOR
The output 37 and the source are connected to the anode of the Schottky diode 35 , the cathode of the Schottky diode 35 is connected to the drain 38 of the normally-on type MESFET 36 , and the gate and source of the normally-on type MESFET 36 are connected to the negative power supply 29 . Node 38 becomes a bit line selection signal.

次に動作について説明する。まず、ロウ方向の選択はＸ
デコーダによって行われる。すなわち３０はＮＯＲ回路
により構成されるため、Ｘアドレス信号Ｘ１〜Ｘ．が全
てＬＯＷレベルの時のみＮＯＲ出力２７はＨｉｇｈレベ
ルとなり、Ｘ．　〜Ｘ，のうち少なくとも１つでもＨｉ
ｇｈレベルであればＮＯＲ出力２７はＬＯＷレベルとな
る。通常Ｘ，〜Ｘｌ，はそれぞれのアドレスの組合せに
ついて、ｍ個のＸデコーダのただ１つに対して全てがＬ
ＯＷレベルとなるように構成されるため、ｍ個のＮ○Ｒ
出力のうちのただ１つがＨｉｇｈレベルとなり、他は全
てＬＯＷレベルとなる。またワード線ドライバ３ｌはソ
ースフォロワによるレベルシフト回路として動作するた
め、出力信号２８は人力信号２７と同相となる。すなわ
ち、ワード線は、１つのＬＯＷに対してのみＨｉｇｈレ
ベルとなり、他のロウでは全てＬＯＷレベルとなる。Next, the operation will be explained. First, select the row direction by
done by a decoder. That is, since 30 is constituted by a NOR circuit, the X address signals X1 to X. The NOR output 27 becomes High level only when all X. ~X, at least one of them is Hi
If it is at the gh level, the NOR output 27 will be at the LOW level. Normally, X, ~Xl, are all L for only one of the m X decoders for each address combination.
Since it is configured to be at OW level, m N○R
Only one of the outputs is at a high level, and all the others are at a low level. Further, since the word line driver 3l operates as a level shift circuit using a source follower, the output signal 28 is in phase with the human input signal 27. In other words, the word line becomes High level only for one LOW, and becomes LOW level for all other rows.

次にカラム方向の選択はＹデコーダによって行われるが
、回路構或がＸデコーダと全く同様であり、従って同様
の動作によって、ビット線選択信号はｎ個のうちｌつの
カラムに対してのみＨｉｇｈレベルとなり、他のカラム
では全てＬＯＷレベルとなる。Next, selection in the column direction is performed by a Y decoder, but the circuit structure is exactly the same as that of the Therefore, all other columns are at LOW level.

ワード線２１がＨｉｇｈレベルとなるとトランスファゲ
ート１５とｌ６が導通状態となり、ストレージノードｌ
７及び１８に蓄えられた一対のデータがビット線ｌ９及
び２０に読み出される。When the word line 21 becomes High level, the transfer gates 15 and l6 become conductive, and the storage node l
A pair of data stored in bit lines 19 and 18 are read out to bit lines 19 and 20.

本のワード線は、全力ラムに共通に人力されるため、上
記読み出し動作は全てのカラムで行われるが、このうち
、ビット線選択信号がＨ　ｉ　ｇ　ｈレベルのカラムに
おいてのみ、外部と接続され、外部へのデータの読み出
し、外部からのデータの書き込みが可能となる。The word line of the book is manually operated in common to all RAMs, so the read operation described above is performed in all columns, but only the column where the bit line selection signal is at the High level is connected to the outside. , it becomes possible to read data to the outside and write data from the outside.

すなわち、各アドレス信号の組み合せに対し、ただ１つ
のメモリセルが選択され、データの読み出しあるいは書
き込みが行われる。That is, for each combination of address signals, only one memory cell is selected and data is read or written.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のガリウム砒素メモリ装置は以上のような構戒を有
するため、メモリセル、Ｘデコーダ及びＹデコーダにお
ける電流の流れは次のようになる。Since the conventional gallium arsenide memory device has the above-mentioned structure, current flows in the memory cell, the X decoder, and the Y decoder are as follows.

まずメモリセルにおいては、電流は、負荷のノーマリオ
ン型ＭＥＳＦＥＴＩＩ及びｌ２によって決まるが、この
電流値はドライバＦＥＴ１３及び１４におけるゲートが
ＬＯＷレベルの際のドレインからソースへのリーク電流
によって制限される．すなわち負荷１１あるいはｌ２の
電流が、上記ドライバＦＥ７１３あるいは１４のリーク
電流と同程度かこれを下回ると、データのＨｉｇｈレベ
ルが低下して、データの保持が不可能となってしまうか
らである。通常は、これを回避するために、負荷ｌ１あ
るいは１２の電流値を上記ドライバＦＥＴ１３あるいは
１４のリーク１１流よりも１桁ないし２桁多くとられる
が、ガリウム砒素ＭＥＳＦＥＴにおいては、このリーク
ｔ流が高温で１００ｎＡ−１ｕＡ程度と、例えばシリコ
ンＭＯＳＦＥＴに比べて５〜６桁も高いため、上記負荷
電流は１〜５０〃Ａが必要となり、従ってメモリセルに
は常時大量の貫通電流が流れることになる。この貫通電
流は、メモリセルの選択、非選択にかかわらず流れ、し
かも時間的に変化しない。First, in the memory cell, the current is determined by the normally-on type MESFET II and l2 of the load, but this current value is limited by the leakage current from the drain to the source when the gates of the driver FETs 13 and 14 are at LOW level. That is, if the current of the load 11 or 12 is equal to or lower than the leakage current of the driver FE 713 or 14, the high level of data decreases, making it impossible to hold the data. Normally, in order to avoid this, the current value of the load l1 or 12 is set to be one or two orders of magnitude larger than the leakage current 11 of the driver FET 13 or 14, but in the gallium arsenide MESFET, this leakage current t is It is about 100nA-1uA at high temperature, which is 5 to 6 orders of magnitude higher than that of silicon MOSFET, for example, so the load current needs to be 1 to 50A, and therefore a large amount of through current flows through the memory cell at all times. . This through current flows regardless of whether the memory cell is selected or not, and does not change over time.

次にＸデコーダにおいては、選択されているＮＯＲ回路
においてはノーマリオフ型ＭＥＳＦＥＴ２３，〜２３，
が全てＯＦＦ状態で貫通電流は流れないが、非選択のＮ
ＯＲ回路ではノーマリオフ型ＭＥＳＦＥＴ２３，〜２３
．のうち少なくとも１つはＯＮ状態であるため電源７か
らノーマリオン型ＭＥＳＦＥＴ２２及び上記ＯＮ状態の
ノーマリオフ型ＭＥＳＦＥＴを通じてＧＮＤへ流れる貫
通電流が流れる。すなわち、選択されている１つのＸデ
コーダを除く全てのＸデコーダで上記貫通電流が流れる
．この貫通電流も時間的には変化しない。Next, in the X decoder, the normally-off MESFETs 23, 23,
are all OFF and no through current flows, but the unselected N
In the OR circuit, normally-off MESFET23, ~23
．． Since at least one of them is in the ON state, a through current flows from the power supply 7 to GND through the normally-on type MESFET 22 and the above-mentioned normally-off type MESFET in the ON state. That is, the through current flows in all the X decoders except for one selected X decoder. This through current also does not change over time.

またＹデコーダについてもＸデコーダと同様で、選択さ
れている１つのＹデコーダを除く全てのＹデコーダにお
いて時間的に不変な貫通電流が流れる。Similarly to the X decoder, a time-invariant through current flows in all Y decoders except for one selected Y decoder.

このように従来の構成によるガリウム砒素メモリ装置で
は、メモリセル、Ｘデコーダ及びＹデコーダにおいて、
時間的に不変な大量の貫通電流が存在し、この貫通電梳
が全体の電流のうちの大部分を占める。電流の増大は消
費電力の増大につながるだけでなく、チップ内の配線に
おける電圧降下による動作不良や、チップサイズの増大
にもつながり、高集積化を阻む大きな要因となっていた
。In this way, in a gallium arsenide memory device with a conventional configuration, in the memory cell, the X decoder, and the Y decoder,
There is a large amount of time-invariant through-current, which accounts for the majority of the total current. An increase in current not only leads to an increase in power consumption, but also leads to malfunction due to voltage drop in the wiring within the chip and an increase in chip size, which is a major factor hindering higher integration.

この発明は、上記のような問題点を解消するためになさ
れたもので、メモリセル、Ｘデコーダ、及びＹデコーダ
における電流の小さい高集積化に適したガリウム砒素メ
モリ装置を得ることを目的とする。This invention was made to solve the above-mentioned problems, and an object of the present invention is to obtain a gallium arsenide memory device suitable for high integration with low current in memory cells, X decoders, and Y decoders. .

〔課題を解決するための手段〕[Means to solve the problem]

この発明に係るガリウム砒素半導体集積回路は、Ｘ及び
ＹデコーダにおけるＮＯＲ回路の高い側の電源となるノ
ードと、メモリセルアレイの低い側の電源となるノード
を、共に電源から切り離して共通としたものである。In the gallium arsenide semiconductor integrated circuit according to the present invention, the node serving as the high-side power source of the NOR circuit in the X and Y decoders and the node serving as the low-side power source of the memory cell array are both separated from the power source and made common. be.

〔作用〕[Effect]

この発明におけるガリウム砒素半導体集積回路は、Ｘ及
びＹデコーダとメモリセルが電気的に直列に接続される
ことにより、貫通電流が低減される。In the gallium arsenide semiconductor integrated circuit according to the present invention, the X and Y decoders and the memory cells are electrically connected in series, thereby reducing the through current.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.

第１図において１はメモリセルアレイ、２はＸデコーダ
、３はＹデコーダ、４１〜４，はワード線ドライバ、５
１〜５７はビット線選択信号のドライバである．６はメ
モリセルの高い側の電源、８はメモリセルの低い側の電
源となるノード、Ｘデコーダの高い側の電源となるノー
ド及びＹデコーダの高い側の電源となるノードの３つの
ノードを電源から切り離して共通としたものである。ま
た、Ｘデコーダ及びＹデコーダの低い側の電源ノードは
共に接地されている。また本実施例においては、メモリ
セルアレイ１における貫通電流の総和と、Ｘデコーダ及
びＹデコーダにおけるＮＯＲ回路の貫通電流の総和を同
程度としている。In FIG. 1, 1 is a memory cell array, 2 is an X decoder, 3 is a Y decoder, 41 to 4 are word line drivers, and 5
1 to 57 are bit line selection signal drivers. 6 is the power source for the high side of the memory cell, 8 is the node that is the low side power source for the memory cell, the node that is the high side power source for the X decoder, and the node that is the high side power source for the Y decoder. It is separated from and made common. Further, the lower power supply nodes of the X decoder and the Y decoder are both grounded. Further, in this embodiment, the sum of the through currents in the memory cell array 1 and the sum of the through currents of the NOR circuits in the X decoder and the Y decoder are made to be approximately the same.

本実施例の動作は、従来例と同様であるが、メモリセル
アレイとＸ及びＹデコーダが第６図（ａ）のようにノー
ド８を介して電気的に直列接続されるため、第６図（ｂ
）に示した従来の並列接続に比べ貫通電流は１／２にな
る。また、この貫通電流は時間的に不変であるため、直
列接続しても動作には影響を与えない。The operation of this embodiment is similar to that of the conventional example, but since the memory cell array and the X and Y decoders are electrically connected in series via the node 8 as shown in FIG. 6(a), b
) The through current is halved compared to the conventional parallel connection shown in (). Further, since this through current does not change over time, even if they are connected in series, the operation is not affected.

なお、上記実施例ではメモリセルアレイにおける貫通電
流の総和とＸデコーダ及びＹデコーダにおけるＮＯＲ回
路の貫通電流の総和を同程度としたが、これらは異なっ
ていてもよい。すなわち、メモリセルアレイにおける貫
通電流の方が多いときは、第７図（ａ）に示すようにノ
ード８とＧＮＤとの間に電流補償用の電流源４１を設け
て上記２種の貫通電流を実質的に同程度とすればよいし
、逆の場合は第７図（ｂ）に示すように電源６とノード
８の間に電流補償用の電流源４２を設ければよい。In the above embodiment, the sum of the through currents in the memory cell array and the sum of the through currents of the NOR circuits in the X decoder and the Y decoder are made to be approximately the same, but they may be different. That is, when the through current in the memory cell array is larger, as shown in FIG. 7(a), a current source 41 for current compensation is provided between the node 8 and GND to substantially reduce the above two types of through current. In the opposite case, a current source 42 for current compensation may be provided between the power supply 6 and the node 8 as shown in FIG. 7(b).

また上記実施例では、メモリセル及びデコーダのＮＯＲ
回路の負荷素子としてノーマリオン型ＭＥＳＦＥＴを用
いたものを説明したが、抵抗等の他の素子でもよく、上
記と同様の効果を奏する。Further, in the above embodiment, the NOR of the memory cell and the decoder is
Although a normally-on MESFET is used as the load element of the circuit, other elements such as a resistor may be used, and the same effects as described above can be achieved.

〔発明の効果〕〔Effect of the invention〕

以上のようにこの発明によれば、Ｘ及びＹデコーダにお
けるＮＯＲ回路の高い側の電源となるノードと、メモリ
セルアレイの低い側の電源となるノードを、共に電源か
ら切り離して共通とすることにより、メモリセルアレイ
とＸ及びＹデコーダとを電気的に直列に接続するように
したので、貫通電流が小さく、動作が安定で、チップサ
イズが小さく高集積化に適したガリウム砒素メモリ装置
が得られる効果がある。As described above, according to the present invention, the node serving as the high-side power source of the NOR circuit in the X and Y decoders and the node serving as the low-side power source of the memory cell array are both separated from the power source and made common. Since the memory cell array and the X and Y decoders are electrically connected in series, it is possible to obtain a gallium arsenide memory device with small through-current, stable operation, small chip size, and suitable for high integration. be.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例によるガリウム砒素メモリ装
置の回路ブロック図、第２図は従来のガリウム砒素メモ
リ装置の回路ブロック図、第３図は従来のメモリセルの
回路構成図、第４図は従来のＸデコーダの回路構成図、
第５図は従来のＹデコーダの回路構戒図、第６図（ａ）
および（ｂ）は、それぞれ本発明実施例および従来例に
おける貫通電流の経路を示す図、第７図は本発明の他の
実施例を示す回路ブロック図である。 １・・・メモリセルアレイ、２・・・Ｘデコーダ、３・
・・Ｙデコーダ、４１〜４，・・・ワード線ドライバ、
５〜５，，・・・ビット線選択信号のドライバ、６・・
・メモリセルアレイの電源、７・・・Ｘ及びＹデコーダ
の電源、８・・・メモリセルの低い側の電源ノード及び
ＸデコーダとＹデコーダの高い側の電源ノード、１１．
１２，１５，１６，２２，２４，２６，３２，３４．３
６・・・ノーマリオン型ＭＥＳＦＥＴ、１３，１４，２
３１〜２３ｐ，３３，〜３３Ｑ・・・ノーマリオフ型Ｍ
ＥＳＦＥＴ，１７　　１８・・・メモリセルの１対のス
トレージノード、ｌ９　２０・・・１対のビッ１・線、
２１．２８・・・ワード線、Ｘ１〜ｘｐ・・・Ｘアドレ
ス信号、Ｙ１〜ＹＱ・・・Ｙアドレス信号、２５．３５
・・・ショットキダイオード、２７３７・・・ＮＯＲ出
力ノード、２９・・・第２の電源、３０，３９・・・Ｎ
ＯＲ回路、３１・・・ワード線ドライバ、３８・・・ビ
ット線選択信号ノード、４０・・・ビット線選択信号の
ドライバ、４１．４２・・・電流補償用の電流源． なお図中同一符号は同一又は相当部分を示す。FIG. 1 is a circuit block diagram of a gallium arsenide memory device according to an embodiment of the present invention, FIG. 2 is a circuit block diagram of a conventional gallium arsenide memory device, FIG. 3 is a circuit configuration diagram of a conventional memory cell, and FIG. The figure is a circuit diagram of a conventional X decoder.
Figure 5 is a circuit diagram of a conventional Y decoder, Figure 6 (a)
and (b) are diagrams showing paths of through current in an embodiment of the present invention and a conventional example, respectively, and FIG. 7 is a circuit block diagram showing another embodiment of the present invention. 1...Memory cell array, 2...X decoder, 3.
... Y decoder, 41-4, ... word line driver,
5-5,... Bit line selection signal driver, 6...
- Power supply of memory cell array, 7... Power supply of X and Y decoders, 8... Low side power supply node of memory cell and high side power supply node of X decoder and Y decoder, 11.
12, 15, 16, 22, 24, 26, 32, 34.3
6... Normally-on type MESFET, 13, 14, 2
31~23p, 33, ~33Q... Normally off type M
ESFET, 17 18... A pair of storage nodes for memory cells, l9 20... A pair of bit 1 lines,
21.28...Word line, X1-xp...X address signal, Y1-YQ...Y address signal, 25.35
...Schottky diode, 2737...NOR output node, 29...second power supply, 30,39...N
OR circuit, 31... Word line driver, 38... Bit line selection signal node, 40... Bit line selection signal driver, 41.42... Current source for current compensation. Note that the same reference numerals in the figures indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】 １）半絶縁性ガリウム砒素半導体基板上に形成され、複
数のメモリセルと、上記メモリセルを選択するためのＮ
ＯＲ回路により構成される複数のデコーダ回路を含むメ
モリ装置において、 上記複数のメモリセルの全体又は一部が、第１の電源と
第１のノードの間に、上記第１の電源を電流供給源、上
記第１のノードを電流の引き抜きノードとして接続され
、 上記複数のＮＯＲ回路の全体又は一部が、上記第１のノ
ードと第２の電源との間に、上記第１のノードを電流供
給源、上記第２の電源を電流の引き抜きノードとして接
続されていることを特徴とするガリウム砒素半導体集積
回路。[Claims] 1) formed on a semi-insulating gallium arsenide semiconductor substrate, including a plurality of memory cells and an N for selecting the memory cells;
In a memory device including a plurality of decoder circuits constituted by an OR circuit, all or part of the plurality of memory cells connect the first power supply to a current supply source between the first power supply and a first node. , the first node is connected as a current extraction node, and all or part of the plurality of NOR circuits supply current to the first node between the first node and the second power supply. A gallium arsenide semiconductor integrated circuit, characterized in that the gallium arsenide semiconductor integrated circuit is connected to a power source and the second power source as a current extraction node.